JP2007140650A - シリーズレギュレータ用の集積回路 - Google Patents

Abstract

【課題】本発明は安定化電源回路に関し、特に小電流から大電流までの広範な用途に対応し得るＩＣ化されたシリーズレギュレータの回路構成又はそのパッケージングの仕方を提供する。
【解決手段】シリーズレギュレータ用のＩＣ回路であって、内蔵する出力制御用のＰｃｈＭＯＳＦＥＴと、出力電圧を所定の基準電圧と比較して、その比較結果によって前記ＰｃｈＭＯＳＦＥＴを駆動する制御部と、前記ＰｃｈＭＯＳＦＥＴのバイアス制御信号をＩＣ外部へ出力する第１のＩＣ端子と、を具備し、前記第１のＩＣ端子に外付けＰｃｈＭＯＳＦＥＴを接続することで、前記外付けＰｃｈＭＯＳＦＥＴの駆動による出力制御も可能とする。
【選択図】図３

Description

本発明は安定化電源回路に関し、特に小電流から大電流までの広範な用途に対応し得るＩＣ化されたシリーズレギュレータの回路構成又はそのパッケージングに関するものである。

図１は、従来のＩＣ化されたシリーズレギュレータ回路の一例を示したものである。図１の（ａ）では、ＣＲ等の外付け受動部品を除けばシリーズレギュレータ用の回路を全てＩＣ回路１０だけで構成している。それに対して、図１の（ｂ）では、大電流も供給できるように給電用のトランジスタ１３を外付けで使用している。

本例の回路動作を簡単に説明すると、図示しないＡＣ電源を整流した直流電源やそれを充電したバッテリ電源等からなる入力電源１１からの入力電圧が、給電用のトランジスタ１３を介して安定化された所定の出力電圧としてコンデンサ１２に与えられる。

シリーズレギュレータ用のＩＣ回路１０では、この出力電圧を抵抗２１及び２２で分割し、その分割電圧とツェナーダイオード等で作成した基準電圧２４とを制御部である比較器２３で比較し、その比較結果によって図１の（ａ）の場合には内蔵のＰＭＯＳトランジスタ２６を駆動してその出力インピーダンスを制御することによって、また図１の（ｂ）の場合にはその比較結果によってＰＭＯＳトランジスタ２６とダーリントン接続された外付けＮＰＮトランジスタ２６を駆動してその出力インピーダンスを制御することによって、出力電圧を所定値に安定化させる。

例えば、出力電圧が所定値よりも上昇した場合には、比較器２３の出力は低下してＮＰＮトランジスタ２５のコレクタ電流が減少し、これによって図１の（ａ）の場合にはＰＭＯＳトランジスタ２６のゲート・ソース間に接続された抵抗２７によるバイアス電圧Ｖ_ＧＳが減少してＰＭＯＳトランジスタ２６の出力インピーダンスが増加する。その結果、出力電圧が低下して、その上昇分を相殺するように負帰還制御が行われる。

図１の（ｂ）の場合も同様で、ＰＭＯＳトランジスタ２６の出力インピーダンスの増加により、外付けトランジスタ１３のベース電流が減少してその出力インピーダンスが増加し、上場した出力電圧を低下させるように負帰還制御が行われることになる。反対に、出力電圧が所定値よりも低下した場合には、上述した負帰還制御によって低下した出力電圧を上昇させるようにＰＭＯＳトランジスタ２６及び外付けトランジスタ１３の出力インピーダンスを低下させる制御が行われる。

他の従来例としては、図１と同様のＩＣ化回路にさらに電源投入時のラッシュ電流保護機能を付加した回路構成が開示されている（特許文献１参照）。

特開２００１−１００８５２号公報

しかしながら、図１に示す従来のシリーズレギュレータＩＣ化電源を使用する場合、低コスト化のためにＩＣ内蔵の出力制御用トランジスタ２６を使用すると（図１の（ａ）参照）、ＩＣの許容損失や電流容量の点から使用できる負荷電流が制限され、１個のＩＣ又は１種類のレギュレータＩＣで小電流から大電流のシステムまで全てをカバーすることができないという問題があった。そのため、複数のレギュレータＩＣを使用すると、装置コストが上昇し、また装置の小型化が達成できないという問題があった。さらに、大電流用のレギュレータＩＣを別途製作するとＩＣ化による量産メリットが発揮できないという問題があった。

ところで、１種類のレギュレータＩＣに汎用性を持たせてそれを小電流から大電流までの広範なシステムに適用できるようにするには、大電流時において図１の（ｂ）に示すようなＩＣ内蔵のトランジスタ２６に外付けの大電流制御用のトランジスタ１３をダーリントン接続した構成となる。この場合には、外付けトランジスタ１３を制御するＶ_ＢＥ電圧が新たに必要となり、その分だけ従来よりも電源電圧１１の入力電圧最小値（最低動作電圧）が上昇してレギュレータＩＣの制御範囲が狭まるという問題があった。

図２は、この問題点を図式的に示している。図２の（ａ）は、外付けトランジスタ１３を使用する図１の（ｂ）の場合を再掲載したものであり、図２の（ｂ）はそのＶ_ＢＥ電圧によって最低動作電圧が制限されることを示している。すなわち、図１の（ａ）に示す内蔵トランジスタ２６だけを使用する場合と比べて、外付けトランジスタ１３を制御するのに図中の斜線部分のＶ_ＢＥ電圧がさらに必要となり、その電圧分だけ入力電圧最小値（最低動作電圧）が上昇することになる。これは、入力電圧が出力電圧と比べて十分に大きいシステムでは特に問題とならないが、乾電池や車載バッテリを使用するシステムのように低電圧動作が要求されるシステムでは、しばしば大きな課題となっていた。

そこで本発明の目的は、上記の問題点に鑑み、１種類の電源レギュレータ用ＩＣを使用して、それに小電流から大電流システムまで適用できるように汎用性を持たせ、且つ内蔵トランジスタ２６の使用時又は外付けトランジスタ１３の使用時の双方において同じ最低動作電圧による動作保証が可能なＩＣ回路で構成され、又はＩＣパッケージングがされた電源レギュレータ用ＩＣを提供することにある。

本発明によれば、シリーズレギュレータ用のＩＣ回路であって、内蔵する出力制御用のＰｃｈＭＯＳＦＥＴと、出力電圧を所定の基準電圧と比較して、その比較結果によって前記ＰｃｈＭＯＳＦＥＴを駆動する制御部と、前記ＰｃｈＭＯＳＦＥＴのバイアス制御信号をＩＣ外部へ出力する第１のＩＣ端子と、を具備し、前記第１のＩＣ端子に外付けＰｃｈＭＯＳＦＥＴを接続することで、前記外付けＰｃｈＭＯＳＦＥＴの駆動による出力制御も可能としたシリーズレギュレータ用ＩＣ回路が提供される。

本発明によれば、小電流負加時にはＩＣ内蔵の出力制御用トランジスタを使用して低コスト化が達成され、一方大電流負加時には同じＩＣを使用し、それに大電流制御用のトランジスタ１３を付加するだけで内蔵トランジスタ使用時と同じ最低動作電圧を保証した制御動作が可能となり、電流負荷の大小に係らす電源装置の低コスト化、小型化及びレギュレーション性能のいずれをも満足させたシリーズレギュレータ用ＩＣ１０の提供が可能となる。

図３は、本発明の第１の実施例を示したものである。図３の（ａ）にはトランジスタ内蔵型の回路構成例を、そして図３の（ｂ）にはトランジスタ外付け型の回路構成例をそれぞれ示している。
図３の（ｂ）の例では、図１の（ａ）の内蔵型ＰＭＯＳトランジスタ２６の電源入力端子３３をＩＣ全体の電源入力端子３５とは分けて別に設けており、外付けトランジスタ３１の使用時には外部と接続され、入力電圧を取り込むための入力端子３３をオープンにすることで外付けトランジスタ３１だけによる制御を選択している。また、本例ではバイアス制御端子３４に内蔵型と同じ回路構成の外付けＰＭＯＳトランジスタ３１を接続している。

この回路構成によれば、内蔵型ＰＭＯＳトランジスタ２６はバイアスがゼロとなってオフし、他方の外付けＰＭＯＳトランジスタ３１には、入力電源１１、抵抗３２、出力端子３４、及びＮＰＮトランジスタ２５、そしてグランドの経路でバイアス電流が流れ、抵抗３２両端の電圧降下によって内蔵インピーダンス素子である内蔵型ＰＭＯＳトランジスタ２６を動作させる場合と同じバイアス電圧Ｖ_ＧＳが発生し、外付けＰＭＯＳトランジスタ３１による大電流制御が可能となる。従って、本回路構成によれば、小電流用の内蔵型又は大電流用の外付け型を問わず同じＩＣ１０を用いて同じ最低動作電圧を保証する制御が可能となる。

このように本例では、ＩＣ内蔵のＰｃｈＭＯＳＦＥＴ２６のゲートをＩＣ端子に出力し（第１のＩＣ端子）、ＩＣ外部にＰｃｈＭＯＳＦＥＴ３１を接続することで、同一のレギュレータ用ＩＣを用いて外部ＭＯＳＦＥＴ駆動によるシリーズレギュレータを構成可能としている。外部ＭＯＳＦＥＴ３１によるレギュレータを構成する際は、図３の（ｂ）に示すように内蔵ＭＯＳＦＥＴ２６の入力端子は開放して使用することで、両ＭＯＳＦＥＴが同時に動作して制御異常を起こすことを防いでいる。本例によれば、低損失電源から大電流、ハイパワー電源まで、最低動作電圧を上げることなく、同一レギュレータＩＣ１０で対応可能となる。

図４は、本発明の第２の実施例を示したものである。図４の（ａ）には内蔵トランジスタとして前述したＰＭＯＳトランジスタ２６に代えてＰＮＰバイポーラトランジスタ４１を使用した回路構成例を、そして図４の（ｂ）にはこの回路構成を用いた場合の回路動作の一例を図式的に示している。

本例では、内蔵トランジスタとしてＰＮＰバイポーラトランジスタ４１が使用されており、コレクタ−ベース間はＰＮ接合によってダイオード接続を構成している。そのため本例では、低電圧動作時において、出力電源１２、ＰＮＰバイポーラトランジスタ４１のコレクタ、同ベース、ＮＰＮトランジスタ２５及びグランドの経路で流れる電流の方が、入力電源１１、外付けＰＭＯＳトランジスタ３１のバイアス抵抗３２、そしてＮＰＮトランジスタ２５及びグランドの経路で流れる制御電流よりも支配的となって、ＮＰＮトランジスタ２５による外付けＰＭＯＳトランジスタ３１のバイアス電圧Ｖ_ＧＳの十分な制御ができなくなるという問題があった。

ここで、図中の（ａ）点の電位は入力電圧１１−Ｖ_ＧＳである。本例では、上記の問題を解決するために（ａ）点とＰＮＰバイポーラトランジスタ４１のベースとの間に所定の抵抗４３を挿入することで、出力側から流入する電流を減少させ、さらにその流入電流による抵抗４３の電圧降下によってＰＮＰバイポーラトランジスタ４１のＶ_ＣＢ電位が０．７Ｖ以下（ダイオードオフ）となるようにすることで出力側から流入する電流を一層減少させている。これにより、ＮＰＮトランジスタ２５の制御電流の多くが外付けＰＭＯＳトランジスタ３１のバイアス制御に利用されるようにしている。本例によれば、シリーズレギュレータ回路を安価なバイポーラプロセスＩＣで構成することができる利点がある。

このように本例では、内蔵トランジスタをＰＮＰトランジスタ４１に置き換え、ベースに抵抗４３を追加した構成としている。ベース抵抗４３は、図４の（ｂ）に示すように入力電圧が低電圧領域において内蔵ＰＮＰのコレクタ−ベース間が導通してしまい、外部ＭＯＳＦＥＴのゲート−ソース間電圧が十分確保できなくなり、出力電圧が低下してしまうのを防ぐためのもので、抵抗４３により電流制限と電圧降下を発生させることで、上記対策を行っている。

図５は、本発明の第３の実施例を示したものである。図５の（ａ）にはトランジスタ内蔵型の回路構成例を、そして図５の（ｂ）にはトランジスタ外付け型の回路構成例をそれぞれ示している。
本例は第１の実施例（図３の（ｂ）参照）とは異なり、内蔵型ＰＭＯＳトランジスタ２６の回路構成部分の電源入力端子を電源入力端子３５と共通にし、出力端子４４の側を電源出力端子４５と分けて設けている。

また、そのバイアス制御端子３４には内蔵型と同じ回路構成の外付けＰＭＯＳトランジスタ３１を接続し、本例では出力電圧を出力するための出力端子４４をオープンにすることで、外付けＰＭＯＳトランジスタ３１による制御だけを有効にしている。また、本例の回路構成では内蔵型ＰＭＯＳトランジスタ２６のバイアス抵抗２７が外付けＰＭＯＳトランジスタ３１のバイアス抵抗として共用可能なため、外付けＰＭＯＳトランジスタ３１用のバイアス抵抗を除去している。その他は、図３の場合と同様である。

このように本例によれば、電源端子と入力端子を共通化３５して、内蔵ＭＯＳＦＥＴの出力端子４４を分離した構成としている。内蔵ＭＯＳＦＥＴ２６と外部ＭＯＳＦＥＴ３１が同時に動作しないように、入力端子３５、若しくは出力端子４４を開放できる構成にしておく必要があり、本例は出力端子４４を開放できる構成としている。

図６は、本発明の第４の実施例を示したものである。本例は図４の第２の実施例と対応している。図４では、内蔵のＰＮＰバイポーラトランジスタ４１の出力側（コレクタ）が常時出力電圧１２と接続されているのに対して、本例では入力側（エミッタ）が常時入力電圧１１と接続されている。そのため、エミッタ−ベース間のＰＮ接合によるダイオードがオン（Ｖ_ＥＢ＝０．７Ｖ）し、そのクランプ電圧により外付けＰＭＯＳトランジスタ３１の制御に必用なバイアス電圧（（ａ）点のＶ_ＧＳ）を発生させることができないという問題があった。そのため、本例でも（ａ）点とＰＮＰバイポーラトランジスタ４１のベースとの間に所定の抵抗４３を挿入することで、入力側から流入する電流Ｉ１と抵抗４３の電圧降下によって外付けＰＭＯＳトランジスタ３１の制御に必用なバイアス電圧Ｖ_ＧＳを発生させている。

このように本例では、内蔵トランジスタをＰＮＰトランジスタ４１に置き換え、ベースに抵抗４３を追加した構成としている。ベース抵抗４３は、内蔵ＰＮＰのベース−エミッタ間電圧により、外部ＭＯＳＦＥＴ３１のゲート−ソース間電圧が十分確保できなくなり、出力電圧が低下してしまうのを防ぐためのもので、抵抗４３により電流制限と電圧降下を発生させることで、上記対策を行っている。

図７は、本発明の第５の実施例を示したものである。本例は図３の第１の実施例におけうトランジスタ内蔵型（図３の（ａ））の別の態様例に該当する。本例では内蔵型トランジスタ２６を使用する際にオープンとなる外付けトランジスタを接続するためのバイアス端子３４と入力電源１１との間にノイズ除去用のコンデンサ４６を接続することで、出力電源１２に不要なノイズが重畳されてシリーズレギュレータの動作・制御が不安定となるのを防止する。このコンデンサ４６の追加によって外来ノイズに対する耐性が向上する。

このように本例ではＩＣ内蔵トランジスタ使用構成時に外付けＭＯＳＦＥＴのゲート接続端子から注入されたノイズ等により、シリーズレギュレータの動作、制御が不安定になるのを防ぐため、コンデンサを追加して外来ノイズに対するノイズ耐性を向上させている。

図８は、本発明の第６の実施例を示したものである。本例は図３の第１の実施例においてそのノイズ耐性を向上させた改良型に相当する。なお、本例では内蔵型ＰＮＰトランジスタ４１を使用する図４と図６の各回路構成を例に示している。本例ではバッファトランジスタ４６を新たに設けることで内蔵トランジスタ４１の制御経路と外付けトランジスタ３１の制御経路とを物理的に分離する一方で、トランジスタ４６と２５をカレントミラー回路で構成してそれぞれの制御電流が互いに同じになるようにしている。さらに、内蔵トランジスタ４１のベース端子（又はＰＭＯＳ２６のゲート端子）がバイアス制御端子３４を通して外部に直接露出しておらず、その分だけ外来ノイズの影響を受けにくい構成となっている。

また本例では、内蔵トランジスタ使用時にもバイアス端子３４をオープンにすることなく直接又は抵抗を介して入力電源に接続され、たとえＮＰＮトランジスタ４６のコレクタ端子上にノイズが重畳してもそれが出力電圧１２の制御に影響を与えない構成にすることで、ノイズ耐性を顕著に向上させている。さらに本例では、内蔵トランジスタ４１の制御経路と外付けトランジスタ３１の制御経路とが物理的に分離しており、各トランジスタ４１又は３１毎に個別の制御がかかるため、前述した電流制限抵抗４３が不要となってそれを除去することも可能である。

このように、本例では外付けＭＯＳＦＥＴ３１のゲート接続端子３４を内蔵ＰＮＰトランジスタ４１のベースから独立に出力する構成にしている。尚、内蔵トランジスタ使用時は、図8の（ａ）に示すように外部ＭＯＳＦＥＴ３１のゲート接続端子３４を電源に直接、若しくは抵抗を介して接続しておく。これより、内蔵トランジスタ４１のベースが直接端子３４に出ないので、ノイズによる誤動作が減少する。また、内蔵ＰＮＰトランジスタ４１のベースに電流制限用の抵抗４３も不要となり、出力電流能力への制約が解消される。

図９は、本発明の第７の実施例を示したものである。本例では内蔵ＰＭＯＳトランジスタ２６を制御するＮＰＮトランジスタ２５を飽和させないためにクランプ回路４７が設けられている。図９の（ａ）に示す内蔵トランジスタ使用時には、外付けトランジスタ制御用のバイアス制御端子３４は、入力電源１１に直接又は抵抗を介して接続される。

本例ではクランプ回路４７によって、ＮＰＮトランジスタ２５のコレクタ電位Ｖ_ＣＥは最低でもダイオード１個分のオン電圧０．７Ｖにクランプされており、ＮＰＮトランジスタ２５の飽和電位（Ｖ_ＣＥ＝０．２Ｖ）まで低下しない。その結果、ＮＰＮトランジスタ２５の飽和時におけるｈ_ＦＥの低下が回避され、比較器２３からの小さなベース電流で大きなコレクタ電流を制御することが可能となる。なお、図９の（ｂ）に示す外付けトランジスタ３１の使用時には、出力電源接続端子４４をオープンにして内蔵と外付けの回路が同時に動作して制御が不安定となるのを防止している。

このように本例によれば、内蔵ＭＯＳＦＥＴ駆動回路にクランプ回路４７を設けて、外部ＭＯＳＦＥＴ使用時に内蔵ＭＯＳＦＥＴ駆動回路が飽和するのを防いでいる。尚、内蔵トランジスタ使用時は、外付けＭＯＳＦＥＴのゲート接続端子３４を電源に直接、若しくは抵抗を介して接続しておく。

図１０は、本発明の第８の実施例を示したものである。本例は図９の別の態様例に相当し、図９の（ｂ）では外付けトランジスタ３１の使用時には、内蔵トランジスタ２６の出力電源接続端子４６側をオープンにしていたが、本例ではその入力電源接続端子３３側をオープンにして内蔵と外付けの回路が同時に制御動作を行うことを防止している（図１０の（ｂ）参照）。その他は図９の（ｂ）と同様である。

このように本例によれば、内蔵ＭＯＳＦＥＴ駆動回路にクランプ回路４７を設けて、外部ＭＯＳＦＥＴ３１使用時に内蔵ＭＯＳＦＥＴ２６駆動回路が飽和するのを防いでいる。尚、内蔵トランジスタ使用時は、外付けＭＯＳＦＥＴ３１のゲート接続端子３４を電源に直接、若しくは抵抗を介して接続しておく。

図１１は、本発明の第９の実施例を示したものである。本例は図４と８を組合せたものに相当する。本例のように内蔵のＰＮＰトランジスタ４１を使用する場合（図１１の（ａ））には、そのベース電流を制御するため前述したクランプ回路４７は不要となり、また内蔵トランジスタ４１の制御経路と外付けトランジスタ３１の制御経路とが物理的に分離されているため前述した電流制限抵抗４３（図４参照）も不要となり、ここでは抵抗４３を除去した例を示している。

図１２は、本発明の第１０の実施例を示したものである。本例は図１１の別の態様例に相当する。本例では内蔵のＰＮＰトランジスタ４１を使用する場合（図１２の（ａ））にクランプ回路４８を使用する。通常のＰＮ接合分離プロセスでは、図１２の（ｂ）に示すように内蔵ＰＮＰトランジスタ４１のコレクタ−ベース間に寄生のＰＮＰトランジスタ４９が形成されてしまい、出力電源１２、出力電源接続端子４５、寄生ＰＮＰトランジスタ４９のエミッタ、同コレクタ、そしてグランドの経路で電流が引き込まれる（図中の点線矢印）という問題があった。

本例では、この寄生ＰＮＰトランジスタ４９をＯＮ動作させないように、そのベース電位を所定値（＝入力電源電圧−２×０．７Ｖ）に維持するクランプ回路４８を設けている。なお、ＳＯＩと呼ばれる酸化膜を施すプロセスでは、寄生ＰＮＰトランジスタ４９は形成されないため、前述した図１０の回路構成が可能である。

図１３は、本発明の第１１の実施例を示したものである。本例では内蔵のＰＮＰトランジスタ４１の使用時に外付けトランジスタを接続するバイアス制御端子３４をオープンにしても回路が正常に動作するように、内蔵のクランプ回路４８から制御ＮＰＮトランジスタ２５及び４６の各コレクタ端子に対して所定のコレクタ電位及びコレクタ電流を提供できるようにしていうる。この場合には、たとえバイアス制御端子３４を直接又は抵抗を介して入力電源１１に接続する半田付け不良等があっても回路動作に支障をきたさない利点がある。

図１４は、本発明の第１２の実施例を示したものである。本例では内蔵トランジスタ２６又は外付けトランジスタ３１のいずれか一方による制御を選択できる選択回路５１、５２を設けている。この選択回路を設けることで、内蔵トランジスタ２６の入出力端子を電源端子と共用化でき（オープン端子を削減）、ＩＣパッケージの端子数を低減することができる。

図１４の（ａ）では、選択回路５１のスイッチをオン（導通）すると内蔵ＰＭＯＳトランジスタ２６はそのバイアス電圧Ｖ_ＧＳがトランジスタの飽和電圧（＝０．２Ｖ）となってオフし、その入出力端子がＩＣ内部で接続された状態でその制御が停止する。図１４の（ｂ）も同様であり、ＮＰＮトランジスタ等を用いた選択スイッチ５２をオフすると、内蔵トランジスタ２６はそのバイアス電流がゼロとなってオフし、入出力端子が接続されたままで制御が停止する。これらの場合、図中には示していないが外付けのトランジスタが接続されていると、外付けのトランジスタによる制御が優先して実行される。

以降の図１５〜１８に示す各実施例では、上記選択回路におけるスイッチ構成の仕方の一例をそれぞれ示している。
図１５は、本発明の第１３の実施例を示したものである。本例では、内蔵トランジスタ２６又は外付けトランジスタ３１のいずれか一方による制御の選択を、外部から指示できる構成としている。ここでは外付け／内蔵の選択端子５３を新たに設け、その端子５３の電位を電源「１／Ｈ」又はグランド「０／Ｌ」のいずれかに接続することで選択回路５１及ぶ５２のスイッチオン／オフを制御する。

図１６は、本発明の第１４の実施例を示したものである。本例では、外付けトランジスタ３１の実装を検知して、自動的に内蔵と外付け制御の選択切り替えを実行する。図１６の（ａ）は内蔵トランジスタ２６による制御を選択する一例を示しており、図１６の（ｂ）は、外付けトランジスタ３１による制御を選択する一例を示している。

図１６の（ａ）では、インバータ５４の入力電位は選択回路５１からのクランプ電圧まで低下し、この場合は入力「０」となってスイッチ５２をオンし、内蔵トランジスタ２６にバイアス電流を供給してその動作を有効にする。一方、図１６の（ｂ）では、外付けトランジスタ３１の実装により、インバータ５４の入力電位は選択回路５１からのクランプ電圧よりも高い電位（＝入力電源電圧１１−Ｖ_ＧＳ）が与えられ、この場合はインバータ５４の入力電位が「１」となってスイッチ５２をオフし、内蔵トランジスタ２６の動作を停止させる。その結果、外付けトランジスタ３１による制御動作だけが有効となる。本例では外付け／内蔵の選択端子５３が不要となる。

図１７は、本発明の第１５の実施例を示したものである。本例では、外付け／内蔵の選択端子５３からの指示により、それぞれの制御ＮＰＮトランジスタ２５又は４６のいずれか一方だけの制御を有効にする。そのため、選択端子５３からの指示によって２段のインバータ５４−１、５４−２を介して選択スイッチ５２−１、５２−２のいずれか一方だけがオン（有効）となる。本例では何れか一方の制御しか有効とならないことから、外付け／内蔵の一方の回路に障害（短絡、開放等）が発生してもそれによる他方の回路への影響が低減されえる（フェールセーフ性の向上）。

また、本件では、内蔵トランジスタのＯＮ／ＯＦＦ制御端子５３に内蔵のプルアップ抵抗５５（制御端子が“Ｈ”で外部トランジスタ駆動設定）、若しくはプルダウン抵抗（制御端子が“Ｌ”で内蔵トランジスタ駆動設定）を設け、半田付け不良等による設定端子開放時には原則として外部トランジスタ駆動モードになるように設定している。これにより、フェール時に内蔵トランジスタが動作して、許容損失オーバーによる焼損の発生を防止しすることができる。

図１８は、本発明の第１６の実施例を示したものである。本例は、図１６と１７の組合せに相当し、さらに感温素子ＴＳＤ(Thermal Shut Down) ５５をＩＣ１０内に実装したものである。図１６で説明したように、外付けトランジスタの実装を検知すると選択回路は自動的に外付けトランジスタ３１による制御を選択する。しかしながら、この場合において図１６の（ｂ）に示すように、外付けトランジスタ３１の故障やバイアス制御端子３４の半田付け不良等（図中の×印）によりバイアス制御端子３４のオープンを検知すると、今度は自動的に内蔵トランジスタ２６による制御に切り替わる。

その結果、内蔵トランジスタ２６の許容電流値を超えた電流が流れてＩＣ１０の発熱量が増大すると、ＴＳＤ５５がそれを検知してスイッチ５２−１をオフにし、内蔵トランジスタ２６による制御を停止させる。このように、本例では外部トランジスタ３１から内部トランジスタ２６への制御切替えから内部制御動作の停止に至るまでの一連の動作切り換えを外部端子５３からの指示によることなく自動的に実行する。これにより、一層の端子数の削減とフェールセーフ性の向上を実現することができる。

なお、内蔵トランジスタを使用する構成時に外付けＭＯＳＦＥＴのゲート接続端子を電源に接続する構成にするが、半田付け不良等でゲート接続端子が開放してしまった場合、ＮＰＮトランジスタ４６が飽和してしまい、正常な制御ができなくなる。本件は、内／外を切替る際に、内蔵トランジスタ使用時にＮＰＮトランジスタ４６を停止して、端子開放しても制御に異常を来たさないようにできる。また、クランプ回路５１を設けることでＮＰＮトランジスタ４６の飽和を防止できるが、それにはクランプ回路５１が余分に必要となる。

上記の各実施例では、内蔵及び外付けトランジスタとして主にＰＭＯＳトランジスタを使用する例を示してきたが、それらに代えてＰＮＰトランジスタを使用することも当然に可能である。

従来のＩＣ化シリーズレギュレータ回路の一例（１）を示した図である。 従来のＩＣ化シリーズレギュレータ回路の一例（２）を示した図である。 本発明の第１の実施例を示した図である。 本発明の第２の実施例を示した図である。 本発明の第３の実施例を示した図である。 本発明の第４の実施例を示した図である。 本発明の第５の実施例を示した図である。 本発明の第６の実施例を示した図である。 本発明の第７の実施例を示した図である。 本発明の第８の実施例を示した図である。 本発明の第９の実施例を示した図である。 本発明の第１０の実施例を示した図である。 本発明の第１１の実施例を示した図である。 本発明の第１２の実施例を示した図である。 本発明の第１３の実施例を示した図である。 本発明の第１４の実施例を示した図である。 本発明の第１５の実施例を示した図である。 本発明の第１６の実施例を示した図である。

符号の説明

２６、４１ 内蔵トランジスタ
３１ 外付けトランジスタ
１０ ＩＣ
２５、４６ 制御トランジスタ
２３ 比較器
２４ 基準電圧
４７、４８ クランプ回路
６１、６２ 選択回路
５３ 選択端子
５５ ＴＳＤ

Claims (14)

1. 外部と接続され、入力電圧を取り込むための入力端子と、
   外部に対して出力電圧として出力するための出力端子と、
   前記入力端子からの電圧をインピーダンス変換し、出力電圧として前記出力端子へ出力する内蔵インピーダンス制御素子と、
   前記出力電圧を所定の基準電圧と比較して、その比較結果に応じた制御信号を前記内蔵インピーダンス制御素子に与えてインピーダンス制御を行う制御部と、を有する集積回路において、
   前記制御信号を外部へ出力するための第１のＩＣ端子を備え、
   外部インピーダンス制御素子を駆動する際には、前記外部インピーダンス制御素子が前記第１のＩＣ端子と接続され、
   前記第１のＩＣ端子を介して制御信号が与えられると共に、
   前記入力端子又は前記出力端子が開放されてなることを特徴とする集積回路。
2. 前記インピーダンス制御素子は、ＰｃｈＭＯＳＦＥＴ又はＰＮＰトランジスタであることを特徴とする請求項１記載の集積回路。
3. 前記内蔵ＰｃｈＭＯＳＦＥＴのソース端子又は内蔵ＰＮＰトランジスタのエミッタ端子を電源入力端子と共通化し、同ドレイン端子又は同コレクタ端子を電源出力端子と分離してＩＣ外部へ出力する第２のＩＣ端子を具備し、
   前記第２のＩＣ端子は、外部インピーダンス制御素子を駆動する際には、前記出力端子として開放されてなることを特徴とする請求項２記載の集積回路。
4. 前記内蔵ＰｃｈＭＯＳＦＥＴのソース端子又は内蔵ＰＮＰトランジスタのエミッタ端子を電源入力端子と分離してＩＣ外部へ出力する第３のＩＣ端子を具備し、同ドレイン端子又は同コレクタ端子を電源出力端子と共通化し、
   前記第３のＩＣ端子は、外部インピーダンス制御素子を駆動する際には前記入力端子として開放されてなることを特徴とする請求項２記載の集積回路。
5. 前記内蔵インピーダンス制御素子を駆動する際には、前記第１のＩＣ端子に、ノイズ除去用のコンデンサを接続することを特徴とする請求項２記載の集積回路。
6. 前記第１のＩＣ端子に接続される外付けインピーダンス制御素子を制御する第１のバッファ回路と前記内蔵インピーダンス制御素子を制御する第２のバッファ回路をさらに具備することで、それぞれの制御信号の信号伝播経路を互いに分離して独立に形成したことを特徴とする請求項２記載の集積回路。
7. 内蔵インピーダンス制御素子を制御する第２のバッファ回路の飽和を防止するクランプ回路をさらに具備したことを特徴とする請求項６記載の集積回路。
8. 前記第１のＩＣ端子に所定電位を与えるクランプ回路をさらに具備したことを特徴とする請求項６記載の集積回路。
9. 前記内蔵インピーダンス制御素子の駆動をＯＮ／ＯＦＦ制御できる手段をさらに具備したことを特徴とする請求項６〜８のいずれか一つに記載の集積回路。
10. 前記内蔵インピーダンス制御素子の駆動をＩＣ外部からＯＮ／ＯＦＦ制御する第４のＩＣ端子をさらに具備し、前記第４のＩＣ端子への印加電圧によって前記内蔵インピーダンス制御素子の駆動をＯＮ／ＯＦＦ制御することを特徴とする請求項９記載の集積回路。
11. 前記第１のＩＣ端子の電圧をモニターして、前記内蔵インピーダンス制御素子の駆動を切替えることを特徴とする請求項１０記載の集積回路。
12. 前記第４のＩＣ端子への印加電圧によって内蔵／外付けインピーダンス制御素子の駆動切換えを行い、前記外付けインピーダンス制御素子を接続する第１のＩＣ端子が開放状態になっても飽和することなく正常動作することを特徴とする請求項１０記載の集積回路。
13. 前記第４のＩＣ端子が半田付け不良等による開放状態となった場合、前記外付けインピーダンス制御素子が選択されるように前記第４のＩＣ端子にプルアップ抵抗、若しくはプルダウン抵抗を設けたことを特徴とする請求項１０記載の集積回路。
14. 前記内蔵インピーダンス制御素子の駆動条件である前記第４のＩＣ端子のＯＮ／ＯＦＦ切換端子論理と、前記外付けインピーダンス制御素子を接続する前記第１のＩＣ端子が開放の両方が成立した場合のみ前記内蔵インピーダンス制御素子を駆動することを特徴とする請求項１０記載の集積回路。

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