CN114499502A - 一种鉴频鉴相器及锁相环电路 - Google Patents

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Abstract

本发明公开一种鉴频鉴相器及锁相环电路，鉴频鉴相器包括一第一D触发器、一第二D触发器、一延时单元、一与门，其中：第一D触发器的D端连接电源，其CLK端连接参考频率信号输入，Q端为控制信号输出端，Reset端连接延时单元的输出端；第二D触发器的D端连接电源，其CLK端连接反馈信号输入，Q端为控制信号输出端，Reset端连接延时单元的输入端；延时单元的输入端与与门的输入端连接；与门的输出端分别连接至第一D触发器和第二D触发器的Q端。本发明通过简洁、非常低成本的技术方案综合克服了鉴相器的“死区效应”，提高锁相环整体性能和有效降低锁相环电路的成本和复杂度。

Description

一种鉴频鉴相器及锁相环电路
技术领域
本发明涉及电路技术领域，尤其涉及一种鉴频鉴相器及锁相环电路。
背景技术
鉴频鉴相器(PFD)的作用是将外部输入的基准信号(fref)和系统内部分频器输出的反馈信号(ffb)进行比较，检测两个输入信号的频率差和相位差，并将相位差转化为脉冲形式的UP和DN信号，供后级电荷泵使用。PFD的基本结构由带复位端(Reset)的D触发器和与门组成。DN通过与门输出高电平，传输到D触发器的复位端，UP和DN同时置零。理论情况下，DN为高电平时间为无穷小，因此DN近似全为低电平。当反馈信号ffb相位超前基准信号fref时，DN为高电平，UP为低电平。当基准信号fref上升沿到来时，UP和DN输出信号经过复位同时变为低电平。电荷泵根据鉴频鉴相器输出的UP和DN的脉冲信号来实现对后级电路的充(放)电。
当fref和ffb的相位差低于一定值时，该相位差不能被检测识别，称为“鉴相死区”，也称为鉴相精度。该效应称为“死区效应”，理想PFD的鉴相死区为零。“死区效应”产生的原因是PFD将输入相位差转化为UP和DN脉冲信号，脉冲信号会对UP和DN输出节点的寄生电容进行充放电，充放电过程会延长脉冲信号的上升沿或者下降沿时间。当UP或DN产生的脉冲信号太窄时，UP或DN输出端电压没有足够的时间完成逻辑电平的翻转。通常情况下，PFD/CP电路在Δφ＝0附近有一个大小为2φ的死区。
发明内容
鉴于以上技术问题，本发明提供了一种鉴频鉴相器及锁相环电路，以解决现有技术中的鉴频鉴相器存在死区效应的问题。
根据本发明的一方面，提供一种鉴频鉴相器，包括一第一D触发器、一第二D触发器、一延时单元、一与门，其中：所述第一D触发器的D端连接电源，其CLK端连接参考频率信号输入，Q端为控制信号输出端，Reset端连接所述延时单元的输出端；所述第二D触发器的D端连接所述电源，其CLK端连接反馈信号输入，Q端为控制信号输出端，Reset端连接所述延时单元的输入端；所述延时单元的输入端与所述与门的输入端连接；所述与门的输出端分别连接至所述第一D触发器和所述第二D触发器的Q端。
进一步的，所述延时单元为缓冲器。
与上述鉴频鉴相器相匹配，本发明再一方面提供一种锁相环电路，包括顺次串联的鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器，其中，所述鉴频鉴相器的输入端连接外部晶体振荡器，用于接收所述外部晶体振荡器的参考频率信号，所述分频器用于产生反馈信号至所述鉴频鉴相器，其特征在于，所述鉴频鉴相器包括一第一D触发器、一第二D触发器、一延时单元、一与门，其中：所述第一D触发器的D端连接电源，其CLK端连接所述外部晶体振荡器，Q端连接所述电荷泵的输入端，Reset端连接所述延时单元的输出端；所述第二D触发器的D端连接所述电源，其CLK端连接所述分频器，Q端连接所述电荷泵的输入端，Reset端连接所述延时单元的输入端；所述延时单元的输入端与所述与门的输入端连接；所述与门的输出端分别连接至所述第一D触发器和所述第二D触发器的Q端。
进一步的，还包括第二多晶硅电阻，所述延时单元为缓冲器。
采用上述方案，本发明的有益效果是：
为了克服死区效应，在复位路径上添加延时单元，添加复位延时结构的鉴频鉴相器在锁相环锁定时，输出的两个控制信号会同时工作一段时间，鉴频鉴相器的复位延时折中选取，鉴频鉴相器的复位延迟时间能够调整到刚好开启电荷泵中的开关；
通过简洁、非常低成本的技术方案综合克服了鉴相器的“死区效应”，提高锁相环整体性能和有效降低锁相环电路的成本和复杂度。
附图说明
图1为本发明实施例中鉴频鉴相器的电路原理图；
图2为本发明实施例的锁相环电路的结构框图。
具体实施方式
体现本发明特征与优点的典型实施方式将在以下的说明中详细叙述。应理解的是本发明能够在不同的实施方式上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及图示在本质上是当作说明之用，而非用以限制本发明。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“连接”是指本发明为实现其技术目的使相关元件按其固有特性和方案逻辑关系而进行的电连接，可以是直接相连而构成的电连接关系，也可以通过中间媒介间接电连接。对于本领域的普通技术人员而言，可以根据具体情况理解本申请文件中各术语在本发明中的具体含义。
参照图1所示，本发明实施例提供一种鉴频鉴相器，包括一第一D触发器D1、一第二D触发器D2、一延时单元B1、一与门A1，其中：所述第一D触发器D1的D端连接电源，其CLK端连接参考频率信号输入，Q端为控制信号输出端，Reset端连接所述延时单元B1的输出端；所述第二D触发器D2的D端连接所述电源，其CLK端连接反馈信号输入，Q端为控制信号输出端，Reset端连接所述延时单元B1的输入端；所述延时单元B1的输入端与所述与门A1的输入端连接；所述与门A1的输出端分别连接至所述第一D触发器D1和所述第二D触发器D2的Q端。
其中，在上述实施方式中，通过增加延时单元B1，在本鉴频鉴相器应在锁相环锁定时，延时单元会使得与门A1的两个输出端的输出信号同时工作一段时间，同时工作人员可以通过在有限次数的实验中，选取延时单元B1的参数，使得本鉴频鉴相器的复位延迟时间可以刚好开启电荷泵中的开关。
在一实施方式中，所述延时单元B1为缓冲器。
如图1和图2所示，本发明实施例还提供一种锁相环电路，一种锁相环电路，包括顺次串联的鉴频鉴相器100、电荷泵200、环路滤波器300、压控振荡器400和分频器500，其中，所述鉴频鉴相器100的输入端连接外部晶体振荡器，用于接收所述外部晶体振荡器的参考频率信号，所述分频器500用于产生反馈信号ffb至所述鉴频鉴相器100，所述鉴频鉴相器100包括一第一D触发器D1、一第二D触发器D2、一延时单元B1、一与门A1，其中：所述第一D触发器D1的D端连接电源VDD，其CLK端连接所述外部晶体振荡器，Q端连接所述电荷泵的输入端，Reset端连接所述延时单元B1的输出端；所述第二D触发器D2的D端连接所述电源VDD，其CLK端连接所述分频器，Q端连接所述电荷泵的输入端，Reset端连接所述延时单元B1的输入端；所述延时单元B1的输入端与所述与门A1的输入端连接；所述与门A1的输出端分别连接至所述第一D触发器D1和所述第二D触发器D2的Q端。
所述延时单元B1为缓冲器。
以上鉴频鉴相器100在锁相环电路中的应用，可以克服死区效应，在复位路径上添加延时单元B1，添加复位延时结构的鉴频鉴相器100在锁相环锁定时，输出的UP信号和DN会同时工作一段时间，鉴频鉴相器100的复位延时通过折中选取，使得鉴频鉴相器的复位延迟时间能够调整到刚好开启电荷泵中的开关；
本发明通过简洁、非常低成本的技术方案综合克服了鉴相器的“死区效应”，提高锁相环整体性能和有效降低锁相环电路的成本和复杂度。
以上仅为本发明的较佳实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种鉴频鉴相器，其特征在于，包括一第一D触发器、一第二D触发器、一延时单元、一与门，其中：
所述第一D触发器的D端连接电源，其CLK端连接参考频率信号输入，Q端为控制信号输出端，Reset端连接所述延时单元的输出端；
所述第二D触发器的D端连接所述电源，其CLK端连接反馈信号输入，Q端为控制信号输出端，Reset端连接所述延时单元的输入端；
所述延时单元的输入端与所述与门的输入端连接；
所述与门的输出端分别连接至所述第一D触发器和所述第二D触发器的Q端。
2.根据权利要求1所述的鉴频鉴相器，其特征在于，所述延时单元为缓冲器。
3.一种锁相环电路，包括顺次串联的鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器，其中，所述鉴频鉴相器的输入端连接外部晶体振荡器，用于接收所述外部晶体振荡器的参考频率信号，所述分频器用于产生反馈信号至所述鉴频鉴相器，其特征在于，所述鉴频鉴相器包括一第一D触发器、一第二D触发器、一延时单元、一与门，其中：
所述第一D触发器的D端连接电源，其CLK端连接所述外部晶体振荡器，Q端连接所述电荷泵的输入端，Reset端连接所述延时单元的输出端；
所述第二D触发器的D端连接所述电源，其CLK端连接所述分频器，Q端连接所述电荷泵的输入端，Reset端连接所述延时单元的输入端；
所述延时单元的输入端与所述与门的输入端连接；
所述与门的输出端分别连接至所述第一D触发器和所述第二D触发器的Q端。
4.根据权利要求3所述的锁相环电路，其特征在于，所述延时单元为缓冲器。
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