CN115459766A - 基于频率相位补偿的快速锁定频率综合器 - Google Patents

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CN115459766A CN202211201345.4A CN202211201345A CN115459766A CN 115459766 A CN115459766 A CN 115459766A CN 202211201345 A CN202211201345 A CN 202211201345A CN 115459766 A CN115459766 A CN 115459766A
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Abstract

本发明提供了一种基于频率相位补偿的快速锁定频率综合器，所述鉴频鉴相器的输入端连接所述分频器的输出端，所述鉴频鉴相器的输出端连接所述电荷泵的输入端；所述电荷泵的输出端连接所述环路滤波器的输入端，所述环路滤波器的输出端连接所述压控振荡器的输入端；所述压控振荡器的输出端分别连接所述频率‑数字转换器的输入端、所述分频器的输入端以及所述相位‑数字转换器的输入端；所述相位‑数字转换器的输出端连接所述分频器的输入端。本发明提出了创新的可重构系统结构实现频率、相位补偿且具有非侵入设计的特点，能够实现快速锁定、低噪声、高精度等性能。

Description

基于频率相位补偿的快速锁定频率综合器
技术领域
本发明涉及无线通信技术领域，具体地，涉及一种基于频率相位补偿的快速锁定频率综合器。
背景技术
现代电子系统需要精确的时钟来实现定时、同步等功能，其中射频模块更是依赖高精度、低噪声的时钟才能完成无线通信的任务，晶体振荡器凭借其卓越的频率稳定性以及精度在参考时钟领域占据统治地位，然而由于工艺原因，晶振不能提供较高频率的时钟。目前，人们通常使用锁相环(PLL)产生高质量高频时钟，它通过环路反馈将压控振荡器(VCO)输出频率锁定在参考时钟上，可以实现锁定时无频差、低噪声、高精度等性能。
特定的应用场景要求系统拥有跳频功能，PLL的频率切换时间将决定系统工作模式转变的效率。传统PLL通常设置较小的环路带宽，这在锁定状态下有降低输出频率的噪声，提高环路稳定性等优点，但对于锁定过程来说，小带宽意味着更长的锁定时间，以存储接口系统为例跳频时间需要小于2微秒，而传统PLL的锁定时间一般在数十微秒量级，很难满足系统跳频速度要求。因此，要满足苛刻的跳频时间要求，必须对传统PLL锁定方式进行改进。同时，改进方案需要在锁定状态下也能拥有高精度、低噪声等优点。
传统PLL的锁定方式如下，环路检测分频时钟与参考时钟的相位差，并将其反馈至压控振荡器，通过调节频率来弥补相位误差最终实现频率与相位的收敛，然而相位是频率的积分，存在滞后性，环路通过调节输出频率来弥补相位误差的方式并不能使频率与相位同时实现收敛。在环路调节频率达到目标频率时，此时环路相位误差最大；随即环路对相位误差进行采样，然后继续增大频率来弥补相位误差；在环路相位误差得以清零时，此时输出频率与目标频率又存在差距，相位误差将会反向扩大；在环路频率与输出频率再次相同时，频率误差以及相位误差均较小可以忽略，锁相环可以认为完成锁定。
当前研究中，较为常见加快缩短时间的方案是采用多带宽切换，在锁定过程中采用大带宽加快环路的锁定，在临近锁定或完成锁定时采用小带宽以实现更好的正常工作性能。这种方式仍然遵循PLL的锁定方式，因此多带宽切换的方案能够降低锁定时间，但仍然难以满足更为严苛的锁定时间要求。多带宽切换的方案在电路结构上一般需要增加相位差检测模块，并且需要设置多种电荷泵、环路滤波器工作模式。这种侵入型的结构设计会增加电路的复杂度，降低锁相环在正常工作时的性能。
在有跳频需求的系统中，频率综合器的锁定速度决定了系统切换工作模式的效率，传统锁相环以及当前流行的多带宽切换方案均采用环路反馈的方式实现输出时钟与参考时钟的频率、相位对齐，而环路反馈的方式受限于频率与相位的滞后特性，很难在短时间内完成收敛。
公开号为CN113872592A的专利文献公开了一种锁相环频率综合器，包括：前置分频器，用于接收外部电路输入的时钟信号，并对时钟信号进行分频；锁相环电路，用于接收所述前置分频器输出的分频后的时钟信号，并输出2N个相位依次变化的时钟信号；N倍频电路，包括或门、N级异或门和N级与门，用于接收所述锁相环电路输出的2N个相位依次变化的时钟信号，并将2N个相位依次变化的时钟信号进行倍频处理，以输出一个N倍频的最终时钟信号作为所述锁相环频率综合器输出的时钟信号。但是该专利文献仍然存在无法满足苛刻的跳频时间要求的缺陷。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种基于频率相位补偿的快速锁定频率综合器。
根据本发明提供的一种基于频率相位补偿的快速锁定频率综合器，包括：鉴频鉴相器、电荷泵、锁定算法模块、环路滤波器、压控振荡器、分频器、频率-数字转换器以及相位-数字转换器；
所述鉴频鉴相器的输入端连接所述分频器的输出端，所述鉴频鉴相器的输出端连接所述电荷泵的输入端；
所述电荷泵的输出端连接所述环路滤波器的输入端，所述环路滤波器的输出端连接所述压控振荡器的输入端；
所述压控振荡器的输出端分别连接所述频率-数字转换器的输入端、所述分频器的输入端以及所述相位-数字转换器的输入端；
所述相位-数字转换器的输出端连接所述分频器的输入端；
所述锁定算法模块的输入端连接所述频率-数字转换器、所述相位-数字转换器的反馈信号端；所述锁定算法模块的输出端连接所述环路滤波器电阻的控制端、所述频率-数字转换器的使能端以及所述相位-数字转换器的使能端。
优选的，所述环路滤波器包括电阻R1、电阻R2、电容C0、电容C1以及电容C2；
所述电容C0的一端分别连接所述电阻R1的一端和所述电阻R2的一端，并作为所述环路滤波器的输入端；所述电容C0的另一端分别连接所述电容C1的一端和所述电容C2的一端，并接地；
所述电阻R1的另一端连接所述电容C1的另一端；所述电阻R2的另一端连接所述电容C2的另一端，并作为所述环路滤波器的输出端。
优选的，所述环路滤波器还包括开关K1，所述开关K1并联连接在所述电阻R1上。
优选的，所述环路滤波器还包括开关K2，所述开关K2并联连接在所述电阻R2上。
优选的，所述频率-数字转换器包括第一与门、非门、第一计数器以及D触发器；
所述第一与门连接所述第一计数器，所述第一计数器连接所述D触发器，所述D触发器连接所述非门；
所述第一与门连接选通时钟信号输出至所述第一计数器，所述第一计数器计数满之后输出信号至所述D触发器，所述D触发器经过延时后传递至所述非门，所述非门输出信号至所述第一与门。
优选的，所述相位-数字转换器包括第二与门、第二计数器以及数字模块；
所述第二与门连接所述第二计数器，所述第二计数器连接所述数字模块；
所述第二与门选通时钟信号至所述第二计数器，所述第二计数器连接所述数字模块进行信号处理，所述数字模块输出相位信息。
优选的，所述锁定算法模块根据频率、相位信息推断目前锁定状态，给出相应的控制信号。
优选的，锁定过程包括频率补偿阶段与相位补偿阶段；
所述频率补偿阶段中，系统重构成为FLL的形式，通过FDC检测VCO的频率反馈给电荷泵对电容充放电；
所述相位补偿阶段中，系统从FLL重构成为PLL，对相位进行操作，PFD对参考频率与分频频率进行鉴相，相位差输出成为脉冲电压信号。
优选的，所述频率补偿阶段中，所述电荷泵的输出电流设置成为最大模式，完成频率补偿；
在VCO频率与目标频率相同时，FDC传递给所述锁定检测模块反馈信息，报告频率补偿完成，锁定检测模块将系统调整为相位补偿模式。
优选的，所述相位补偿阶段中，系统将脉冲电压信号与经过分频的VCO输出频率输入至PDC进行相位差检测；
PDC输出数字形式的相位差信号经过计算之后转化为分频器的瞬态分频比，瞬态分频比对分频时钟的瞬态周期进行调制，瞬态周期与正常周期的差别为补偿的相位差；在一个周期内完成相位误差的补偿；
一个周期的时间内频率补偿的结果未改变，环路处于频率误差、相位误差均为0，为锁定状态，PDC输出反馈信号至锁定算法模块报告频率补偿完成，系统将进入环路控制的正常锁定状态。
与现有技术相比，本发明具有如下的有益效果：
1、本发明直接对频率、相位补偿，能够跳出环路反馈方案的限制实现快速锁定；本发明首先采用锁频环的结构对输出时钟的频率进行检测反馈至压控振荡器实现输出频率与目标频率的快速对齐，其次，采用相位检测以及变化分频器分频比的方式一步对齐相位，从而完成快速锁定；
2、本发明的频率综合器能够极大提升系统切换工作模式的效率，进一步提升系统的性能；
3、本发明采用非侵入式的设计，在完成频率、相位补偿实现锁定之后，在环路上辅助快速锁定的模块不会干扰环路的正常工作，频综在正常工作时仍能够实现低噪声、高精度的优异性能；
4、本发明采用新型锁定方式克服传统环路矫正相位误差与频率误差不能归零的缺点；即采用分治法的思想，先对频率进行校准再采用一步相位校准的方式实现最快速度的锁定。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为本发明的基于频率相位补偿的快速锁定频率综合器的结构图；
图2为频率补偿时的FLL的结构示意图；
图3为相位补偿时的PLL的结构示意图；
图4为相位补偿时序图；
图5为锁定过程中频率相位随时间变化示意图；
图6为环路滤波器的结构示意图；
图7为频率-数字转换器的结构示意图；
图8为相位-数字转换器的结构示意图；
图9为锁定算法工作模式示意图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
实施例1：
如图1～9所示，本实施例提供一种基于频率相位补偿的快速锁定频率综合器，包括：鉴频鉴相器、电荷泵、锁定算法模块、环路滤波器、压控振荡器、分频器、频率-数字转换器以及相位-数字转换器，鉴频鉴相器的输入端连接分频器的输出端，鉴频鉴相器的输出端连接电荷泵的输入端，电荷泵的输出端连接环路滤波器的输入端，环路滤波器的输出端连接压控振荡器的输入端，压控振荡器的输出端分别连接频率-数字转换器的输入端、分频器的输入端以及相位-数字转换器的输入端，相位-数字转换器的输出端连接分频器的输入端。锁定算法模块输入端连接频率-数字转换器、相位-数字转换器反馈信号，输出端连接环路滤波器电阻控制、频率-数字转换器使能端与相位-数字转换器使能端。锁定算法模块根据频率、相位信息推断目前锁定状态，给出相应的控制信号。
频率-数字转换器包括第一与门、非门、第一计数器以及D触发器，第一与门连接第一计数器，第一计数器连接D触发器，D触发器连接非门，第一与门连接选通时钟信号输出至第一计数器，第一计数器计数满之后输出信号至D触发器，D触发器经过延时后传递至非门，非门输出信号至第一与门。
相位-数字转换器包括第二与门、第二计数器以及数字模块，第二与门连接第二计数器，第二计数器连接数字模块，第二与门选通时钟信号至第二计数器，第二计数器连接数字模块进行信号处理，数字模块输出相位信息。
环路滤波器包括电阻R1、电阻R2、电容C0、电容C1以及电容C2，电容C0的一端分别连接电阻R1的一端和电阻R2的一端，并作为环路滤波器的输入端；电容C0的另一端分别连接电容C1的一端和电容C2的一端，并接地，电阻R1的另一端连接电容C1的另一端，电阻R2的另一端连接电容C2的另一端，并作为环路滤波器的输出端。环路滤波器还包括开关K1，开关K1并联连接在电阻R1上，环路滤波器还包括开关K2，开关K2并联连接在电阻R2上。
工作原理：
本实施例采用了频率相位补偿的快速收敛方案，相比于传统方案频率相位误差不能同时归零的缺陷，本申请采用分治法的思想，分别对频率和相位进行补偿，从而实现最快速度的环路收敛。传统方案通过环路实现频率相位校准，但由于频率于相位的积分关系，两者不能同时实现误差归零，只能等待环路经过一段时间的收敛，频率相位误差能够降低至较小的范围之后认为环路实现锁定，这就大大增加了环路锁定的时间。
本实施例提出的快速锁定方案分为两个阶段：频率补偿阶段与相位补偿阶段。在频率补偿阶段，系统重构成为FLL的形式，通过FDC检测VCO的频率反馈给电荷泵对电容充放电。在这个阶段中，电荷泵的输出电流将设置成为最大模式，以求最快时间完成频率补偿。在VCO频率与目标频率相同时，FDC传递给锁定检测模块反馈信息，报告频率补偿完成。锁定检测模块会将系统调整为相位补偿模式。系统从FLL重构成为PLL对相位进行操作。PFD对参考频率与分频频率进行鉴相，相位差输出成为脉冲电压信号。系统将脉冲电压信号与经过简单分频的VCO输出频率输入至PDC进行相位差检测。PDC输出数字形式的相位差信号经过计算之后可以转化为分频器的瞬态分频比。这个瞬态分频比会对分频时钟的瞬态周期进行调制。瞬态周期与正常周期的差别就是补偿的相位差。这种方案在一个周期内就实现了相位误差的补偿。在一个周期的时间内频率补偿的结果仍未改变。所以此时环路处于频率误差、相位误差均为0的状态，即为锁定状态。此时PDC输出反馈信号至锁定算法模块报告频率补偿完成。系统将进入环路控制的正常锁定状态。至此，环路实现了快速锁定。
本实施例采用分治法的思想，采用新型锁定方式先对频率进行校准再采用一步相位校准的方式实现最快速度的锁定。本实施例提出了创新的可重构系统结构实现频率、相位补偿且具有非侵入设计的特点，能够实现快速锁定、低噪声、高精度等性能。
实施例2：
本领域技术人员可以将本实施例理解为实施例1的更为具体的说明。
本实施例提供了一个基于频率相位补偿的快速锁定频率综合器，该频率综合器的整体结构如图1所示，包括鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)、分频器(DIV)、频率-数字转换器(FDC)、相位-数字转换器(PDC)、锁定算法模块。
PFD对分频时钟与参考时钟鉴频鉴相，将相位差信号转换成为脉冲电压信号控制后续的CP电路。CP将脉冲的相位差脉冲电压信号转化为脉冲的电流信号，PFD与CP实现了对相位差信号的零阶保持采样。LPF采用三阶的电阻-电容(RC)网络实现直流(DC)信号取出并传递给后续的VCO实现输出频率的锁定，同时能够实现高频噪声的滤除，有效提升输出时钟的噪声性能；滤波器设置了开关可以将电阻短接，用于频率补偿模式中。VCO产生受电压控制的高频时钟，时钟经过缓冲器输出以及分配至DIV进行分频。DIV将VCO的高频时钟分频成为低频信号便于环路在低频的状态下进行工作，降低电路功耗以及设计难度；同时分频比是能够灵活控制的，可以更加方便地配置电路工作状态。
PDC能够检测分频时钟与参考时钟的相位差，并将其转为数字信号输出给DIV，通过DIV变换分频比能够实现相位补偿；PDC同时将反馈信号传递给锁定算法模块。FDC检测频综输出频率与目标频率的差距，将其转为数字信号输出给CP，使其对滤波器冲、放电达到快速频率补偿目标；同时也有反馈信号传递给锁定算法模块。锁定算法推断环路目前工作状态并给出相应信号控制LPF、PDC、FDC以设置不同的系统工作模式。
如图2所示为频率补偿模式的系统结构。锁相环锁定的条件是分频后的时钟频率相位均与参考时钟相同。本结构的快速锁定方案采用外部控制直接对振荡器进行频率补偿及相位补偿。频率补偿通过锁频环(FLL)实现，包括FDC、CP、LPF、VCO。首先将环路滤波器中的电阻短接，环路滤波器变成三个电容并联的形式。这种形式的环路滤波器为一阶结构，冲、放电的电荷积累在电容上；在正常工作采用三阶结构时不会由于电阻的加入而影响电容上的电荷，从而保证了频率补偿的成果不会被破坏。其次采用FDC对VCO输出频率进行测量，根据测量结果反馈至电荷泵向电容充电或放电。电荷泵此时采用最大电流模式，以加快频率补偿的速度。在FLL的作用下VCO的输出频率会接近目标频率。在到达目标频率之后，FDC会交出CP控制权并提供反馈信号给锁定算法模块告知频率补偿阶段已经结束。
如图3所示为相位补偿模式的系统结构，在频率补偿阶段之后，锁定所发模块控制系统进入相位补偿阶段。系统由FLL变成PLL，并在相位补偿结束之后转为正常PLL锁定状态。由于VCO相位是随机的，当前VCO经过DIV分频后的时钟相位与参考时钟是不对齐的。若不进行相位补偿，环路会通过变化输出频率积累相位变化实现相位对齐。这个过程十分浪费锁定时间。相位补偿通过改变分频比实现一次清零，补偿结束之后PDC交出分频比的控制权，系统将固定分频比进行工作。同时，PDC会产生反馈信号告知锁定算法模块相位补偿阶段已经结束。
如图4所示，本实施例采用变化分频器分频比的方式实现相位误差的一次清零。DIV是通过计数的方式实现分频。若正常的分频比为N，当前的相位误差是Φ，则在相位补偿的周期中，DIV的分频比需要变为N(1-Φ/2π)。通过减少计数个数，缩减了分频时钟的瞬时周期，从而实现了相位的补偿。在经过相位补偿周期之后，分频后时钟与参考时钟的相位完成对齐。
此时系统的频率与相位均实现对准，解除对环路的干预，系统将自动进入锁定状态。后续分频器仍将采用原有的分频比，以实现环路的正常工作。
如图5所示，为本实施例的快速锁定过程，图中虚线为传统锁定方式用于对比。从图中可以看出，传统锁定方式采用环路对相位信息进行反馈和校准。但频率与相位是积分关系，依靠环路并不能将两者误差同时矫正归零，这会大大延长环路的锁定时间。本实施例采用分治法，分别对频率、相位进行校准从而实现最快的收敛速度。在时间1之前，系统调整为FLL结构进行频率补偿。在最快速度实现频率补偿时，即时间1，此刻系统的相位误差也达到最大。随后，系统进行一步相位补偿，在一个周期之内将参考频率与分频频率之间的相位差补齐。此时系统的频率为目标频率，相位差为0，即进入锁定状态。由图中示意可以看出，相比传统方式一起解决频率相位两个问题，采用分治法分阶段分别进行频率相位补偿，收敛速度会大大加快。
不同与传统方案利用锁定相位的环路来实现频率对准以及相位对齐，本方案采用直接控制频率与相位方案的优势如下：首先，起始收敛速度更快，FLL结构简单，采用电荷泵连续充电至频率相同为止，这是最快的将环路滤波器所有电容充电至目标控制电压的方式；其次，省去了频率对齐之后对相位锁定的过程，在PLL锁定过程中频率首次对齐时，相位并不对齐，PLL环路需要继续改变频率以积累相位变化来实现相位与频率的对齐，这个过程是非常缓慢的。基于上两点原因，本实施例提出的快速锁定方案相比传统方案能够节省很多锁定时间。
如图6所示，本实施例结构中重要子模块的电路：环路滤波器采用三阶RC网络，在正常工作中将PDF、CP零阶保持采样的结果进行滤波，得到的结果传递给VCO从而实现相位差对输出时钟频率的反馈。在频率补偿阶段，需要用开关将电阻短接。若不采用开关，由于电阻限流，电容间的电压是不同的。尤其是C1的容值最大，在频率补偿模式变为相位补偿模式时C1会向其他电容进行电荷转移，从而改变VCO的控制电压。这会导致频率补偿失效，输出频率与目标频率重新出现偏差，最终仍然需要环路进行纠正。若采用开关短接，电荷泵将会同步对所有电容进行充电，在频率补偿模式变为相位补偿模式时开关断开，电容之间也不会出现电荷转移的现象。这样保证了频率补偿的结果不会被破坏。
如图7所示，FDC是检测VCO输出频率的模块。FDC采用两个计数器，分别对参考时钟以及VCO输出时钟进行计数，在一定参考时钟周期内得到VCO输出时钟的上升沿个数。数字模块可以根据上升沿个数计算出当前频率与目标频率的差距，从而实现频率差至数字端的转换。在频率差缩小到一定阈值之内后意味着频率补偿已经完成，数字单元传递给电荷泵控制信号停止充放电，系统随即进入相位补偿模式。
FDC在计数时处于周期工作的状态，在一次频率提取之后若未达到阈值，需要立刻进入下一阶段的上升沿计数。若VCO的输出频率过高，FDC不能承受，可将VCO预先分频再送入FDC中，只需在后续数字模块中更改阈值参数即可。
如图8所示，PDC是检测分频时钟与参考时钟相位差的模块。PFD会产生分频时钟与参考时钟的相位差为脉宽的脉冲信号。若以这个脉冲信号为使能对VCO的输出进行计数，这个数值可以代表相位差，从而实现相位差到数字信号的转换。PDC的结构如图所示，是一个带使能信号的计数器，能够在脉冲信号内进行计数。数字模块在得到计数值之后将其换算为分频器的分频比，在周期补偿阶段内改变分频比实现相位差的补偿。在周期补偿阶段结束之后，分频器恢复为正常的分频比，PDC停止工作，系统进入正常工作的锁定状态。
与FDC不同，PDC在周期补偿阶段只工作一次或数次，并不处于周期工作的状态。PDC可以在一个脉冲内进行计数，也可以在多个脉冲内计数求平均的方式进行工作。求平均可以提高相位误差转换的精度，但相应的也会增加锁定的时间。若VCO频率过高，此处也可以将VCO预先进行分频再送入PDC，只需在数字模块中更改计算数值即可。
如图9所示是锁定算法示意图。数字电路开始处于初始状态，且在工作过程中遇到复位信号均会回到初始状态。在快速锁定模式使能打开情况下，算法开始工作，进入到频率补偿模块。在频率补偿工作中的这段时间，反馈1信号未使能，电路状态将一直维持在频率补偿。当反馈1信号使能，电路将进入相位补偿阶段，当相位补偿未完成时，即反馈2信号未使能，电路将持续保持相位补偿状态。当相位补偿完成，反馈2信号使能，电路将进入锁定状态，若外部没有命令调整，电路将一直处于正常工作的锁定状态。当高层系统需要改变频率时，flag信号会使能，电路将重新进入频率补偿状态，进行新一轮的快速锁定过程。若在测试中需要对比传统锁定与快速锁定性能，可以将使能信号关闭，系统将不会进入快速锁定状态中，会使用环路收敛进行锁定。
本发明采用新型锁定方式克服传统环路矫正相位误差与频率误差不能归零的缺点；即采用分治法的思想，先对频率进行校准再采用一步相位校准的方式实现最快速度的锁定。本申发明提出了创新的可重构系统结构实现频率、相位补偿且具有非侵入设计的特点，能够实现快速锁定、低噪声、高精度等性能。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。

Claims (10)

1.一种基于频率相位补偿的快速锁定频率综合器，其特征在于，包括：鉴频鉴相器、电荷泵、锁定算法模块、环路滤波器、压控振荡器、分频器、频率-数字转换器以及相位-数字转换器；
所述鉴频鉴相器的输入端连接所述分频器的输出端，所述鉴频鉴相器的输出端连接所述电荷泵的输入端；
所述电荷泵的输出端连接所述环路滤波器的输入端，所述环路滤波器的输出端连接所述压控振荡器的输入端；
所述压控振荡器的输出端分别连接所述频率-数字转换器的输入端、所述分频器的输入端以及所述相位-数字转换器的输入端；
所述相位-数字转换器的输出端连接所述分频器的输入端；
所述锁定算法模块的输入端连接所述频率-数字转换器、所述相位-数字转换器的反馈信号端；所述锁定算法模块的输出端连接所述环路滤波器电阻的控制端、所述频率-数字转换器的使能端以及所述相位-数字转换器的使能端。
2.根据权利要求1所述的基于频率相位补偿的快速锁定频率综合器，其特征在于，所述环路滤波器包括电阻R1、电阻R2、电容C0、电容C1以及电容C2；
所述电容C0的一端分别连接所述电阻R1的一端和所述电阻R2的一端，并作为所述环路滤波器的输入端；所述电容C0的另一端分别连接所述电容C1的一端和所述电容C2的一端，并接地；
所述电阻R1的另一端连接所述电容C1的另一端；所述电阻R2的另一端连接所述电容C2的另一端，并作为所述环路滤波器的输出端。
3.根据权利要求2所述的基于频率相位补偿的快速锁定频率综合器，其特征在于，所述环路滤波器还包括开关K1，所述开关K1并联连接在所述电阻R1上。
4.根据权利要求3所述的基于频率相位补偿的快速锁定频率综合器，其特征在于，所述环路滤波器还包括开关K2，所述开关K2并联连接在所述电阻R2上。
5.根据权利要求1所述的基于频率相位补偿的快速锁定频率综合器，其特征在于，所述频率-数字转换器包括第一与门、非门、第一计数器以及D触发器；
所述第一与门连接所述第一计数器，所述第一计数器连接所述D触发器，所述D触发器连接所述非门；
所述第一与门连接选通时钟信号输出至所述第一计数器，所述第一计数器计数满之后输出信号至所述D触发器，所述D触发器经过延时后传递至所述非门，所述非门输出信号至所述第一与门。
6.根据权利要求1所述的基于频率相位补偿的快速锁定频率综合器，其特征在于，所述相位-数字转换器包括第二与门、第二计数器以及数字模块；
所述第二与门连接所述第二计数器，所述第二计数器连接所述数字模块；
所述第二与门选通时钟信号至所述第二计数器，所述第二计数器连接所述数字模块进行信号处理，所述数字模块输出相位信息。
7.根据权利要求1所述的基于频率相位补偿的快速锁定频率综合器，其特征在于，所述锁定算法模块根据频率、相位信息推断目前锁定状态，给出相应的控制信号。
8.根据权利要求1所述的基于频率相位补偿的快速锁定频率综合器，其特征在于，锁定过程包括频率补偿阶段与相位补偿阶段；
所述频率补偿阶段中，系统重构成为FLL的形式，通过FDC检测VCO的频率反馈给电荷泵对电容充放电；
所述相位补偿阶段中，系统从FLL重构成为PLL，对相位进行操作，PFD对参考频率与分频频率进行鉴相，相位差输出成为脉冲电压信号。
9.根据权利要求8所述的基于频率相位补偿的快速锁定频率综合器，其特征在于，所述频率补偿阶段中，所述电荷泵的输出电流设置成为最大模式，完成频率补偿；
在VCO频率与目标频率相同时，FDC传递给所述锁定检测模块反馈信息，报告频率补偿完成，锁定检测模块将系统调整为相位补偿模式。
10.根据权利要求9所述的基于频率相位补偿的快速锁定频率综合器，其特征在于，所述相位补偿阶段中，系统将脉冲电压信号与经过分频的VCO输出频率输入至PDC进行相位差检测；
PDC输出数字形式的相位差信号经过计算之后转化为分频器的瞬态分频比，瞬态分频比对分频时钟的瞬态周期进行调制，瞬态周期与正常周期的差别为补偿的相位差；在一个周期内完成相位误差的补偿；
一个周期的时间内频率补偿的结果未改变，环路处于频率误差、相位误差均为0，为锁定状态，PDC输出反馈信号至锁定算法模块报告频率补偿完成，系统将进入环路控制的正常锁定状态。
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* Cited by examiner, † Cited by third party
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CN116170012A (zh) * 2023-04-26 2023-05-26 南京美辰微电子有限公司 一种具有频率保持和参考频率平滑切换的锁相环电路

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