CN107579736A - 混合锁定检测器 - Google Patents

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Abstract

本发明涉及一种混合锁定检测器。装置包括模拟电路和数字电路。模拟电路可以被配置为响应于(i)上脉冲的宽度与预定宽度的比较以及(ii)下脉冲的宽度与预定宽度的比较而生成使能信号。上脉冲和下脉冲可以响应于反馈信号与参考信号的比较而生成。当两个比较结果都在预定阈值内时，使能信号可以是有效的。数字电路可以被配置为生成代表在(i)反馈信号与(ii)参考信号之间的锁定状态的输出信号。锁定状态可以(a)在基于参考信号的脉冲数的决策时窗内并且(b)在使能信号为有效时确定。

Description

混合锁定检测器
技术领域
本发明一般地涉及时钟产生，并且更特别地涉及用于实现快速反应混合锁定检测器的方法和/或装置。
背景技术
常规的基于计数器的锁定检测器通过在规定的一段时间内根据锁定准确度规范来比较参考时钟和压控振荡器(VCO)的反馈时钟来起作用。常规的锁定检测器通常需要对数千个时钟周期进行计数来获得锁定准确度。但是，在锁相环路(PLL)的相位锁定的初始过程中，VCO频率能够比参考频率高得多或低得多。VCO频率与参考频率之差能够产生未锁定信号，即使PLL在第一锁定检测时窗的端部已经被锁定。第二锁定检测时窗需要开始，并且另外的数千个时钟周期被浪费用于进行比较。即使第一检测时窗成功产生了正确的输出，PLL为了规定的准确度也仍然需要很长时间。在许多应用中，例如，在存储器接口中，只有数百个时钟周期被允许用于锁定检测。
希望的是实现快速反应混合锁定检测器。
发明内容
根据本发明的一个方面，涉及一种混合锁定检测器，包括：模拟电路，被配置为响应于(i)上脉冲的宽度与预定宽度的第一比较以及(ii)下脉冲的宽度与所述预定宽度的第二比较而生成使能信号，其中(a)所述上脉冲和所述下脉冲响应于反馈信号与参考信号的比较而生成，并且(b)当所述第一比较和所述第二比较两者都在预定阈值内时，所述使能信号是有效的(active)；以及数字电路，被配置为生成代表(i)所述反馈信号与(ii)所述参考信号之间的锁定状态的输出信号，其中所述锁定状态(a)在基于所述参考信号的脉冲数的决策时窗期间以及(b)当所述使能信号为有效时被确定。
根据上述混合锁定检测器的某些实施例中，所述决策时窗在所述使能信号为有效之后开始。
根据上述混合锁定检测器的某些实施例中，所述决策时窗被周期性地重复，直到所述使能信号变为非有效。
根据上述混合锁定检测器的某些实施例中，所述预定阈值包括与所述上脉冲的所述宽度和所述下脉冲的所述宽度对应的逻辑值的连续数量的确定。
根据上述混合锁定检测器的某些实施例中，(i)与所述上脉冲的所述宽度对应的所述逻辑值基于所述上脉冲的过滤来确定，并且(ii)与所述下脉冲的所述宽度对应的所述逻辑值基于所述下脉冲的过滤来确定。
根据上述混合锁定检测器的某些实施例中，所述模拟电路实现相位比较器。
根据上述混合锁定检测器的某些实施例中，所述相位比较器包括移位采样寄存器。
根据上述混合锁定检测器的某些实施例中，所述移位采样寄存器被实现用于去除亚稳定性。
根据上述混合锁定检测器的某些实施例中，所述移位采样寄存器被实现用于确定逻辑值的连续数量。
根据上述混合锁定检测器的某些实施例中，(i)所述移位采样寄存器实现24位的移位采样寄存器，(ii)所述24位的移位采样寄存器的前八级去除亚稳定性并且(iii)所述24位的移位采样寄存器的后十六级确定是否已有16个连续的逻辑零值。
根据上述混合锁定检测器的某些实施例中，所述移位采样寄存器包括多个串联配置的触发器电路。
根据上述混合锁定检测器的某些实施例中，所述相位比较器包含被配置为过滤(a)所述上脉冲和(b)所述下脉冲中的至少一个的脉冲采样电路。
根据上述混合锁定检测器的某些实施例中，所述数字电路实现锁存检测器。
根据上述混合锁定检测器的某些实施例中，所述输出信号被呈现给逻辑门，所述逻辑门被配置为当所述输出信号为有效时禁用所述模拟电路。
根据上述混合锁定检测器的某些实施例中，所述模拟电路被配置为当所述反馈信号和所述参考信号远未最终锁定时启用所述数字电路以跳过计数时钟周期。
根据上述混合锁定检测器的某些实施例中，所述决策时窗包括144个时钟周期。
根据上述混合锁定检测器的某些实施例中，所述预定宽度对应于400ps。
根据上述混合锁定检测器的某些实施例中，所述混合锁定检测器被实现于存储器内。
根据上述混合锁定检测器的某些实施例中，所述混合锁定检测器包括在锁相环路中的快速反应混合锁定检测器。
根据上述混合锁定检测器的某些实施例中，(i)所述上脉冲在所述反馈信号低于所述参考信号时生成，并且(ii)所述下脉冲在所述反馈信号高于所述参考信号时生成。
根据本发明的另一方面，涉及一种装置，该装置包含模拟电路和数字电路。模拟电路可以被配置为响应于(i)上脉冲的宽度与预定宽度的比较以及(ii)下脉冲的宽度与预定宽度的比较而生成使能信号。上脉冲和下脉冲可以响应于反馈信号与参考信号的比较而生成。当两个比较结果都在预定阈值内时，使能信号可以是有效(active)的。数字电路可以被配置为生成代表(i)反馈信号与(ii)参考信号之间的锁定状态的输出信号。锁定状态可以(a)在基于参考信号的脉冲数的决策时窗期间以及(b)在使能信号为有效时确定。
在以上所描述的装置的某些实施例中，决策时窗在使能信号变为有效之后开始。
在以上所描述的装置的某些实施例中，决策时窗周期性地重复，直到使能信号为非有效的。
在以上所描述的装置的某些实施例中，预定阈值包括关于与上脉冲的宽度和下脉冲的宽度对应的逻辑值的连续数目的确定。
在以上所描述的装置的某些实施例中，与上脉冲的宽度对应的逻辑值基于上脉冲的过滤来确定，并且与下脉冲的宽度对应的逻辑值基于下脉冲的过滤来确定。
在以上所描述的装置的某些实施例中，模拟电路实现相位比较器。
在以上所描述的装置的某些实施例中，相位比较器包含移位采样寄存器。
在以上所描述的装置方面的某些实施例中，移位采样寄存器被实现用于去除亚稳定性。
在以上所描述的装置的某些实施例中，移位采样寄存器被实现用于确定逻辑值的连续数目。
在以上所描述的装置的某些实施例中，移位采样寄存器实现了24位移位采样寄存器，该24位移位采样寄存器的前八级去除亚稳定性，并且它的后十六级确定是否已有16个连续的逻辑零值。
在以上所描述的装置的某些实施例中，移位采样寄存器包含串联配置的多个触发器电路。
在以上所描述的装置的某些实施例中，相位比较器包含被配置为过滤(a)上脉冲和(b)下脉冲中的至少一个的脉冲采样电路。
在以上所描述的装置的某些实施例中，数字电路实现锁定检测器。
在以上所描述的装置的某些实施例中，当输出信号为有效时，输出信号被呈现给被配置为禁用模拟电路的逻辑门。
在以上所描述的装置的某些实施例中，当反馈信号和参考信号远未最终锁定时，模拟电路被配置为启用数字电路以跳过计数时钟周期。
在以上所描述的装置的某些实施例中，决策时窗包括144个时钟周期。
在以上所描述的装置的某些实施例中，预定宽度对应于400ps。
在以上所描述的装置的某些实施例中，所述装置被实现于存储器内。
在以上所描述的装置的某些实施例中，所述装置包括在锁相环路中的快速反应混合锁定检测器。
在以上所描述的装置的某些实施例中，上脉冲在反馈信号低于参考信号时生成，并且下脉冲在反馈信号高于参考信号时生成。
附图说明
本发明的实施例从下面的详细描述以及随附的权利要求书和附图中明了，在附图中：
图1是本发明的一种示例实施例的示图；
图2是在PLL电路环境下的锁定检测器的示图；
图3是图1的模拟电路的示图；
图4是示出移位采样电阻器的细节的示图；
图5是示出用于检测连续的零值的数目的逻辑的示图；
图6是毛刺去除电路的示图；
图7是示出近乎锁定状态的时序图；以及
图8是示出锁定信号的生成的时序图。
具体实施方式
本发明的实施例包括提供混合锁定检测器，该混合锁定检测器可以(i)提供快速响应，(ii)用于PLL内，(iii)实现可以结合模拟相位比较器和数字锁定检测器的混合锁定检测器(HLD)，(iv)在不牺牲锁定检测准确度的情况下实现快速锁定检测和/或(v)被实现为一个或多个集成电路。
参照图1，电路100的框图根据本发明的一种实施例来示出。电路100可以被实现为可以与锁相环路(PLL)电路一起使用的快速响应混合锁定检测器。电路100一般地包含模块(或电路)102和模块(或电路)104。电路102可以被实现为模拟电路。在一个实例中，模拟电路102可以实现相位比较器电路。电路104可以被实现为数字电路。在一个实例中，数字电路104可以实现锁定检测器电路。电路100可以具有输入110、输入112、输入114、输入116和输出118。
输入110可以接收信号(例如，CKREF)。输入112可以接收信号(例如，CKFB)。输入114可以接收信号(例如，UP)。信号UP可以是脉冲。输入116可以接收信号(例如，DN)。信号DN可以是脉冲。输出118可以给出信号(例如，PLL_LOCK)。电路102可以具有可以给出信号(例如，ENABLE)的输出120。电路104可以具有可以接收信号ENABLE的输入122。电路102可以响应于信号CKREF、信号CKFB、信号UP和/或信号DN而生成信号ENABLE。电路104可以响应于信号CKREF、信号CKFB和/或信号ENABLE而生成信号PLL_LOCK。
在某些实施例中，电路100可以被实现为存储器模块的一部分。在一个实例中，电路100可以是用来实现双倍数据速率(例如，DDR)存储器模块的构件。例如，电路100可以是用于DDR2、DDR3和/或DDR4存储器内的构件。用于实现电路100的存储器的类型可以根据特定实施方式的设计准则而改变。
参照图2，该图示出了根据本发明的一种实施例的电路50的框图。电路50可以实现锁相环(PLL)电路。电路50一般地包含模块(或电路)60、模块(或电路)70、模块(或电路)80、模块(或电路)90和/或电路100。电路60可以被实现为相位频率检测器(PFD)。电路70可以被实现为电荷泵。电路80可以被实现为压控振荡器(VCO)。电路90可以被实现为分频器。电路60可以响应于信号CKREF和/或信号CKFB而生成信号UP和信号DN。
电路50可以接收信号CKREF作为输入。PFD 60可以将参考信号CKREF的频率与反馈信号CKFB的频率进行比较。PFD 60可以响应于该比较而生成信号UP和信号DN。当反馈信号CKFB的频率低于参考信号CKREF的频率时，PFD 60可以生成信号UP。当反馈信号CKFB的频率高于参考信号CKREF的频率时，PFD 60可以生成信号DN。电荷泵70和/或电路100可以接收信号UP和信号DN。VCO 80可以接收信号(例如，VCTRL)。信号VCTRL可以从具有低通滤波器的电荷泵70输出。信号CKOUT可以由VCO 80生成。信号CKOUT可以是电路50的输出。信号CKOUT可以是分频器90的输入。分频器90可以生成信号CKFB。信号PLL_LOCK可以是电路50的输出。
在初始锁定(lock in)阶段，相位比较器102可以将接收自PFD电路60的脉冲UP和脉冲DN进行比较。相位比较器102可以确定脉冲UP和DN的宽度是否彼此接近。一旦信号CKFB(例如，基于信号CKOUT)的频率接近于信号CKREF的频率(例如，参考频率)，则脉冲UP和DN通常具有相似的和/或窄的宽度(有待结合图7和8进行更详细的描述)。相位比较器102则可以产生信号ENABLE。信号ENABLE可以启动(例如，开启)锁定检测器电路104。锁定检测器电路104可以实现基于计数器的频率检测。基于计数器的频率检测可以直接对信号CKREF和/或信号CKFB上的脉冲进行计数。基于计数器的频率检测可以被实施用于确定锁定状态。
参照图3，该图示出了用于说明相位比较器电路102的细节的框图。相位比较器电路102一般地包含模块(或电路)180、模块(或电路)182、模块(或电路)184、模块(或电路)186、模块(或电路)190a、模块(或电路)190b、逻辑门192和模块(或电路)194。电路180可以被实现为脉冲整形电路。电路182可以被实现为延迟电路。电路184可以被实现为脉冲整形电路。电路186可以被实现为延迟电路。电路180可以响应于信号UP而给出信号(例如，UP_DLY)。信号(或脉冲)UP_DLY可以是脉冲UP的延迟版本。电路182可以响应于信号CKREF而生成信号(例如，CKREF_DLY)。电路184可以响应于信号DN而生成信号(例如，DN_DLY)。信号(或脉冲)DN_DLY可以是脉冲DN的延迟版本。电路186可以响应于信号CKFB而生成信号(例如，CKFB_DLY)。信号(或脉冲)CKREF_DLY可以是延迟的参考时钟信号。信号CKFB_DLY可以是延迟的反馈时钟信号。
电路190a可以具有可以接收信号UP_DLY的输入202，可以接收信号CKREF_DLY的输入204，以及可以给出信号(例如，CKREF_ENB)的输出206。类似地，电路190b可以具有可以接收信号DN_DLY的输入210，可以接收信号CKFB_DLY的输入212，以及可以给出信号(例如，CKFB_ENB)的输出214。
电路190a-190b可以被实现为移位采样寄存器。移位采样寄存器190a-190b可以被实现用于采样预定阈值(数量)的连续逻辑值(例如，零)，以确定信号UP和信号DN是否在预定数量的时钟周期内对齐。在某些实施例中，预定阈值可以是与脉冲UP和/或脉冲DN(例如，基于参考信号CKREF和反馈信号CKFB的比较的信号)的宽度对应的逻辑值(例如，连续的“0”或连续的“1”)的连续数目的确定。
在一个实例中，移位采样寄存器可以是24位移位采样寄存器。24位移位采样寄存器190a-190b可以被配置为采样16个连续的零。在另一个实例中，移位采样寄存器可以是32位的移位采样寄存器。调整移位采样寄存器190a-190b的规模(size)可以确定检测到的连续零值的数量。增加移位采样寄存器190a-190b的规模可以提高相位锁定状态的准确度并增加电路100的管芯面积。可以执行统计分析来确定移位采样寄存器190a-190b的规模。移位采样寄存器190a-190b的规模可以根据特定实施方式的设计准则而改变。
在所示的实例中，逻辑门192可以被实现为“NOR”门，该“NOR”门可以在信号CKREF_ENB和信号CKFB_ENB两者都具有逻辑低值时给电路194提供逻辑高值。其他类型的逻辑门和/或逻辑门的组合可以实现于移位采样寄存器190a-190b与电路194之间。在某些实施例中，逻辑门192可以被实现为“OR”门，该“OR”门可以在信号CKREF_ENB或信号CKFB_ENB具有逻辑低值时给出逻辑高值(例如，信号ENABLE可以与禁用信号等效，其中逻辑高值可以禁用电路104而逻辑低值可以启用电路104)。电路194可以是毛刺去除电路。电路194可以响应于信号CKREF_ENB和/或信号CKFB_ENB而生成信号ENABLE。
脉冲整形电路180(或184)可以被配置为将脉冲UP和/或DN的宽度与预定宽度进行比较。在一个实例中，脉冲整形电路180可以执行脉冲UP与预定宽度之间的第一比较。在另一个实例中，脉冲整形电路184可以执行脉冲DN与预定宽度之间的第二比较。脉冲整形电路180(或184)可以过滤比规定的(或预定的)宽度(例如，在一个实例中为400ps)窄的脉冲UP和/或DN。
在一个实例中，在锁定(lock-in)阶段期间，当在参考信号CKREF的频率与反馈信号CKFB的频率之间检测到大的差值时，脉冲UP或脉冲DN可以比规定的宽度宽。相应的延迟的时钟信号CKREF_DLY和/或延迟的反馈时钟信号CKFB_DLY可以分别采样延迟的脉冲UP_DLY和/或DN_DLY。当脉冲UP比规定的宽度宽时，移位寄存器190a在信号CKREF_ENB上的输出206处产生输出(例如，逻辑“1”)。类似地，当脉冲DN比规定的宽度宽时，移位寄存器190b在信号CKFB_ENB上的输出214处产生输出(例如，逻辑“1”)。逻辑门192可以响应于输出206的逻辑高值和/或输出214的逻辑高值而不激活信号ENABLE。
当VCO反馈频率信号CKFB接近于参考信号CKREF的频率时，脉冲UP和/或DN变得比规定的宽度窄。窄的脉冲UP和/或DN可以通过脉冲整形电路180和/或184来去除。去除窄脉冲会在采样寄存器电路190a和/或190b中导致对逻辑值“0”的采样。当预定数量的连续的“0”被采样到时，信号CKREF_ENB和CKFB_ENB可以变迁低电平(例如，逻辑“0”值)。在一个实例中，连续的“0”的预定数量可以是16。当信号CKREF_ENB和CKFB_ENB两者都变迁低电平时，电路50可以近乎处于锁定的。信号ENABLE可以由电路194生成。数字锁定检测器104然后可以响应于信号ENABLE而被启用，以完成频率检测。
逻辑门220被示出于输入110处。逻辑门222被示出于输入112处。在所示的实例中，逻辑门220和222可以实现“AND”门。数字锁定检测器电路104可以响应于检测到的相位锁定而生成信号PLL_LOCK。信号PLL_LOCK可以代表在反馈信号CKFB与参考信号CKREF之间的锁定状态。逻辑门224被示出为正在接收信号PLL_LOCK。在所示的实例中，逻辑门224可以实现反相器(inverter)电路。所实现的逻辑门220、222和224的类型可以根据特定实施方式的设计准则而改变。一般地，当信号PLL_LOCK为有效时，逻辑门220、222和224可以被配置为禁用相位比较器102。在一个实例中，电路100可以处于自锁定状态，直到复位信号被断言(asserted)为止。自锁定状态可以在PLL锁定之后降低电路100的功耗。
参照图4，该图示出了用于说明移位采样寄存器190a’的细节的框图。移位采样寄存器190a’可以是结合图3所描述的移位采样寄存器190a-190b的代表性实例。图中示出了多个寄存器230a-230n。在所示的示例实施方式中，示出了24个寄存器230a-230n。在某些实施例中，每个寄存器230a-230n都可以被实现为D触发器(DFF)。但是，所实现的寄存器的特定数量和/或类型可以被改变以满足特定实施方式的设计准则。
在一种用于实现24个寄存器230a-230n的示例实施例中，24位移位采样寄存器190a’的前8级(例如，230a-230h)可以被用来去除亚稳定性。在一个实例中，通过去除亚稳定性，信号UP_DLY和/或DN_DLY可以在操作电路100所需的时间量(例如，在诸如DDR4SDRAM规范的存储器规范中，可允许用于针对存储器接口进行的锁定检测的时钟周期数)内稳定于逻辑电平(例如，“0”或“1”)。后16级(更详细地示于图5中)可以被用来确定连续的16个“0”已经被采样。寄存器190a’被示出为正在接收信号UP_DLY和信号CKREF_DLY。每个寄存器230a-230n都可以提供输出(例如，D0-D23)。电路230a可以接收信号UP_DLY作为输入。电路230a的输出D0可以被提供给电路230b的输入(例如，而不是信号UP_DLY)。类似地，电路230a-230m的输出(例如，D0-D22)可以被用作电路230b-230n中的下一个的输入。例如，电路230a-230n可以串联连接。移位寄存器190b可以具有类似的实施方式。移位寄存器190b可以接收信号DN_DLY和信号CKFB_DLY。内部寄存器230a-230n会具有寄存器190a和寄存器190b上的类似的实施方式。
参照图5，图中示出了说明用于检测连续的零值的逻辑190a”的框图。移位采样寄存器190a”可以是结合图3所描述的移位采样寄存器190a-190b的代表性实例。电路190a”被示出为具有多个输入250a-250n。由寄存器230a-230n生成的位D8-D23可以被提供给输入250a-250n。在一个实例中，输入250a可以接收位D8。在另一个实例中，输入250b可以接收位D9。在又一个实例中，输入250n可以接收位D23。移位采样寄存器190a”可以具有输出206。输出206可以响应于输入250a-250n而提供信号CKREF_ENB。类似地，对于移位采样寄存器190b”，输出214可以响应于输入250a-250n而提供信号CKFB_ENB。
电路190a”可以包含逻辑级252a-252n。逻辑级252a-252n的数量可以基于输入250a-250n的数量而改变。在所示的实例中，第一逻辑级252a可以包含”NOR”门，第二逻辑级252b可以包含“NAND”门，第三逻辑级252c可以包含“NOR”门，并且最后一个逻辑级252n可以包含“NAND”门。实现于逻辑级252a-252n内的逻辑门的类型可以根据特定实施方式的设计准则而改变。逻辑级252a-252n可以被配置为响应于为逻辑值“0”的输入250a-250n而生成信号CKREF_ENB。
参照图6，图中示出了毛刺去除电路194的框图。毛刺去除电路194可以被添加于逻辑门192之后，用于去除电位毛刺。毛刺去除电路可以具有输入270和输出272。输入270可以接收由逻辑门192生成的信号(例如，IN)。输出272可以给出信号ENABLE。
毛刺去除电路194可以包含各种数字逻辑。电路194中的数字逻辑可以被配置为确保比预定宽度(例如，400ps)大的信号UP和/或信号DN的脉冲被保留。电路194中的数字逻辑可以被配置为确保比预定宽度(例如，400ps)小的信号UP和/或信号DN的脉冲被过滤。电路194中的数字逻辑可以包括模块(或电路)280a-280b。电路280a-280b可以是被配置为生成近似于预定宽度的延迟量的延迟电路。在所示的实例中，延迟电路280a-280b每个都包含反相器(invertor)和电容器。在所示的实例中，电路280a-280b生成400ps的延迟。延迟量可以根据特定实施方式的设计准则而改变。
参照图7，图中示出了用于说明近乎锁定状态的框图。对信号DN的采样可以类似于对信号UP的所示采样。信号UP的示例部分(脉冲)300a被示出。部分300a可以代表信号UP的未锁定版本的一个实例。信号UP_DLY的一部分(脉冲)302a的示例被示出。部分302a可以代表信号UP_DLY的未锁定版本的一个实例。信号CKREF_DLY的示例部分(脉冲)304a被示出。部分304a可以代表在未锁定状态期间的信号CKREF_DLY。信号CKREF的示例部分(脉冲)306a被示出。部分306a可以代表在未锁定状态期间的信号CKREF。
信号UP的示例部分(脉冲)300b被示出。部分300b可以代表信号UP的近乎锁定(或已锁定)版本的一个实例。信号UP_DLY的示例部分(脉冲)302b被示出。部分302b可以代表信号UP_DLY的近乎锁定(或已锁定)版本的一个实例。信号CKREF_DLY的示例部分(脉冲)304b被示出。部分304b可以代表在近乎锁定和/或已锁定状态期间的信号CKREF_DLY。信号CKREF的示例部分(脉冲)306b被示出。部分306b可以代表在近乎锁定和/或已锁定状态期间的信号CKREF。
信号UP_DLY可以是信号UP在通过了脉冲整形电路180(例如，被延迟或被过滤)之后的版本。例如，由电路180(或184)进行的过滤可以确定信号UP(或DN)的逻辑值。信号CKREF_DLY可以是信号CKREF在通过了延迟电路182之后的延迟版本。当信号CKREF_DLY为逻辑高值时，信号UP_DLY可以由移位采样寄存器190a来采样。
在锁定过程期间，信号UP_DLY可以为“0”，或者具有比预定宽度(例如，400ps的时间)大的脉冲宽度。设置时间(例如，T2)可以被固定于值(例如，220ps)。保持时间可以不小于预定时间与设置时间之差(例如，180ps)。
当由信号CKREF_DLY的部分304a采样时，信号UP的脉冲300a的宽度可以大于预定宽度。当脉冲300a的宽度大于预定宽度时，信号UP的脉冲300a可以被认为是未锁定的。脉冲整形电路180可以不过滤信号UP的脉冲300a(例如，没有“0”值能够由电路190a检测到)。信号UP_DLY的脉冲302a被示出为信号UP的脉冲300a的延迟版本。当由信号CKREF_DLY的部分304b采样时，信号UP的脉冲300b的宽度可以小于预定宽度。脉冲整形电路180可以过滤信号UP的脉冲300b(例如，‘0’值可以由电路190a检测到)。信号UP_DLY的脉冲302b被示出为信号UP的脉冲300b的过滤版本。信号UP_DLY的脉冲302b被示出为具有逻辑低(例如，零)值。
相位比较器102可以基于脉冲UP和脉冲DN各自的宽度来比较信号UP和信号DN的脉冲。当电路100的锁定状态接近于相位锁定时，脉冲UP和脉冲DN的宽度可以变得更窄。在一个实例中，脉冲UP和脉冲DN可以变窄至相似的宽度。要确定电路100的锁定状态，脉冲UP的宽度可以与预定宽度进行比较，并且脉冲DN的宽度可以与预定宽度进行比较。预定宽度可以基于PFD电路60的复位路径。当信号ENABLE为有效时，锁定状态可以被确定。
当脉冲UP的宽度小于预定宽度(例如，信号UP_DLY的部分302b)时，脉冲整形电路180可以被配置为过滤信号UP。类似地，当脉冲DN的宽度小于预定宽度时，脉冲整形电路184可以被配置为过滤信号DN。当已过滤的信号UP的逻辑值在预定阈值内已经为相同(例如，16个连续的逻辑低值)并且已过滤的信号DN的逻辑值在预定阈值内也已经为相同(例如，16个连续的逻辑低值)时，信号ENABLE可以被生成。在一个实例中，当脉冲UP为窄脉冲(例如，小于预定宽度)并且脉冲DN为宽脉冲(例如，大于预定宽度)时，电路100的锁定状态可以是没有被锁定。在另一个实例中，信号ENABLE可以响应于由移位采样寄存器190a对信号UP的16个连续的“0”的采样以及由移位采样寄存器190b对信号DN的16个连续的“0”的采样而生成。
参照图8，图中示出了用于说明根据本发明的一种实施例的信号PLL_LOCK的生成的时序图。时序图400在没有实现电路100的情况下被示出。时序图400’是在电路100被实现时示出。
在时序图400中，信号(例如，VCTRL0)的部分402a和部分402b被示出，(决策)时窗404a-404c被示出，并且信号(例如，PLL_LOCK0)的部分406a和部分406b被示出。部分402a-402b可以代表相位锁定。线408被示出。线408可以代表在信号VCTRL0被锁定(例如，PLL_LOCKED)时的时间。信号VCTRL0的示于时间408之前的部分402a可以是未锁定的。信号VCTRL0的示于时间408之后的部分402b可以是被锁定的。线410被示出。线410可以代表在信号PLL_LOCK0被启用时的时间。信号PLL_LOCK0的示于时间410之前的部分406a可以是逻辑低值(例如，禁用的)。信号PLL_LOCK0的示于时间410之后的部分406b可以是逻辑高值(例如，启用的)。
决策时窗404a-404c可以各自持续特定数量的时钟周期。在所示的实例中，决策时窗404a-404c可以各自为2000个时钟周期。在没有实现电路100的情况下，决策时窗404a-404c可以被选择为充分长的，从而足以可靠地检测出锁定。在没有电路100的情况下，当信号远未最终锁定时，锁定检测电路可以对附加的时钟周期计数。当信号VCTRL0在决策时窗404a-404c中的一个整个决策时窗内被锁定时，信号PLL_LOCK0可以被启用(例如，指示出最终的锁定)。
在所示的实例中，信号VCTRL0的部分402a可以是在决策时窗404a期间远未被锁定的。信号VCTRL0的部分402b可以在时间408(例如，PLL_LOCKED)附近的决策时窗404b期间被锁定。但是，由于信号PLL_LOCK0可以不启用，直到信号VCTRL0在决策时窗404a-404c中的一个整个决策时窗内被锁定为止，因而可能需要附加的决策时窗404c。信号PLL_LOCK0没有被示出为启用的(例如，部分406a被示出为逻辑低)，直到在决策时窗404c的端部的时间410附近(例如，部分406b被示出为逻辑高)为止。
在时序图400’中，信号VCTRL的部分402a’和部分402b’(例如，结合图2描述的)被示出，(相位检测)时窗420被示出，(决策)时窗422被示出，并且信号(例如，PLL_LOCK)的部分406a’和部分406b’被示出。线424被示出。线424可以代表在“0”由相位比较器电路102检测到时的时间。线426被示出。线426可以代表在信号VCTRL被锁定(例如，PLL_LOCKED)时的时间。例如，相位比较器电路102可以在时间424与时间426之间检测出16个连续的“0”。线428被示出。线428可以代表在信号PLL_LOCK被启用时的时间。信号VCTRL在时序图400’中被示出为具有与时序图400中的信号VCTRL0相同的时序值。信号PLL_LOCK的示于时间428之前的部分406a’可以是逻辑低值(例如，禁用的)。信号PLL_LOCK的示于时间428附近之后的部分406b’可以是逻辑高值(例如，启用的)。
相位检测时窗420可以代表在相位比较器电路102生成信号ENABLE之前的时间。当信号CKFB(例如，基于信号CKOUT)的频率足够接近于参考频率CKREF(例如，信号VCTRL可以接近于锁定)时，来自相位比较器102的信号ENABLE可以开启基于数字型计数器的锁定检测器(DLD)电路104。通过等待直到信号VCTRL接近于锁定，电路104可以跳过当远离最终锁定时的时钟周期。电路104可以实现用于确定锁定状态的决策时窗422。当信号ENABLE为有效时，决策时窗422可以开始。锁定状态可以基于参考信号CKREF的脉冲数而在决策时窗422期间确定。当信号ENABLE为有效时，锁定状态可以被确定。
决策时窗422可以基于参考时钟信号CKREF的脉冲数。在所示的实例中，决策时窗422可以是144个时钟周期。实现于决策时窗422内的时钟周期的数量可以是预选定的值。减少实现于决策时窗422内的时钟周期的数量可以提高锁定时间。增加实现于决策时窗422内的时钟周期的数量可以提高锁定准确度。在一个实例中，为决策时窗422选择144个时钟周期可以是在锁定准确度与锁定时间之间的权衡。实现相位比较器电路102可以允许实现于决策时窗422内的时钟周期的数量相比于常规的锁定电路减少(例如，常规的锁定电路可以在只有144个时钟周期下实现非常低的锁定准确度)。实现于决策时窗422内的时钟周期的数量可以根据特定实施方式的设计准则而改变。
信号VCTRL可以在时间426附近近乎被锁定(例如，相位比较器102可以生成信号ENABLE)。电路104可以开启决策时窗422。在决定信号VCTRL是否处于锁定之前，电路104可以基于参考时钟计数144个周期。如果信号VCTRL被锁定，信号PLL_LOCK可以被启用。在某些实施例中，电路104的输出可以切断到相位比较器102内的时钟输入(例如，如同结合图3所描述的)。如果信号VCTRL没有被锁定，则电路104可以计数另外144个周期以对锁定状态进行判断(例如，开启另一个决策时窗422)。例如，决策时窗422可以被周期性地重复，直到信号PLL_LOCK被生成或者信号ENABLE不是有效的为止。通过实现电路100，使用了小的决策时窗(例如，144个时钟周期)。
在所示的实例中，信号VCTRL的部分402a’可以远未被锁定，直到时间424附近为止。相位比较器电路102可以在时间424与时间426之间确定逻辑值的预定阈值(例如，16个连续的逻辑低值)。信号VCTRL的部分402b’可以在时间426附近接近于锁定。由于时间426在决策时窗422之前，信号VCTRL的部分402b’在决策时窗422的整个时间内被锁定。信号PLL_LOCK的部分406a’可以被禁用(例如，逻辑低)，直到时间428附近为止。信号PLL_LOCK的部分406b’可以在时间428附近被启用(例如，逻辑高)，该时间428对应于决策时窗422的端部。与没有实现电路100的示例时序图400相比，时序图400’通过实现电路100而更早地启用信号PLL_LOCK。
本发明的各种信号一般为“开启的(on)”(例如，数字HIGH、逻辑高值或“1”)或者“关闭的(off)”(例如，数字LOW、逻辑低值或“0”)。但是，信号的有效(例如，断言的)和非有效(例如，取消断言的)状态的具体极性可以被调整(例如，反转)，以满足特定实施方式的设计准则。另外，反相器可以被添加用于改变信号的具体极性。
在本文中，当结合“是”和动词来使用时，术语“可以”和“一般地”意在传达该描述是示例性的并且相信其足够宽泛以涵盖本公开内容给出的特定实例以及能够基于本公开内容而得出的可替换实例的意图。术语“可以”和“一般地”在用于本文中时不应被理解为一定暗指省略相应要素的可取性或可能性。
尽管本发明的实施例已经在DDR4应用的背景下进行了描述，但是本发明并不限定于DDR4应用，而是还可以应用其他高数据速率的数字通信应用，在这些数字通信应用中可以存在不同的传输线路影响、交叉偶合效应、行波失真、相位改变、阻抗不匹配和/或行失衡。本发明解决有关高速通信、柔性时钟结构、指定的命令集和有损传输线的问题。可以预料到，DDR的后代会提供提高的速度、更大的灵活性、更多的命令以及不同的传播特性。本发明同样可以应用于遵循现存的(现有的)存储器规范或未来的存储器规范而实现的存储器系统。
虽然本发明已经特别地参考其实施例进行了图示和描述，但是本领域技术人员应当理解，在不脱离本发明的范围的情况下可以在形式和细节方面进行各种改变。

Claims (20)

1.一种混合锁定检测器，其特征在于包括：
模拟电路，被配置为响应于(i)上脉冲的宽度与预定宽度的第一比较以及(ii)下脉冲的宽度与所述预定宽度的第二比较而生成使能信号，其中(a)所述上脉冲和所述下脉冲响应于反馈信号与参考信号的比较而生成，并且(b)当所述第一比较和所述第二比较两者都在预定阈值内时，所述使能信号是有效的；以及
数字电路，被配置为生成代表(i)所述反馈信号与(ii)所述参考信号之间的锁定状态的输出信号，其中所述锁定状态(a)在基于所述参考信号的脉冲数的决策时窗期间以及(b)当所述使能信号为有效时被确定。
2.根据权利要求1所述的混合锁定检测器，其特征在于所述决策时窗在所述使能信号为有效之后开始。
3.根据权利要求1所述的混合锁定检测器，其特征在于所述决策时窗被周期性地重复，直到所述使能信号变为非有效。
4.根据权利要求1所述的混合锁定检测器，其特征在于所述预定阈值包括与所述上脉冲的所述宽度和所述下脉冲的所述宽度对应的逻辑值的连续数量的确定。
5.根据权利要求4所述的混合锁定检测器，其特征在于(i)与所述上脉冲的所述宽度对应的所述逻辑值基于所述上脉冲的过滤来确定，并且(ii)与所述下脉冲的所述宽度对应的所述逻辑值基于所述下脉冲的过滤来确定。
6.根据权利要求1所述的混合锁定检测器，其特征在于所述模拟电路实现相位比较器。
7.根据权利要求6所述的混合锁定检测器，其特征在于所述相位比较器包括移位采样寄存器。
8.根据权利要求7所述的混合锁定检测器，其特征在于所述移位采样寄存器被实现用于去除亚稳定性。
9.根据权利要求7所述的混合锁定检测器，其特征在于所述移位采样寄存器被实现用于确定逻辑值的连续数量。
10.根据权利要求7所述的混合锁定检测器，其特征在于(i)所述移位采样寄存器实现24位的移位采样寄存器，(ii)所述24位的移位采样寄存器的前八级去除亚稳定性并且(iii)所述24位的移位采样寄存器的后十六级确定是否已有16个连续的逻辑零值。
11.根据权利要求7所述的混合锁定检测器，其特征在于所述移位采样寄存器包括多个串联配置的触发器电路。
12.根据权利要求6所述的混合锁定检测器，其特征在于所述相位比较器包含被配置为过滤(a)所述上脉冲和(b)所述下脉冲中的至少一个的脉冲采样电路。
13.根据权利要求1所述的混合锁定检测器，其特征在于所述数字电路实现锁存检测器。
14.根据权利要求1所述的混合锁定检测器，其特征在于所述输出信号被呈现给逻辑门，所述逻辑门被配置为当所述输出信号为有效时禁用所述模拟电路。
15.根据权利要求1所述的混合锁定检测器，其特征在于所述模拟电路被配置为当所述反馈信号和所述参考信号远未最终锁定时启用所述数字电路以跳过计数时钟周期。
16.根据权利要求1所述的混合锁定检测器，其特征在于所述决策时窗包括144个时钟周期。
17.根据权利要求1所述的混合锁定检测器，其特征在于所述预定宽度对应于400ps。
18.根据权利要求1所述的混合锁定检测器，其特征在于所述装置被实现于存储器内。
19.根据权利要求1所述的混合锁定检测器，其特征在于所述装置包括在锁相环路中的快速反应混合锁定检测器。
20.根据权利要求1所述的混合锁定检测器，其特征在于(i)所述上脉冲在所述反馈信号低于所述参考信号时生成，并且(ii)所述下脉冲在所述反馈信号高于所述参考信号时生成。
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