JP2001511998A - フェーズロックループのロック状態検出器 - Google Patents

Abstract

(57)【要約】 ２つの信号が規定のロック状態内にあるかを決定するロック状態検出器であり、第１及び第２信号が規定の位相状態の範囲内にあるかを決定する位相検出器と、第１及び第２信号が規定の周波数関係の範囲内にあるのかを決定する周波数検出器とを含む。アナライザが、位相状態信号が第１及び第２信号が規定の位相状態の範囲外にあることを示すとともに周波数状態信号が第１および第２信号が規定の周波数状態の範囲外にあることを示すときに、第１及び第２信号がロック外れ状態であることを示すロック状態信号を出力する。位相検出器と周波数検出器の組合せによれば、２つの信号が同相状態であるが互いに倍数の周波数を有するときに誤ったロック状態信号を発生するのを阻止することができるとともに、２つの信号間に大きな周波数誤差があるとき、位相検出器のみを使用する場合に発生される高周波数データストリームの発生を阻止することができる。

Description

【発明の詳細な説明】 フェーズロックループのロック状態検出器発明の背景 1. 発明の分野 本発明は、概して、２つの入力信号が同一の周波数及び位相を有するか否かを 決定する検出回路に関するものである。本発明は、特にフェーズロックループ( ＰＬＬ)回路とともに使用するロック状態検出回路及び両回路の組合せに関する ものである。本発明は２つの信号のロック状態を検出する方法にも関するもので ある。 2. 従来技術の説明 ＰＬＬ回路はマイクロプロセッサ、ディジタルビデオシステム及びセル電話の ような移動通信デバイスを含む種々のアプリケーションに使用されている。ＰＬ Ｌ回路は、クロック信号を発生するとともに、他のソース、例えば外部基準信号 に同期させる必要がある場合に使用される。ＰＬＬ回路は、図１に示すその最も 基本的な構成では、電圧制御発振器「ＶＣＯ」１０を含み、この発振器はその制 御端子に供給される制御電圧に依存して所定の周波数の範囲に亘って発振し得る 発振器である。このＶＣＯはループ位相比較器２０によって測定されるＶＣＯの 出力と基準信号との位相誤差により駆動される。この位相誤差を用いて制御電圧 を基準信号とＶＣＯの出力との位相誤差が減少するように変化させ、最終的にＶ ＣＯの出力を基準信号と位相及び周波数に関し同一に維持する。代表的には，Ｐ ＬＬは制御ループを安定にするために制御電圧パス内にフィルタ３０を含む。更 に、位相比較器とＶＣＯとの間にループ分周器４０を挿入して，ＶＣＯの出力を 基準信号の多数倍の周波数にすることができる。上記のものはＰＬＬの最も基本 的な構成を示す。ＰＬＬ回路のいくつかの有利な設計例が、例えばＵ．Ｓ．Ｐ． ５，３４９，６１３；５，４７５，７１８；５，３４９，６１３及びＥＰ０４３ ３１２０Ａ１に示されている。 制御機構の進歩にもかかわらず、依然として多くの用途においてＶＣＯの出力 信号が基準信号に対しロック状態から外れることが起り得る。ロック外れは、Ｖ ＣＯの出力信号の位相及び、又は周波数が基準信号の位相及び、又は周波数から 、ＰＬＬが使用されている用途に関連する所定の率だけ相違することを意味する 。これは、例えば構成素子が損傷され得るため、また所望の出力周波数が、例え ば回路の周囲温度の変化又は電源電圧の変化のためにＶＣＯにより達成し得ない ために起り得る。用途によっては、ＰＬＬを使用する装置は所定の機能を実行す るのが望ましい場合、或いは所定の機能を実行しないのが望ましい場合がある。 例えば、セル電話では、不所望周波数での送信は他の通信を妨害し、避けるべき である。この場合にはロック外れ状態信号を用いてこのような送信を避けること ができる。 従って、本発明の目的は、２つの信号がロック外れ状態のとき、これを指示す るロック状態検出回路を提供することにある。 本発明の他の目的はロック外れ状態の検出時にＰＬＬを含む装置の動作を制御 する信号を発生するこのような回路を提供することにある。 発明の概要 概して、本発明のロック状態検出器は第１及び第２信号を受信し、第１及び第 ２信号が規定の位相差の範囲内にある又は外にあることを示す位相状態信号を出 力する位相検出器を含む。周波数検出器が、第１及び第２信号が規定の周波数差 の範囲内にある又は外にあることを示す周波数状態信号を出力する。アナライザ が位相状態信号と周波数状態信号を受信し、位相状態信号が第１及び第２信号が 規定の位相状態の範囲外にあることを示すとともに周波数状態信号が第１および 第２信号が規定の周波数状態の範囲外にあることを示すとき、第１及び第２信号 がロック外れ状態であることを示すロック状態信号を発生する。 本発明は、２つの信号がロック状態にあるかを決定するには、２つの信号が同 相であるかを検出するだけでは不十分であるという認識に基づくものである。２ つの信号は、両信号が互いの倍数の周波数を有するとき、同相であるとみなせる 。周波数検出器を位相検出器と組合せることにより、位相検出器が同相関係を示 すにもかかわらず、両信号が選択した周波数関係の範囲内にないときは、ロック 外れ状態信号を発生させることができる。更に、位相検出器のみを使用した場合 に は、出力は２つの信号間の周波数誤差に等しい高周波数信号になる。ＰＬＬを具 えるセル電話のような多くの実際の装置では、このような高周波数信号は装置内 のマイクロプロセッサにより高信頼度に検出することはできない。しかし、周波 数検出器によれば、周波数誤差が選択値より大きいときはいつでも安定且つ一定 のロック外れ信号を発生させることができる。 本発明の特徴の一つは、位相検出器を基準信号によりクロックされ、発振器信 号の論理値を出力するるＤ型フリップフロップとする点にある。 本発明の他の特徴は、周波数検出器は第１及び第２信号を選択した除数で除算 する第１及び第２除算器を含む点にある。各除算器はカウント終了信号を出力し 、これらの信号を第２のＤ型フリップフロップに供給する。第２のＤ型フリップ フロップは、第１及び第２信号が基準信号と除数との商に等しい周波数差の範囲 内にあるのか外にあるのかを示す論理信号を出力する。 本発明の他の特徴は、アナライザが位相状態信号と周波数状態信号に組合せ論 理関数演算を実行してロック状態信号を発生させる点にある。開示の実施例では 、論理関数は単にＡＮＤ関数である。 本発明の他の特徴はＰＬＬとロック状態検出器との組合せに関するものである 。本発明は２つの信号が規定のロック状態の範囲内にあるかを決定する方法にも 関するものである。 本発明のこれらの目的、特徴及び利点及び他の目的、特徴及び利点は下記の好 適実施例の詳細な説明及び図面を参照すると明らかになる。図面の簡単な説明 図１は最も基本的な構成の（従来の）ＰＬＬ回路の回路図であり、 図２は本発明のロック状態検出回路の回路図であり、 図３は比較器がギルバートセルミクサであるＰＬＬにおける発振器と基準信号 とのロック状態を示すタイミング図であり、 図４は図２の回路の周波数検出器部分に対するタイミング図である。 好適実施例の説明 図２は本発明のロック状態検出器１００を示し、これは２つの信号が所望のロ ック状態にあるか決定する。図示の用途では、ロック状態検出器は、図１に示す ＰＬＬと組合せて、ＶＣＯからの発振器信号が基準信号に対しロックされている か決定する。検出器１００は位相検出器１１０と周波数検出器１５０を含み、そ れぞれの検出器の出力１１１、１５１をアナライザ１７０、本例ではＡＮＤゲー ト、のそれぞれの入力端子に供給する。 位相検出器１１０は基準信号と発振器信号を受信し、基準信号と発振器信号が 規定の位相関係にあるかを表わす論理信号を出力する。ロック状態検出器の一つ の用途では、ＰＬＬの位相比較器２０はギルバートセルミクサである。このよう なミクサは当該技術分野において公知である。ギルバートセルミクサの場合には 、発振器信号と基準信号は方形波であり、図３に示すように、（＋/−）Ｘ/２の 位相差でロック状態であると定められている。換言すれば、基準信号の立下りエ ッジは正常時には発振波形の論理ハイ部分の中点に発生する。位相差の符号はＶ ＣＯ利得の符号に依存する。 このタイプの比較器に対し好適な実施例では、位相比較器１１０をＤ型フリッ プフロップ１１５（「ＤＦＦ」）とし、そのクロック入力端子（「ＣＫ」）は基準信 号を受信し、そのデータ入力端子（「Ｄ」）は発振器信号を受信する。ＤＦＦ１１ ５は立下りエッジトリガ型であり、ＣＫ入力端子の基準信号が論理ハイから倫理 ローに変化するとき入力端子ＤのデータをＱ出力端子に転送する。従って、基準 信号の各立下りエッジの発生時に、ＤＦＦ１１５はその入力端子に存在する発振 器信号の論理値を出力する。発振器信号は方形波であるため、１サイクルの１/ ２に亘って論理ハイである。このことは、基準信号がハイからローへ遷移すると き、ＤＦＦ１１５は発振器信号が論理ハイであれば論理ハイ信号を、発振器信号 が論理ローであれば論理ロー信号を出力することを意味する。しかし、発振器信 号はＤＦＦが基準信号の立上りエッジでトリガされる瞬時にπの期間に亘って論 理ハイになり得るため、位相検出の精度は僅かにＸの位相誤差、即ち正及び負方 向の各方向にＸ/２の位相誤差に相当する。 従って、発振器信号が基準信号と、名目上のロック状態位相差から何れかの方 向にＸ/２の位相誤差の範囲内で同相である場合には、位相検出器は論理ハイ信 号を出力し、何れかの方向にＸ/２より大きい位相差の場合には論理ロー信号を 出力する。しかし、発振器信号の周波数は基準信号から２の約数又は倍数の周波 数に ずれることができ、この場合も依然としてＤＦＦ１１５により同相であるみなさ れる。換言すれば、ＤＦＦが基準信号により多数のサイクルに亘ってエッジトリ ガされるとき、発振器信号が論理ハイになることができ、この場合には、両信号 間に２の約数又は倍数の周波数差があるにもかかわらず、ＤＦＦが多数のサイク ルに亘って論理ハイを出力する。従って、発振器信号を周波数に関連して基準信 号に対しロック状態にする必要がある用途、例えばセル電話用途においては、位 相のみの測定では十分ではない。 更に、大きな周波数誤差がある場合には、位相検出器のビットストリーム出力 はｆosc−ｆrefの周波数になり、数十から数百ＭＨｚの程度になり得る。小さな 百分率の周波数ずれでも、位相検出器の出力はＭＨｚの程度になり得る。ロック 状態検出器の出力は装置の機能を制御するのに使用されるため、この出力はロッ ク状態検出器がＶＣＯがロック外れ状態であることを示すときにアクションを実 行するようプログラムされたマイクロコントローラに入力するのが代表的である 。このような高周波数出力は現在入手し得る代表的なマイクロコントローラによ り容易に処理することができず、これらのマイクロコントローラは１３ＭＨｚ程 度のクロック周波数を有し、アクションを起こすのに２０クロックサイクルを必 要とし、コントローラがウェークアップを必要とする場合には更に長くなる。 従って、本発明のロック状態検出器は、更に、周波数検出器１５０を含み、こ の周波数検出器は発振器信号を選択した除数Ｎで分周する第１分周器１２０と、 基準信号を同一の除数Ｎで分周する第２分周器１３０と、第２の立下りエッジ型 ＤＦＦ１４０とを含む。各分周器はそのクロック入力端子にそれぞれ発振器信号 又は基準信号を受信し、それぞれの入力信号の立下りエッジの発生数をそのカウ ントが選択した除数に到達するまで計数し、到達時に計数終了信号（論理ロー） を出力する。第１分周器１２０からの計数終了信号（分周された発振器信号を表 わす）はＤＦＦ１４０のＤ入力端子に供給し、第２分周器１３０からの計数終了 信号（分周された基準信号を表わす）はＤＦＦ１４０のＣＫ入力端子に供給する 。基準分周器１３０からの計数終了信号は基準信号分周器１３０及び発振器信号 分周器１２０をリセットするのにも使用する。こうして、分周された基準信号を 用いて分周された発振器信号をサンプリングする。 図４は周波数検出器１５０の動作原理を示すタイミング図である。この図には 、発振器信号と基準信号が前記の規定のロック状態の範囲内にある領域“Ａ”と 、発振器信号と基準信号がロック外れ状態である領域“Ｂ”が示されている。図 ４に示すように、基準信号分周器１３０の計数終了信号はＮサイクルが計数され るまで論理ハイであり、Ｎサイクルの計数時に出力は短時間（ゲート遅延のため ）論理ローになり、このとき両分周器１２０及び１３０がリセットされる。ＤＦ Ｆ１４０は分周器１３０からの計数終了信号（論理ロー）でクロックされ、論理 ロ １４０は、本質的には、分周器１３０の順次の計数終了信号の間の期間内に分周 器１２０が計数終了信号に到達するか否かを決定するものである。発振器信号に 対する計数終了信号が基準信号の計数終了信号の１サイクル内に発生する場合に が７である場合には、このことは周波数誤差は１/７以下、又は１４％以下であ ることを意味する。この状態は「基準／７」信号の最初の３サイクルに示され、 そ を論理ハイになる)。逆に、サイクル４及び５で示すように、分周された発振器 信号の値は論理ハイであり、周波数差は１４％より大きいことを示し、ＤＦＦ１ ４ 位相検出器の出力１１１及び周波数検出器の出力１５１を論理装置、本例では 単なるＡＮＤゲート１７０に入力する。先に検討したように、所定のクロックサ イクルにおいて、位相検出器１１０の出力１１１は、ギルバートセルミクサを具 えるＰＬＬに対して発振器信号がＸ/２の理想位相差からＸ/２以下の位相誤差を 有する場合に論理ハイになる。周波数検出器１５０の出力１５１は、周波数差が 1/Ｎ以下である場合に、論理ハイになる。両条件が満足されるとき、ＡＮＤゲー ト１７０の出力は論理ハイになり、発振器信号は基準信号に対しロック状態にあ ることを示す。両出力の何れか一方又は両方が論理ローである場合には、ＡＮＤ ゲート１７０の出力は論理ローになり、発振器信号は基準信号に対しロック外れ 状態であることを示す。 当業者は、ロック状態信号はタイミング図のロック外れ状態領域（“Ｂ”）に お いて発振器信号と基準信号との間の周波数差より著しく低い周波数になることに 気がつくであろう。先に述べたように、発振器信号と基準信号との間に大きな周 波数差及び位相ずれがある場合には、ＤＦＦ１１５の論理出力は極めて高い周波 数でスイッチングし、検出するのが難しい。上述した位相検出器１００と周波数 検出器１５０との組合せによれば、大きな周波数誤差(1/Ｎより大きい)があると きはＤＦＦ１４０の出力が論理ローに維持され、ロック状態指示器１７０の出力 も同様に論理ローに維持されるため、この問題を解消することができる。従って 、周波数検出器は大きな周波数誤差があるときはロック状態信号をロック外れ状 態に安定化させる。更に、周波数検出器は、基準信号と発振器信号が互いの倍数 である場合に位相検出器がロック状態信号を誤って発生しようとするときに、ロ ック外れ状態信号を発生させる。 以上の説明から、本発明の範囲から逸脱することなく他の変更が考えられるこ と明かである。例えば，除数Ｎは入力信号の周波数及び所望の出力周波数に依存 して選択し、特定の用途によりＰＬＬに対し及びロック状態検出器出力信号を読 み出す必要がある装置に対し指定されるものとする。他の回路装置を用いて上述 した機能に対応する機能を実行することができる。更に、他の論理関数及び反転 論理状態を用いて検出器の物理的実現を簡単化することができる。従って、本発 明の好適実施例を示し、説明したが、当業者であれば本発明の原理及び精神から 逸脱することなく、これらの実施例に種々の変更を加えることができる。 本発明の多くの特徴及び利点は本明細書の詳細な説明から明らかであり、添付 の請求の範囲は本発明の範囲及び精神内に含まれるこれらの特徴及び利点をカバ ーするものである。多くの変更及び変形が当業者に容易に考えられるので、本発 明は図示の上述した構成及び動作に限定されず、すべての好適な変更及び等価手 段は本発明の範囲に含まれるものとする。

Claims (1)

1. 【特許請求の範囲】 1. ２つの信号が規定のロック状態の範囲内にあるかを決定するロック状態検出 器であって、 第１及び第２信号を受信し、第１及び第２信号が規定の位相差の範囲内にある のか外にあるのかを示す位相状態信号を出力する位相検出器と、 第１及び第２信号を受信し、第１及び第２信号が規定の周波数差の範囲内にあ るのか外にあるのかを示す周波数状態信号を出力する周波数検出器と、 位相状態信号と周波数状態信号を受信し、位相状態信号が第１及び第２信号が 規定の位相状態の範囲外にあることを示すとともに周波数状態信号が第１および 第２信号が規定の周波数状態の範囲外にあることを示すときに、第１及び第２信 号がロック外れ状態であることを示すロック状態信号を出力するアナライザと、 を具えることを特徴とするロック状態検出器。 2. 前記アナライザは、位相状態信号が第１及び第２信号が規定の位相状態の範 囲内にあることを示すとともに周波数状態信号が第１及び第２信号が規定の周波 数状態の範囲内にあることを示すときにのみ、ロック状態を表わすロック状態信 号を出力することを特徴とする請求項１記載のロック状態検出器。 3. 前記位相検出器は第１及び第２信号の一方によりクロックされ、且つ位相状 態信号は、第１及び第２信号が規定の位相状態の範囲外にあるとき、第１信号の 周波数と第２信号の周波数の差に比例する周波数を有する論理ビットのビットス トリームであることを特徴とする請求項２記載のロック状態検出器。 4. 前記位相検出器はデータ入力端子及びクロック入力端子を有するＤ型フリッ プフロップを具え、各入力端子が前記第１及び第２信号のうちのそれぞれ異なる １つを受信することを特徴とする請求項３記載のロック状態検出器。 5. 前記周波数検出器は、 第１信号を選択した除数で除算し、第１信号を選択した除数で除算するごとに 計数終了信号を出力する第１除算器と、 第２信号を前記選択した除数で除算し、第２信号を前記選択した除数で除算す るごとに計数終了信号を出力する第２除算器と、 前記第１及び第２除算器からの計数終了信号のうちの異なる１つをそれぞれ受 信するデータ入力端子及びクロック入力端子を有するＤ型フリップフロップと、 を具えることを特徴とする請求項３記載のロック状態検出器。 6. 前記位相検出器はデータ入力端子及びクロック入力端子を有するＤ型フリッ プフロップを具え、各入力端子が前記第１及び第２信号のうちのそれぞれ異なる １つを受信することを特徴とする請求項１記載のロック状態検出器。 7. 前記周波数検出器は、 第１信号を選択した除数で除算し、第１信号を選択した除数で除算するごとに 計数終了信号を出力する第１除算器と、 第２信号を前記選択した除数で除算し、第２信号を前記選択した除数で除算す るごとに計数終了信号を出力する第２除算器と、 前記第１及び第２除算器からの計数終了信号のうちの異なる１つをそれぞれ受 信するデータ入力端子及びクロック入力端子を有するＤ型フリップフロップと、 を具えることを特徴とする請求項１記載のロック状態検出器。 8. ロック状態検出器を具えるフェーズロックループ回路であって、 a)フェーズロックループ回路が、 制御入力端子及び発振器信号を出力する出力端子を有する発振器と、 基準信号を受信する第１入力端子及び前記発振器の出力を受信するよう結合さ れた発振器入力端子を有し、前記発振器の制御入力端子に制御信号を供給して出 力発振器信号を制御するループ比較器とを含み、 b)ロック状態検出器が、 基準信号及び発振器信号を受信し、基準信号及び発振器信号が規定の位相差の 範囲内にあるのか外にあるのかを示す位相状態信号を出力する位相検出器と、 第１及び第２信号を受信し、第１及び第２信号が規定の周波数差の範囲内にあ るのか外にあるのかを示す周波数状態信号を出力する周波数検出器と、 位相状態信号と周波数状態信号を受信し、位相状態信号が第１及び第２信号が 規定の位相状態の範囲外にあることを示すとともに周波数状態信号が第１および 第２信号が規定の周波数状態の範囲外にあることを示すときに、第１及び第２信 号がロック外れ状態であることを示すロック状態信号を出力するアナライザとを 具える、 ことを特徴とするロック状態検出器を具えるフェーズロックループ回路。 9. 前記アナライザは、位相状態信号が基準信号及び発振器信号が規定の位相状 態の範囲内にあることを示すとともに周波数状態信号が基準信号及び発振器信号 が規定の周波数状態の範囲内にあることを示すときにのみ、ロック状態を表わす ロック状態信号を出力することを特徴とする請求項８記載の回路。 10．前記位相検出器は基準信号及び発振器信号の一方によりクロックされ、且つ 位相状態信号は、基準信号及び発振器信号が規定の位相状態の範囲外にあるとき 、基準信号の周波数と発振器信号の周波数の差に比例する周波数を有する論理ビ ットのビットストリームであることを特徴とする請求項９記載のロック状態検出 器。 11．前記位相検出器はデータ入力端子及びクロック入力端子を有するＤ型フリッ プフロップを具え、各入力端子が前記基準信号及び発振器信号のうちのそれぞれ 異なる１つを受信することを特徴とする請求項１０記載の回路。 12．前記フェーズロックループの前記位相検出器はギルバートセルミクサを具え 、基準信号及び発振器信号は名目上±Ｘ/２の位相差でロック状態になり、前記 位相検出器は名目上の位相差からの誤差が±Ｘ/２以下のときにロック状態信号 を出力することを特徴とする請求項１０記載の回路。 13．前記周波数検出器は、 基準信号を選択した除数で除算し、基準信号を選択した除数で除算するごとに 計数終了信号を出力する基準信号除算器と、 発振器信号を前記選択した除数で除算し、発振器信号を前記選択した除数で除 算するごとに計数終了信号を出力する発振器信号除算器と、 前記基準信号除算器及び前記発振器信号除算器からの計数終了信号のうちの異 なる１つをそれぞれ受信するデータ入力端子及びクロック入力端子を有するＤ型 フリップフロップと、 を具えることを特徴とする請求項１０記載の回路。 14．前記位相検出器はデータ入力端子及びクロック入力端子を有するＤ型フリッ プフロップを具え、各入力端子が前記基準信号及び発振器信号のうちのそれぞれ 異なる１つを受信することを特徴とする請求項８記載の回路。 15．前記周波数検出器は、 基準信号を選択した除数で除算し、基準信号を選択した除数で除算するごとに 計数終了信号を出力する基準信号除算器と、 発振器信号を前記選択した除数で除算し、発振器信号を前記選択した除数で除 算するごとに計数終了信号を出力する発振器信号除算器と、 前記基準信号除算器及び前記発振器信号除算器からの計数終了信号のうちの異 なる１つをそれぞれ受信するデータ入力端子及びクロック入力端子を有するＤ型 フリップフロップと、 を具えることを特徴とする請求項８記載の回路。 16．前記フェーズロックループの前記位相検出器はギルバートセルミクサを具え 、基準信号及び発振器信号は名目上±Ｘ/２の位相差でロック状態になり、前記 位相検出器は名目上の位相差からの誤差が±Ｘ/２以下のときにロック状態信号 を出力することを特徴とする請求項８記載の回路。