JPH10254400A - ドットクロック生成回路 - Google Patents
ドットクロック生成回路Info
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- JPH10254400A JPH10254400A JP9082153A JP8215397A JPH10254400A JP H10254400 A JPH10254400 A JP H10254400A JP 9082153 A JP9082153 A JP 9082153A JP 8215397 A JP8215397 A JP 8215397A JP H10254400 A JPH10254400 A JP H10254400A
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- signal
- dot clock
- circuit
- variable delay
- synchronization signal
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Liquid Crystal Display Device Control (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【課題】 ドットクロック信号のデューティー比をあま
り変化させることなくドットクロック信号の位相を調整
する。 【解決手段】 ドットクロック生成回路は、位相周波数
検出器４２と、ローパスフィルタ４４と、電圧制御発振
器４６と、分周器４８とを有するＰＬＬ回路４０と、可
変遅延回路５０と、切換回路８０とを備える。切換回路
８０は、分周器４８から出力される帰還信号ＲＥＴと水
平同期信号ＨＳＹＮＣの一方を可変遅延回路５０に供給
し、他方を位相周波数検出器４２の帰還入力端子ＦＢに
供給する。可変遅延回路５０からの遅延信号ＸＱ１は、
位相周波数検出器４２の基準入力端子ＲＥＦに供給され
る。
り変化させることなくドットクロック信号の位相を調整
する。 【解決手段】 ドットクロック生成回路は、位相周波数
検出器４２と、ローパスフィルタ４４と、電圧制御発振
器４６と、分周器４８とを有するＰＬＬ回路４０と、可
変遅延回路５０と、切換回路８０とを備える。切換回路
８０は、分周器４８から出力される帰還信号ＲＥＴと水
平同期信号ＨＳＹＮＣの一方を可変遅延回路５０に供給
し、他方を位相周波数検出器４２の帰還入力端子ＦＢに
供給する。可変遅延回路５０からの遅延信号ＸＱ１は、
位相周波数検出器４２の基準入力端子ＲＥＦに供給され
る。
Description
【０００１】
【発明の属する技術分野】この発明は、同期信号からド
ットクロックを生成する技術に関し、特に、ドットクロ
ックの位相を適切に設定するための技術に関する。
ットクロックを生成する技術に関し、特に、ドットクロ
ックの位相を適切に設定するための技術に関する。
【０００２】
【従来の技術】図１５は、従来のドットクロック生成回
路を含む映像信号処理装置の一部の構成を示すブロック
図である。この映像信号処理装置は、ＰＬＬ回路１００
と、遅延回路１０２と、Ａ−Ｄコンバータ１０４とを備
えている。
路を含む映像信号処理装置の一部の構成を示すブロック
図である。この映像信号処理装置は、ＰＬＬ回路１００
と、遅延回路１０２と、Ａ−Ｄコンバータ１０４とを備
えている。
【０００３】ＰＬＬ回路１００は、水平同期信号ＨＳＹ
ＮＣの周波数を一定の逓倍数で逓倍することによって参
照クロック信号ＲＣＬＫを生成する。遅延回路１０２
は、この参照クロック信号ＲＣＬＫに遅延φを与えてド
ットクロックＤＣＬＫを生成する。Ａ−Ｄコンバータ１
０４は、このドットクロックＤＣＬＫの立ち上がりエッ
ジでアナログ映像信号ＹＩＮをサンプリングしてデジタ
ル映像信号ＹＯＵＴを生成する。映像信号処理装置で
は、このデジタル映像信号ＹＯＵＴを用いて映像の処理
や表示等を実行する。
ＮＣの周波数を一定の逓倍数で逓倍することによって参
照クロック信号ＲＣＬＫを生成する。遅延回路１０２
は、この参照クロック信号ＲＣＬＫに遅延φを与えてド
ットクロックＤＣＬＫを生成する。Ａ−Ｄコンバータ１
０４は、このドットクロックＤＣＬＫの立ち上がりエッ
ジでアナログ映像信号ＹＩＮをサンプリングしてデジタ
ル映像信号ＹＯＵＴを生成する。映像信号処理装置で
は、このデジタル映像信号ＹＯＵＴを用いて映像の処理
や表示等を実行する。
【０００４】図１６は、従来技術におけるアナログ映像
信号ＹＩＮと２つのクロック信号ＲＣＬＫ，ＤＣＬＫの
タイミングチャートである。図１６（ａ）に示すよう
に、アナログ映像信号ＹＩＮは、安定領域Ｒstと過渡領
域Ｒtrとを含んでいる。安定領域Ｒstは、映像の本来の
情報を含んでいるのに対して、過渡領域Ｒtrはリンギン
グやなまりを含んでいる。図１６（ｂ）に示す参照クロ
ック信号ＲＣＬＫは、過渡領域Ｒtrに立ち上がりエッジ
が存在する。従って、仮に参照クロック信号ＲＣＬＫの
立ち上がりエッジでアナログ映像信号ＹＩＮをサンプリ
ングすると仮定すると、得られるデジタル映像信号ＹＯ
ＵＴはノイズを含む不鮮明な映像を表す信号となる。一
方、図１６（ｃ）に示すドットクロック信号ＤＣＬＫの
立ち上がりエッジは、参照クロックＲＣＬＫの立ち上が
りエッジよりも遅延量φだけ遅れており、安定領域Ｒst
に存在する。このように、遅延回路１０２は、参照クロ
ック信号ＲＣＬＫに遅延φを与えることによって、映像
信号の処理に適した位相を有するドットクロックＤＣＬ
Ｋを生成している。
信号ＹＩＮと２つのクロック信号ＲＣＬＫ，ＤＣＬＫの
タイミングチャートである。図１６（ａ）に示すよう
に、アナログ映像信号ＹＩＮは、安定領域Ｒstと過渡領
域Ｒtrとを含んでいる。安定領域Ｒstは、映像の本来の
情報を含んでいるのに対して、過渡領域Ｒtrはリンギン
グやなまりを含んでいる。図１６（ｂ）に示す参照クロ
ック信号ＲＣＬＫは、過渡領域Ｒtrに立ち上がりエッジ
が存在する。従って、仮に参照クロック信号ＲＣＬＫの
立ち上がりエッジでアナログ映像信号ＹＩＮをサンプリ
ングすると仮定すると、得られるデジタル映像信号ＹＯ
ＵＴはノイズを含む不鮮明な映像を表す信号となる。一
方、図１６（ｃ）に示すドットクロック信号ＤＣＬＫの
立ち上がりエッジは、参照クロックＲＣＬＫの立ち上が
りエッジよりも遅延量φだけ遅れており、安定領域Ｒst
に存在する。このように、遅延回路１０２は、参照クロ
ック信号ＲＣＬＫに遅延φを与えることによって、映像
信号の処理に適した位相を有するドットクロックＤＣＬ
Ｋを生成している。
【０００５】
【発明が解決しようとする課題】しかし、参照クロック
信号ＲＣＬＫを遅延させることによって適切な位相を有
するドットクロック信号ＤＣＬＫを生成する場合には、
図１６（ｃ）に示すように、ドットクロック信号ＤＣＬ
Ｋのデューティー比が遅延量に応じてかなり変化すると
いう問題がある。デューティー比が大幅に変化すると、
ドットクロック信号ＤＣＬＫの立ち上がりと立ち下がり
が不明瞭になり、この結果、ドットクロック信号ＤＣＬ
Ｋから正しいタイミングが得られない場合があるという
問題があった。
信号ＲＣＬＫを遅延させることによって適切な位相を有
するドットクロック信号ＤＣＬＫを生成する場合には、
図１６（ｃ）に示すように、ドットクロック信号ＤＣＬ
Ｋのデューティー比が遅延量に応じてかなり変化すると
いう問題がある。デューティー比が大幅に変化すると、
ドットクロック信号ＤＣＬＫの立ち上がりと立ち下がり
が不明瞭になり、この結果、ドットクロック信号ＤＣＬ
Ｋから正しいタイミングが得られない場合があるという
問題があった。
【０００６】この発明は、従来技術における上述の課題
を解決するためになされたものであり、ドットクロック
信号のデューティー比をあまり変化させることなくドッ
トクロック信号の位相を調整することのできる技術を提
供することを目的とする。
を解決するためになされたものであり、ドットクロック
信号のデューティー比をあまり変化させることなくドッ
トクロック信号の位相を調整することのできる技術を提
供することを目的とする。
【０００７】
【課題を解決するための手段およびその作用・効果】上
述の課題の少なくとも一部を解決するため、本発明の第
１のドットクロック生成回路は、位相周波数検出器と、
ローパスフィルタと、電圧制御発振器と、分周器とを有
し、前記ドットクロック信号を出力するＰＬＬ回路と、
前記分周器から出力される帰還信号と前記同期信号との
うちの一方を遅延させるための可変遅延回路と、前記帰
還信号と前記同期信号の２つの信号のうちの一方を選択
して前記可変遅延回路に供給するように、前記帰還信号
と前記同期信号の接続状態を相補的に切換える切換回路
と、を備え、前記帰還信号と前記同期信号の２つの信号
のうちで前記可変遅延回路で遅延された一方の信号と他
方の信号とが前記位相周波数検出器の基準入力端子と帰
還入力端子とのうちのいずれかにそれぞれに供給される
ことを特徴とする。
述の課題の少なくとも一部を解決するため、本発明の第
１のドットクロック生成回路は、位相周波数検出器と、
ローパスフィルタと、電圧制御発振器と、分周器とを有
し、前記ドットクロック信号を出力するＰＬＬ回路と、
前記分周器から出力される帰還信号と前記同期信号との
うちの一方を遅延させるための可変遅延回路と、前記帰
還信号と前記同期信号の２つの信号のうちの一方を選択
して前記可変遅延回路に供給するように、前記帰還信号
と前記同期信号の接続状態を相補的に切換える切換回路
と、を備え、前記帰還信号と前記同期信号の２つの信号
のうちで前記可変遅延回路で遅延された一方の信号と他
方の信号とが前記位相周波数検出器の基準入力端子と帰
還入力端子とのうちのいずれかにそれぞれに供給される
ことを特徴とする。
【０００８】第１のドットクロック生成回路では、位相
周波数検出器に入力される２つの信号のうちの一方を遅
延させるので、ドットクロック信号のデューティー比を
あまり変化させることなくドットクロック信号の位相を
調整することができる。また、同期信号を遅延させれば
ドットクロック信号の位相を同期信号に対して遅らせる
ことができ、一方、帰還信号を遅延させればドットクロ
ック信号の位相を同期信号に対して進めることができ
る。従って、切換回路の切換状態に応じて、ドットクロ
ック信号の位相を同期信号に対して遅らせたり進めたり
することができる。
周波数検出器に入力される２つの信号のうちの一方を遅
延させるので、ドットクロック信号のデューティー比を
あまり変化させることなくドットクロック信号の位相を
調整することができる。また、同期信号を遅延させれば
ドットクロック信号の位相を同期信号に対して遅らせる
ことができ、一方、帰還信号を遅延させればドットクロ
ック信号の位相を同期信号に対して進めることができ
る。従って、切換回路の切換状態に応じて、ドットクロ
ック信号の位相を同期信号に対して遅らせたり進めたり
することができる。
【０００９】本発明の第２のドットクロック生成回路
は、位相周波数検出器と、ローパスフィルタと、電圧制
御発振器と、分周器とを有し、前記ドットクロック信号
を出力するＰＬＬ回路と、前記分周器から出力される帰
還信号と前記同期信号とのうちの一方を遅延させるため
の可変遅延回路と、前記帰還信号と前記同期信号の２つ
の信号のうちで前記可変遅延回路で遅延された一方の信
号と他方の信号とを前記位相周波数検出器の基準入力端
子と帰還入力端子とに相補的に切換えて供給する切換回
路と、を備えることを特徴とする。
は、位相周波数検出器と、ローパスフィルタと、電圧制
御発振器と、分周器とを有し、前記ドットクロック信号
を出力するＰＬＬ回路と、前記分周器から出力される帰
還信号と前記同期信号とのうちの一方を遅延させるため
の可変遅延回路と、前記帰還信号と前記同期信号の２つ
の信号のうちで前記可変遅延回路で遅延された一方の信
号と他方の信号とを前記位相周波数検出器の基準入力端
子と帰還入力端子とに相補的に切換えて供給する切換回
路と、を備えることを特徴とする。
【００１０】第２のドットクロック生成回路において
も、第１のドットクロック生成回路と同様に、ドットク
ロック信号のデューティー比をあまり変化させることな
くドットクロック信号の位相を調整することができる。
切換回路の２つの切換状態のうちで、動作がより安定な
状態を選択することができる。
も、第１のドットクロック生成回路と同様に、ドットク
ロック信号のデューティー比をあまり変化させることな
くドットクロック信号の位相を調整することができる。
切換回路の２つの切換状態のうちで、動作がより安定な
状態を選択することができる。
【００１１】本発明の第２のドットクロック生成回路
は、位相周波数検出器と、ローパスフィルタと、電圧制
御発振器と、分周器とを有し、前記ドットクロック信号
を出力するＰＬＬ回路と、前記分周器から出力される帰
還信号と前記同期信号とのうちの一方を遅延させるため
の可変遅延回路と、前記帰還信号と前記同期信号の２つ
の信号のうちの一方を選択して前記可変遅延回路に供給
するように、前記帰還信号と前記同期信号の接続状態を
相補的に切換える第１の切換回路と、前記帰還信号と前
記同期信号の２つの信号のうちで前記可変遅延回路で遅
延された一方の信号と他方の信号とを前記位相周波数検
出器の基準入力端子と帰還入力端子とに相補的に切換え
て供給する第２の切換回路と、を備えることを特徴とす
る。
は、位相周波数検出器と、ローパスフィルタと、電圧制
御発振器と、分周器とを有し、前記ドットクロック信号
を出力するＰＬＬ回路と、前記分周器から出力される帰
還信号と前記同期信号とのうちの一方を遅延させるため
の可変遅延回路と、前記帰還信号と前記同期信号の２つ
の信号のうちの一方を選択して前記可変遅延回路に供給
するように、前記帰還信号と前記同期信号の接続状態を
相補的に切換える第１の切換回路と、前記帰還信号と前
記同期信号の２つの信号のうちで前記可変遅延回路で遅
延された一方の信号と他方の信号とを前記位相周波数検
出器の基準入力端子と帰還入力端子とに相補的に切換え
て供給する第２の切換回路と、を備えることを特徴とす
る。
【００１２】第３のドットクロック生成回路において
も、第１のドットクロック生成回路と同様に、ドットク
ロック信号のデューティー比をあまり変化させることな
くドットクロック信号の位相を調整することができ、ま
た、第１の切換回路の切換状態に応じて、ドットクロッ
ク信号の位相を同期信号に対して遅らせたり進めたりす
ることができる。さらに、第２のドットクロック生成回
路と同様に、第２の切換回路の２つの切換状態のうち
で、動作がより安定な状態を選択することができる。
も、第１のドットクロック生成回路と同様に、ドットク
ロック信号のデューティー比をあまり変化させることな
くドットクロック信号の位相を調整することができ、ま
た、第１の切換回路の切換状態に応じて、ドットクロッ
ク信号の位相を同期信号に対して遅らせたり進めたりす
ることができる。さらに、第２のドットクロック生成回
路と同様に、第２の切換回路の２つの切換状態のうち
で、動作がより安定な状態を選択することができる。
【００１３】本発明の第４のドットクロック生成回路
は、位相周波数検出器と、ローパスフィルタと、電圧制
御発振器と、分周器とを有し、前記ドットクロック信号
を出力するＰＬＬ回路と、前記分周器から出力される帰
還信号を遅延させるための第１の可変遅延回路と、前記
第１の可変遅延回路における遅延量とは独立に前記同期
信号を遅延させるための第２の可変遅延回路と、を備え
ることを特徴とする。
は、位相周波数検出器と、ローパスフィルタと、電圧制
御発振器と、分周器とを有し、前記ドットクロック信号
を出力するＰＬＬ回路と、前記分周器から出力される帰
還信号を遅延させるための第１の可変遅延回路と、前記
第１の可変遅延回路における遅延量とは独立に前記同期
信号を遅延させるための第２の可変遅延回路と、を備え
ることを特徴とする。
【００１４】第４のドットクロック生成回路では、第１
と第２の可変遅延回路における遅延量をそれぞれ調整す
ることによって、ドットクロック信号と同期信号との相
対的な位相を調整することができる。従って、ドットク
ロック信号のデューティー比をあまり変化させることな
くドットクロック信号の位相を調整することができ、ま
た、ドットクロック信号の位相を同期信号に対して遅ら
せたり進めたりすることができる。また、第４のドット
クロック生成回路では切換回路を使用する必要がないの
で、切換回路における切換時に発生する可能性のあるド
ットクロック信号の揺れを回避することができる。
と第２の可変遅延回路における遅延量をそれぞれ調整す
ることによって、ドットクロック信号と同期信号との相
対的な位相を調整することができる。従って、ドットク
ロック信号のデューティー比をあまり変化させることな
くドットクロック信号の位相を調整することができ、ま
た、ドットクロック信号の位相を同期信号に対して遅ら
せたり進めたりすることができる。また、第４のドット
クロック生成回路では切換回路を使用する必要がないの
で、切換回路における切換時に発生する可能性のあるド
ットクロック信号の揺れを回避することができる。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態を実施
例に基づき説明する。図１は、本発明の第１実施例とし
てのドットクロック生成回路を含む映像信号処理装置の
一部の構成を示すブロック図である。この映像信号処理
装置は、ＰＬＬ回路４０と、可変遅延回路５０と、Ａ−
Ｄコンバータ６０と、ＣＰＵ７０と、切換回路８０とを
備えている。ＰＬＬ回路４０は、位相周波数検出器（Ｐ
ＦＤ）４２と、ローパスフィルタ（ＬＰＦ）４４と、電
圧制御発振器（ＶＣＯ）４６と、分周器４８とを備えて
いる。ＰＬＬ回路４０と可変遅延回路５０は、水平同期
信号ＨＳＹＮＣからドットクロック信号ＤＣＬＫを生成
するためのドットクロック生成回路を構成している。な
お、ＰＬＬ回路４０内の４つの回路要素のうちで、分周
器４８以外の３つの回路要素４２，４４，４６で構成さ
れる回路が「ＰＬＬ回路」と呼ばれることもある。
例に基づき説明する。図１は、本発明の第１実施例とし
てのドットクロック生成回路を含む映像信号処理装置の
一部の構成を示すブロック図である。この映像信号処理
装置は、ＰＬＬ回路４０と、可変遅延回路５０と、Ａ−
Ｄコンバータ６０と、ＣＰＵ７０と、切換回路８０とを
備えている。ＰＬＬ回路４０は、位相周波数検出器（Ｐ
ＦＤ）４２と、ローパスフィルタ（ＬＰＦ）４４と、電
圧制御発振器（ＶＣＯ）４６と、分周器４８とを備えて
いる。ＰＬＬ回路４０と可変遅延回路５０は、水平同期
信号ＨＳＹＮＣからドットクロック信号ＤＣＬＫを生成
するためのドットクロック生成回路を構成している。な
お、ＰＬＬ回路４０内の４つの回路要素のうちで、分周
器４８以外の３つの回路要素４２，４４，４６で構成さ
れる回路が「ＰＬＬ回路」と呼ばれることもある。
【００１６】切換回路８０には、水平同期信号ＨＳＹＮ
Ｃと、分周器４８から出力された帰還信号ＲＥＴとが入
力されている。切換回路８０は、入力された２つの信号
ＨＳＹＮＣ，ＲＥＴの一方を可変遅延回路５０に供給
し、他方を位相周波数検出器４２の帰還入力端子ＦＢに
供給するように、２つの信号ＨＳＹＮＣ，ＲＥＴの接続
状態を相補的に切り換える。可変遅延回路５０の出力
は、位相周波数検出器４２の基準入力端子ＲＥＦに供給
される。なお、切換回路８０を切り換える切換信号ＳＷ
は、ＣＰＵ７０から供給される。
Ｃと、分周器４８から出力された帰還信号ＲＥＴとが入
力されている。切換回路８０は、入力された２つの信号
ＨＳＹＮＣ，ＲＥＴの一方を可変遅延回路５０に供給
し、他方を位相周波数検出器４２の帰還入力端子ＦＢに
供給するように、２つの信号ＨＳＹＮＣ，ＲＥＴの接続
状態を相補的に切り換える。可変遅延回路５０の出力
は、位相周波数検出器４２の基準入力端子ＲＥＦに供給
される。なお、切換回路８０を切り換える切換信号ＳＷ
は、ＣＰＵ７０から供給される。
【００１７】図２は、切換回路８０の内部構成を示すブ
ロック図である。この切換回路８０は、２つのデマルチ
プレクサ８２，８４と、インバータ８６とで構成されて
いる。水平同期信号ＨＳＹＮＣは第１のデマルチプレク
サ８２に入力され、帰還信号ＲＥＴは第２のデマルチプ
レクサ８４に入力されている。第１と第２のデマルチプ
レクサ８２，８４の第１の出力Ｑ８２ａ，Ｑ８４ａは、
ＯＲ接続されて、第１の出力信号Ｑ１として切換回路８
０から出力される。同様に、第１と第２のデマルチプレ
クサ８２，８４の第２の出力Ｑ８２ｂ，Ｑ８４ｂもＯＲ
接続されて、第２の出力信号Ｑ２として切換回路８０か
ら出力される。ＣＰＵ７０からの切換信号ＳＷは、その
まま第２のデマルチプレクサ８４に選択信号として供給
されているとともに、インバータ８６で反転されて第１
のデマルチプレクサ８２に選択信号として供給されてい
る。従って、切換信号ＳＷの１，０のレベルに応じて、
２つの信号ＨＳＹＮＣ，ＲＥＴの一方が第１の出力信号
Ｑ１として出力され、他方が第２の出力信号Ｑ２として
出力されるように、２つのデマルチプレクサ８２，８４
において相補的な切換が行われる。
ロック図である。この切換回路８０は、２つのデマルチ
プレクサ８２，８４と、インバータ８６とで構成されて
いる。水平同期信号ＨＳＹＮＣは第１のデマルチプレク
サ８２に入力され、帰還信号ＲＥＴは第２のデマルチプ
レクサ８４に入力されている。第１と第２のデマルチプ
レクサ８２，８４の第１の出力Ｑ８２ａ，Ｑ８４ａは、
ＯＲ接続されて、第１の出力信号Ｑ１として切換回路８
０から出力される。同様に、第１と第２のデマルチプレ
クサ８２，８４の第２の出力Ｑ８２ｂ，Ｑ８４ｂもＯＲ
接続されて、第２の出力信号Ｑ２として切換回路８０か
ら出力される。ＣＰＵ７０からの切換信号ＳＷは、その
まま第２のデマルチプレクサ８４に選択信号として供給
されているとともに、インバータ８６で反転されて第１
のデマルチプレクサ８２に選択信号として供給されてい
る。従って、切換信号ＳＷの１，０のレベルに応じて、
２つの信号ＨＳＹＮＣ，ＲＥＴの一方が第１の出力信号
Ｑ１として出力され、他方が第２の出力信号Ｑ２として
出力されるように、２つのデマルチプレクサ８２，８４
において相補的な切換が行われる。
【００１８】可変遅延回路５０は、切換回路８０の第１
の出力信号Ｑ１を遅延させる。可変遅延回路５０におけ
る遅延量φは、ＣＰＵ７０からの遅延制御信号ＤＣＯＮ
によって設定される。
の出力信号Ｑ１を遅延させる。可変遅延回路５０におけ
る遅延量φは、ＣＰＵ７０からの遅延制御信号ＤＣＯＮ
によって設定される。
【００１９】図３は、可変遅延回路５０の内部構成を示
すブロック図である。可変遅延回路５０は、多段に直列
接続された複数のゲート素子５２と、マルチプレクサ
（ＭＰＸ）５４とを備えている。切換回路８０の第１の
出力信号（水平同期信号ＨＳＹＮＣまたは帰還信号ＲＥ
Ｔ）は、直列接続された複数のゲート素子５２に入力さ
れる。複数のゲート素子５２の出力端子は、マルチプレ
クサ５４に並列に接続されている。マルチプレクサ５４
は、ＣＰＵ７０から与えられる遅延制御信号ＤＣＯＮに
応じて、複数のゲート素子５２の出力のうちから１つを
選択し、遅延信号ＸＱ１として出力する。可変遅延回路
５０から出力された遅延信号ＸＱ１は、位相周波数検出
器４２の基準入力端子ＲＥＦに供給される。一方、切換
回路８０の第２の出力信号Ｑ２は、位相周波数検出器４
２の帰還入力端子ＦＢに供給される。
すブロック図である。可変遅延回路５０は、多段に直列
接続された複数のゲート素子５２と、マルチプレクサ
（ＭＰＸ）５４とを備えている。切換回路８０の第１の
出力信号（水平同期信号ＨＳＹＮＣまたは帰還信号ＲＥ
Ｔ）は、直列接続された複数のゲート素子５２に入力さ
れる。複数のゲート素子５２の出力端子は、マルチプレ
クサ５４に並列に接続されている。マルチプレクサ５４
は、ＣＰＵ７０から与えられる遅延制御信号ＤＣＯＮに
応じて、複数のゲート素子５２の出力のうちから１つを
選択し、遅延信号ＸＱ１として出力する。可変遅延回路
５０から出力された遅延信号ＸＱ１は、位相周波数検出
器４２の基準入力端子ＲＥＦに供給される。一方、切換
回路８０の第２の出力信号Ｑ２は、位相周波数検出器４
２の帰還入力端子ＦＢに供給される。
【００２０】図１に示す第１実施例のドットクロック生
成回路は、切換回路８０における２つの切換状態に応じ
て、図４に示す第１の等価回路と、図６に示す第２の等
価回路の構成を実現することができる。
成回路は、切換回路８０における２つの切換状態に応じ
て、図４に示す第１の等価回路と、図６に示す第２の等
価回路の構成を実現することができる。
【００２１】図４に示す第１の等価回路では、水平同期
信号ＨＳＹＮＣが可変遅延回路５０で遅延を受け、遅延
同期信号ＸＨＳＹＮＣが位相周波数検出器４２の基準入
力端子ＲＥＦに入力される。一方、位相周波数検出器４
２の帰還入力端子ＦＢには、分周器４８から出力された
帰還信号ＲＥＴが供給される。位相周波数検出器４２
は、遅延同期信号ＸＨＳＹＮＣと帰還信号ＲＥＴとのエ
ッジ差に応じた電圧レベルを有する信号を出力する。位
相周波数検出器４２の出力は、ローパスフィルタ４４を
通じて電圧制御発振器４６に与えられる。電圧制御発振
器４６の出力は、ドットクロック信号ＤＣＬＫとして出
力されるとともに、分周器４８に入力される。分周器４
８は、設定された逓倍数Ｎまでパルス数をカウントする
カウンタであり、この逓倍数Ｎでドットクロック信号Ｄ
ＣＬＫを分周する。ドットクロック信号ＤＣＬＫは、遅
延同期信号ＸＨＳＹＮＣのＮ倍の周波数を有しており、
また、遅延同期信号ＸＨＳＹＮＣと位相が一致している
（すなわち、立ち上がりエッジのタイミングが一致して
いる）。
信号ＨＳＹＮＣが可変遅延回路５０で遅延を受け、遅延
同期信号ＸＨＳＹＮＣが位相周波数検出器４２の基準入
力端子ＲＥＦに入力される。一方、位相周波数検出器４
２の帰還入力端子ＦＢには、分周器４８から出力された
帰還信号ＲＥＴが供給される。位相周波数検出器４２
は、遅延同期信号ＸＨＳＹＮＣと帰還信号ＲＥＴとのエ
ッジ差に応じた電圧レベルを有する信号を出力する。位
相周波数検出器４２の出力は、ローパスフィルタ４４を
通じて電圧制御発振器４６に与えられる。電圧制御発振
器４６の出力は、ドットクロック信号ＤＣＬＫとして出
力されるとともに、分周器４８に入力される。分周器４
８は、設定された逓倍数Ｎまでパルス数をカウントする
カウンタであり、この逓倍数Ｎでドットクロック信号Ｄ
ＣＬＫを分周する。ドットクロック信号ＤＣＬＫは、遅
延同期信号ＸＨＳＹＮＣのＮ倍の周波数を有しており、
また、遅延同期信号ＸＨＳＹＮＣと位相が一致している
（すなわち、立ち上がりエッジのタイミングが一致して
いる）。
【００２２】Ａ−Ｄコンバータ６０は、ドットクロック
信号ＤＣＬＫの立ち上がりエッジでアナログ映像信号Ｙ
ＩＮをサンプリングしてデジタル映像信号ＹＯＵＴを生
成する。映像信号処理装置では、このデジタル映像信号
ＹＯＵＴを用いて映像の処理や表示等を実行する。
信号ＤＣＬＫの立ち上がりエッジでアナログ映像信号Ｙ
ＩＮをサンプリングしてデジタル映像信号ＹＯＵＴを生
成する。映像信号処理装置では、このデジタル映像信号
ＹＯＵＴを用いて映像の処理や表示等を実行する。
【００２３】図５は、図４に示す第１の等価回路におけ
る各種の信号ＹＩＮ，ＨＳＹＮＣ，ＸＨＳＹＮＣ，ＤＣ
ＬＫのタイミングチャートである。図５（ａ）はアナロ
グ映像信号ＹＩＮを示しており、図５（ｂ）は遅延のな
い水平同期信号ＨＳＹＮＣを、また、図５（ｃ）は、こ
の水平同期信号ＨＳＹＮＣと位相が一致しているドット
クロック信号ＤＣＬＫａを示している。図５（ｃ）のド
ットクロック信号ＤＣＬＫａは、可変遅延回路５０（図
４）における遅延量φをゼロに設定した場合に得られる
信号である。図５（ｃ）の例では、このドットクロック
信号ＤＣＬＫａの立ち上がりエッジがアナログ映像信号
ＹＩＮの過渡領域Ｒtrに存在するものと仮定している。
る各種の信号ＹＩＮ，ＨＳＹＮＣ，ＸＨＳＹＮＣ，ＤＣ
ＬＫのタイミングチャートである。図５（ａ）はアナロ
グ映像信号ＹＩＮを示しており、図５（ｂ）は遅延のな
い水平同期信号ＨＳＹＮＣを、また、図５（ｃ）は、こ
の水平同期信号ＨＳＹＮＣと位相が一致しているドット
クロック信号ＤＣＬＫａを示している。図５（ｃ）のド
ットクロック信号ＤＣＬＫａは、可変遅延回路５０（図
４）における遅延量φをゼロに設定した場合に得られる
信号である。図５（ｃ）の例では、このドットクロック
信号ＤＣＬＫａの立ち上がりエッジがアナログ映像信号
ＹＩＮの過渡領域Ｒtrに存在するものと仮定している。
【００２４】図５（ｄ）は遅延同期信号ＸＨＳＹＮＣを
示し、図５（ｅ）はこの遅延同期信号ＸＨＳＹＮＣと位
相が一致しているドットクロック信号ＤＣＬＫｂを示し
ている。遅延同期信号ＸＨＳＹＮＣは、元の水平同期信
号ＨＳＹＮＣから遅延量φだけ遅延している。この結
果、図５（ｅ）に示すドットクロック信号ＤＣＬＫｂの
立ち上がりエッジは、アナログ映像信号ＹＩＮの安定領
域Ｒstに存在する。
示し、図５（ｅ）はこの遅延同期信号ＸＨＳＹＮＣと位
相が一致しているドットクロック信号ＤＣＬＫｂを示し
ている。遅延同期信号ＸＨＳＹＮＣは、元の水平同期信
号ＨＳＹＮＣから遅延量φだけ遅延している。この結
果、図５（ｅ）に示すドットクロック信号ＤＣＬＫｂの
立ち上がりエッジは、アナログ映像信号ＹＩＮの安定領
域Ｒstに存在する。
【００２５】前述した図１５に示す従来のドットクロッ
ク生成回路では、ドットクロック信号のデューティー比
が遅延回路１０２における遅延量φに応じて変化してい
た。一方、図４に示す第１の等価回路では、水平同期信
号ＨＳＹＮＣに遅延を与えているので、遅延同期信号Ｘ
ＨＳＹＮＣのデューティー比が変化する可能性がある。
しかし、位相周波数検出器４２の出力レベルは２つの入
力信号ＸＨＳＹＮＣ，ＲＥＴの立ち上がりエッジの差に
対応しており、それらのデューティー比には無関係なの
で、遅延同期信号ＸＳＹＮＣのデューティー比が変化し
ても位相周波数検出器４２の出力レベルにはほとんど影
響がない。従って、図４の等価回路によれば、遅延量φ
に係わらず、ほぼ一定のデューティー比を有するドット
クロック信号ＤＣＬＫを生成することができる。また、
可変遅延回路５０における遅延量φを調整することによ
って、適切な位相を有するドットクロック信号ＤＣＬＫ
を生成することが可能である。
ク生成回路では、ドットクロック信号のデューティー比
が遅延回路１０２における遅延量φに応じて変化してい
た。一方、図４に示す第１の等価回路では、水平同期信
号ＨＳＹＮＣに遅延を与えているので、遅延同期信号Ｘ
ＨＳＹＮＣのデューティー比が変化する可能性がある。
しかし、位相周波数検出器４２の出力レベルは２つの入
力信号ＸＨＳＹＮＣ，ＲＥＴの立ち上がりエッジの差に
対応しており、それらのデューティー比には無関係なの
で、遅延同期信号ＸＳＹＮＣのデューティー比が変化し
ても位相周波数検出器４２の出力レベルにはほとんど影
響がない。従って、図４の等価回路によれば、遅延量φ
に係わらず、ほぼ一定のデューティー比を有するドット
クロック信号ＤＣＬＫを生成することができる。また、
可変遅延回路５０における遅延量φを調整することによ
って、適切な位相を有するドットクロック信号ＤＣＬＫ
を生成することが可能である。
【００２６】図６に示す第２の等価回路では、遅延帰還
信号ＸＲＥＴが位相周波数検出器４２の基準入力端子Ｒ
ＥＦに供給されており、水平同期信号ＨＳＹＮＣがその
まま位相周波数検出器４２の帰還入力端子ＦＢに供給さ
れている。
信号ＸＲＥＴが位相周波数検出器４２の基準入力端子Ｒ
ＥＦに供給されており、水平同期信号ＨＳＹＮＣがその
まま位相周波数検出器４２の帰還入力端子ＦＢに供給さ
れている。
【００２７】図７は、図６に示す第２の等価回路におけ
る各種の信号ＹＩＮ，ＨＳＹＮＣ，ＸＲＥＴ，ＲＥＴ，
ＤＣＬＫのタイミングチャートである。ＰＬＬ回路４０
は、位相周波数検出器４２の基準入力端子ＲＥＦと帰還
入力端子ＦＢに入力される２つの信号ＸＲＥＴ，ＨＳＹ
ＮＣ（図７（ｃ），（ｂ））の立ち上がりエッジの差が
ゼロになるようにドットクロック信号ＤＣＬＫの位相と
周波数を調整する。図７（ｄ）に示す帰還信号ＲＥＴ
は、遅延帰還信号ＸＲＥＴよりも遅延量φだけ位相が進
んだ信号である。ドットクロック信号ＤＣＬＫは、帰還
信号ＲＥＴと位相が一致しているので、遅延帰還信号Ｘ
ＲＥＴよりも位相がφだけ進んでいる。従って、ドット
クロック信号ＤＣＬＫは、水平同期信号ＨＳＹＮＣより
も位相がφだけ進んでいることになる。
る各種の信号ＹＩＮ，ＨＳＹＮＣ，ＸＲＥＴ，ＲＥＴ，
ＤＣＬＫのタイミングチャートである。ＰＬＬ回路４０
は、位相周波数検出器４２の基準入力端子ＲＥＦと帰還
入力端子ＦＢに入力される２つの信号ＸＲＥＴ，ＨＳＹ
ＮＣ（図７（ｃ），（ｂ））の立ち上がりエッジの差が
ゼロになるようにドットクロック信号ＤＣＬＫの位相と
周波数を調整する。図７（ｄ）に示す帰還信号ＲＥＴ
は、遅延帰還信号ＸＲＥＴよりも遅延量φだけ位相が進
んだ信号である。ドットクロック信号ＤＣＬＫは、帰還
信号ＲＥＴと位相が一致しているので、遅延帰還信号Ｘ
ＲＥＴよりも位相がφだけ進んでいる。従って、ドット
クロック信号ＤＣＬＫは、水平同期信号ＨＳＹＮＣより
も位相がφだけ進んでいることになる。
【００２８】なお、第２の等価回路では、水平同期信号
ＨＳＹＮＣが位相周波数検出器４２の帰還入力端子ＦＢ
に入力されているので、位相周波数検出器４２の出力信
号の符号が図４の場合とは逆になる。これに対処するた
めに、ローパスフィルタ４４は、入力された信号レベル
を反転する反転回路（図示せず）を有している。第２の
等価回路においては、この反転回路でローパスフィルタ
４４への入力信号またはローパスフィルタ４４からの出
力信号を逆転している。この反転回路のオン／オフは、
切換回路８０に与えられるものと同じ切換信号ＳＷによ
って制御される。
ＨＳＹＮＣが位相周波数検出器４２の帰還入力端子ＦＢ
に入力されているので、位相周波数検出器４２の出力信
号の符号が図４の場合とは逆になる。これに対処するた
めに、ローパスフィルタ４４は、入力された信号レベル
を反転する反転回路（図示せず）を有している。第２の
等価回路においては、この反転回路でローパスフィルタ
４４への入力信号またはローパスフィルタ４４からの出
力信号を逆転している。この反転回路のオン／オフは、
切換回路８０に与えられるものと同じ切換信号ＳＷによ
って制御される。
【００２９】このように、第２の等価回路では、分周器
４８からの帰還信号ＲＥＴを遅延させて位相周波数検出
器４２の基準入力端子ＲＥＦに供給することによって、
ドットクロック信号ＤＣＬＫの位相を水平同期信号ＨＳ
ＹＮＣから進ませることができる。この結果、ドットク
ロック信号ＤＣＬＫの立ち上がりエッジがアナログ映像
信号ＹＩＮの安定領域Ｒst内に存在するように、ドット
クロック信号ＤＣＬＫの位相を調整することができる。
４８からの帰還信号ＲＥＴを遅延させて位相周波数検出
器４２の基準入力端子ＲＥＦに供給することによって、
ドットクロック信号ＤＣＬＫの位相を水平同期信号ＨＳ
ＹＮＣから進ませることができる。この結果、ドットク
ロック信号ＤＣＬＫの立ち上がりエッジがアナログ映像
信号ＹＩＮの安定領域Ｒst内に存在するように、ドット
クロック信号ＤＣＬＫの位相を調整することができる。
【００３０】このように、図４に示す第１の等価回路で
は、水平同期信号ＨＳＹＮＣに対してドットクロック信
号ＤＣＬＫの位相を遅らせることができ、一方、図６に
示す第２の等価回路では、水平同期信号ＨＳＹＮＣに対
してドットクロック信号ＤＣＬＫの位相を進めることが
できる。従って、図１に示す第１実施例のドットクロッ
ク生成回路によれば、切換回路８０を切り換えることに
よって、ドットクロック信号ＤＣＬＫの位相を水平同期
信号ＨＳＹＮＣから遅らせたり進めたりすることができ
る。可変遅延回路５０における最大遅延量が同じであれ
ば、図１に示す第１実施例の回路は、第１の等価回路ま
たは第２の等価回路の２倍の位相調整幅でドットクロッ
ク信号ＤＣＬＫの位相を調整することができる。一方、
第１実施例の回路において第１の等価回路または第２の
等価回路と同じ位相調整幅を達成するためには、可変遅
延回路５０における最大遅延量を第１の等価回路または
第２の等価回路の１／２にすることができる。
は、水平同期信号ＨＳＹＮＣに対してドットクロック信
号ＤＣＬＫの位相を遅らせることができ、一方、図６に
示す第２の等価回路では、水平同期信号ＨＳＹＮＣに対
してドットクロック信号ＤＣＬＫの位相を進めることが
できる。従って、図１に示す第１実施例のドットクロッ
ク生成回路によれば、切換回路８０を切り換えることに
よって、ドットクロック信号ＤＣＬＫの位相を水平同期
信号ＨＳＹＮＣから遅らせたり進めたりすることができ
る。可変遅延回路５０における最大遅延量が同じであれ
ば、図１に示す第１実施例の回路は、第１の等価回路ま
たは第２の等価回路の２倍の位相調整幅でドットクロッ
ク信号ＤＣＬＫの位相を調整することができる。一方、
第１実施例の回路において第１の等価回路または第２の
等価回路と同じ位相調整幅を達成するためには、可変遅
延回路５０における最大遅延量を第１の等価回路または
第２の等価回路の１／２にすることができる。
【００３１】図８は、本発明の第２実施例の映像信号処
理装置のブロック図である。この装置は、図１に示す第
１実施例と同じ要素で構成されており、要素間の接続が
異なるだけである。すなわち、図８の装置では、可変遅
延回路５０の出力信号ＸＱ１が位相周波数検出器４２の
帰還入力端子ＦＢに供給されており、切換回路８０の第
２の出力Ｑ２が位相周波数検出器４２の基準入力端子Ｒ
ＥＦに供給されている。
理装置のブロック図である。この装置は、図１に示す第
１実施例と同じ要素で構成されており、要素間の接続が
異なるだけである。すなわち、図８の装置では、可変遅
延回路５０の出力信号ＸＱ１が位相周波数検出器４２の
帰還入力端子ＦＢに供給されており、切換回路８０の第
２の出力Ｑ２が位相周波数検出器４２の基準入力端子Ｒ
ＥＦに供給されている。
【００３２】図８に示すドットクロック生成回路は、切
換回路８０における２つの切換状態に応じて、図９に示
す第３の等価回路と、図１０に示す第４の等価回路の構
成を実現することができる。図９に示す第３の等価回路
では、帰還信号ＲＥＴに遅延を与えているので、水平同
期信号ＨＳＹＮＣに対してドットクロック信号ＤＣＬＫ
の位相を進めることができる。第３の等価回路の動作
は、前述した図６の第２の等価回路の動作（図７）とほ
ぼ同じなので、その説明は省略する。一方、図１０に示
す第４の等価回路では、水平同期信号ＨＳＹＮＣに対し
てドットクロック信号ＤＣＬＫの位相を遅らせることが
できる。第４の等価回路の動作は、前述した図４の第１
の等価回路の動作（図５）とほぼ同じなので、その説明
は省略する。但し、第４の等価回路では、遅延水平同期
信号ＸＨＳＹＮＣが位相周波数検出器４２の帰還入力端
子ＦＢに入力されているので、位相周波数検出器４２の
出力信号の符号が図４の場合とは逆になる。第４の等価
回路においては、ローパスフィルタ４４内の図示しない
反転回路で入力信号を逆転している。
換回路８０における２つの切換状態に応じて、図９に示
す第３の等価回路と、図１０に示す第４の等価回路の構
成を実現することができる。図９に示す第３の等価回路
では、帰還信号ＲＥＴに遅延を与えているので、水平同
期信号ＨＳＹＮＣに対してドットクロック信号ＤＣＬＫ
の位相を進めることができる。第３の等価回路の動作
は、前述した図６の第２の等価回路の動作（図７）とほ
ぼ同じなので、その説明は省略する。一方、図１０に示
す第４の等価回路では、水平同期信号ＨＳＹＮＣに対し
てドットクロック信号ＤＣＬＫの位相を遅らせることが
できる。第４の等価回路の動作は、前述した図４の第１
の等価回路の動作（図５）とほぼ同じなので、その説明
は省略する。但し、第４の等価回路では、遅延水平同期
信号ＸＨＳＹＮＣが位相周波数検出器４２の帰還入力端
子ＦＢに入力されているので、位相周波数検出器４２の
出力信号の符号が図４の場合とは逆になる。第４の等価
回路においては、ローパスフィルタ４４内の図示しない
反転回路で入力信号を逆転している。
【００３３】このように、図８に示すドットクロック生
成回路でも、切換回路８０を切り換えることによって、
ドットクロック信号ＤＣＬＫの位相を水平同期信号ＨＳ
ＹＮＣから遅らせたり進めたりすることができる。
成回路でも、切換回路８０を切り換えることによって、
ドットクロック信号ＤＣＬＫの位相を水平同期信号ＨＳ
ＹＮＣから遅らせたり進めたりすることができる。
【００３４】図１１は、本発明の第３実施例の映像信号
処理装置のブロック図である。この装置も、図１に示す
第１実施例と同じ要素で構成されており、要素間の接続
が異なるだけである。すなわち、図１１の装置では、水
平同期信号ＨＳＹＮＣが可変遅延回路５０に入力されて
おり、得られた遅延同期信号ＸＨＳＹＮＣが帰還信号Ｒ
ＥＴとともに切換回路８０に入力されている。切換回路
８０の第１の出力Ｑ１は位相周波数検出器４２の基準入
力端子ＲＥＦに供給されており、第２の出力Ｑ２は帰還
入力端子ＦＢに供給されている。
処理装置のブロック図である。この装置も、図１に示す
第１実施例と同じ要素で構成されており、要素間の接続
が異なるだけである。すなわち、図１１の装置では、水
平同期信号ＨＳＹＮＣが可変遅延回路５０に入力されて
おり、得られた遅延同期信号ＸＨＳＹＮＣが帰還信号Ｒ
ＥＴとともに切換回路８０に入力されている。切換回路
８０の第１の出力Ｑ１は位相周波数検出器４２の基準入
力端子ＲＥＦに供給されており、第２の出力Ｑ２は帰還
入力端子ＦＢに供給されている。
【００３５】図１１に示すドットクロック生成回路は、
切換回路８０における２つの切換状態に応じて、図４に
示す第１の等価回路と、図１０に示す第４の等価回路の
構成を実現することができる。第１と第４の等価回路で
は、いずれも水平同期信号ＨＳＹＮＣに対してドットク
ロック信号ＤＣＬＫの位相を遅らせている。しかし、図
１１に示す回路においては、切換回路８０を切り換える
ことによって、第１と第４の２つ等価回路のうちで、よ
り安定した動作を示す回路構成を選択することができ
る。
切換回路８０における２つの切換状態に応じて、図４に
示す第１の等価回路と、図１０に示す第４の等価回路の
構成を実現することができる。第１と第４の等価回路で
は、いずれも水平同期信号ＨＳＹＮＣに対してドットク
ロック信号ＤＣＬＫの位相を遅らせている。しかし、図
１１に示す回路においては、切換回路８０を切り換える
ことによって、第１と第４の２つ等価回路のうちで、よ
り安定した動作を示す回路構成を選択することができ
る。
【００３６】図１２は、本発明の第４実施例の映像信号
処理装置のブロック図である。この装置も、図１に示す
第１実施例と同じ要素で構成されており、要素間の接続
が異なるだけである。すなわち、図１２の装置では、帰
還信号ＲＥＴが可変遅延回路５０に入力されており、得
られた遅延帰還信号ＸＲＥＴが水平同期信号ＨＳＹＮＣ
とともに切換回路８０に入力されている。切換回路８０
の第１の出力Ｑ１は位相周波数検出器４２の基準入力端
子ＲＥＦに供給されており、第２の出力Ｑ２は帰還入力
端子ＦＢに供給されている。
処理装置のブロック図である。この装置も、図１に示す
第１実施例と同じ要素で構成されており、要素間の接続
が異なるだけである。すなわち、図１２の装置では、帰
還信号ＲＥＴが可変遅延回路５０に入力されており、得
られた遅延帰還信号ＸＲＥＴが水平同期信号ＨＳＹＮＣ
とともに切換回路８０に入力されている。切換回路８０
の第１の出力Ｑ１は位相周波数検出器４２の基準入力端
子ＲＥＦに供給されており、第２の出力Ｑ２は帰還入力
端子ＦＢに供給されている。
【００３７】図１２に示すドットクロック生成回路は、
切換回路８０における２つの切換状態に応じて、図６に
示す第２の等価回路と図９に示す第３の等価回路の構成
を実現することができる。第２と第３の等価回路では、
いずれも水平同期信号ＨＳＹＮＣに対してドットクロッ
ク信号ＤＣＬＫの位相を進めている。しかし、図１２に
示す回路においては、切換回路８０を切り換えることに
よって、これらの２つ等価回路のうちで、より安定した
動作を示す回路構成を選択することができる。
切換回路８０における２つの切換状態に応じて、図６に
示す第２の等価回路と図９に示す第３の等価回路の構成
を実現することができる。第２と第３の等価回路では、
いずれも水平同期信号ＨＳＹＮＣに対してドットクロッ
ク信号ＤＣＬＫの位相を進めている。しかし、図１２に
示す回路においては、切換回路８０を切り換えることに
よって、これらの２つ等価回路のうちで、より安定した
動作を示す回路構成を選択することができる。
【００３８】図１３は、本発明の第５実施例の映像信号
処理装置のブロック図である。この装置は、可変遅延回
路５０の入力側と出力側にそれぞれ切換回路を設けた構
成を有している。すなわち、図１３の装置では、水平同
期信号ＨＳＹＮＣと帰還信号ＲＥＴが第１の切換回路８
０ａに入力されている。第１の切換回路８０ａの第１の
出力Ｑ１ａは可変遅延回路５０を介して第２の切換回路
８０ｂに入力されている。また、第１の切換回路８０ａ
の第２の出力Ｑ２ａは、そのまま第２の切換回路８０ｂ
に入力されている。第２の切換回路８０ｂの第１の出力
Ｑ１ａは位相周波数検出器４２の基準入力端子ＲＥＦに
供給されており、第２の出力Ｑ２ｂは帰還入力端子ＦＢ
に供給されている。
処理装置のブロック図である。この装置は、可変遅延回
路５０の入力側と出力側にそれぞれ切換回路を設けた構
成を有している。すなわち、図１３の装置では、水平同
期信号ＨＳＹＮＣと帰還信号ＲＥＴが第１の切換回路８
０ａに入力されている。第１の切換回路８０ａの第１の
出力Ｑ１ａは可変遅延回路５０を介して第２の切換回路
８０ｂに入力されている。また、第１の切換回路８０ａ
の第２の出力Ｑ２ａは、そのまま第２の切換回路８０ｂ
に入力されている。第２の切換回路８０ｂの第１の出力
Ｑ１ａは位相周波数検出器４２の基準入力端子ＲＥＦに
供給されており、第２の出力Ｑ２ｂは帰還入力端子ＦＢ
に供給されている。
【００３９】２つの切換回路８０ａ，８０ｂの内部構成
は、図２に示したものと同じである。また、これらの２
つの切換回路８０ａ，８０ｂに与えられる切換信号ＳＷ
ａ，ＳＷｂはそれぞれ独立に設定可能である。従って、
図１３に示す回路は、２つの切換回路８０ａ，８０ｂに
おける切換状態に応じて、第１ないし第４の等価回路の
構成をいずれも実現することができる。すなわち、第５
実施例によれば、ドットクロック信号ＤＣＬＫの位相を
水平同期信号ＨＳＹＮＣから遅らせたり進めたりするこ
とができ、かつ、より安定な動作を示す回路構成を容易
に実現することができる。
は、図２に示したものと同じである。また、これらの２
つの切換回路８０ａ，８０ｂに与えられる切換信号ＳＷ
ａ，ＳＷｂはそれぞれ独立に設定可能である。従って、
図１３に示す回路は、２つの切換回路８０ａ，８０ｂに
おける切換状態に応じて、第１ないし第４の等価回路の
構成をいずれも実現することができる。すなわち、第５
実施例によれば、ドットクロック信号ＤＣＬＫの位相を
水平同期信号ＨＳＹＮＣから遅らせたり進めたりするこ
とができ、かつ、より安定な動作を示す回路構成を容易
に実現することができる。
【００４０】図１４は、本発明の第６実施例の映像信号
処理装置のブロック図である。この装置は、水平同期信
号ＨＳＹＮＣと帰還信号ＲＥＴにそれぞれ専用の可変遅
延回路を設けた構成を有している。すなわち、図１４の
装置では、水平同期信号ＨＳＹＮＣと帰還信号ＲＥＴが
それぞれ別個の可変遅延回路５０ａ，５０ｂに入力され
ている。遅延同期信号ＸＨＳＹＮＣは位相周波数検出器
４２の基準入力端子ＲＥＦに供給されており、遅延帰還
信号ＸＲＥＴは帰還入力端子ＦＢに供給されている。
処理装置のブロック図である。この装置は、水平同期信
号ＨＳＹＮＣと帰還信号ＲＥＴにそれぞれ専用の可変遅
延回路を設けた構成を有している。すなわち、図１４の
装置では、水平同期信号ＨＳＹＮＣと帰還信号ＲＥＴが
それぞれ別個の可変遅延回路５０ａ，５０ｂに入力され
ている。遅延同期信号ＸＨＳＹＮＣは位相周波数検出器
４２の基準入力端子ＲＥＦに供給されており、遅延帰還
信号ＸＲＥＴは帰還入力端子ＦＢに供給されている。
【００４１】２つの可変遅延回路５０ａ，５０ｂの内部
構成は、図３に示したものと同じである。また、これら
の２つの可変遅延回路５０ａ，５０ｂに与えられる遅延
制御信号ＤＣＯＮａ，ＤＣＯＮｂはそれぞれ独立に設定
可能である。従って、図１４に示す回路は、２つの可変
遅延回路５０ａ，５０ｂにおける遅延量φａ，φｂに応
じて、ドットクロック信号ＤＣＬＫの位相を水平同期信
号ＨＳＹＮＣから遅らせたり進めたりすることができ
る。前述した第１実施例ないし第５実施例のドットクロ
ック生成回路はいずれも切換回路を含むので、切換回路
における切換動作時にドットクロック信号ＤＣＬＫの位
相が一時的にずれて、揺れが発生する可能性がある。一
方、図１４に示すの第６実施例のドットクロック生成回
路は切換回路を含まないので、切換時の一時的な位相は
ずれによるドットクロック信号ＤＣＬＫの揺れが発生し
ないという利点がある。
構成は、図３に示したものと同じである。また、これら
の２つの可変遅延回路５０ａ，５０ｂに与えられる遅延
制御信号ＤＣＯＮａ，ＤＣＯＮｂはそれぞれ独立に設定
可能である。従って、図１４に示す回路は、２つの可変
遅延回路５０ａ，５０ｂにおける遅延量φａ，φｂに応
じて、ドットクロック信号ＤＣＬＫの位相を水平同期信
号ＨＳＹＮＣから遅らせたり進めたりすることができ
る。前述した第１実施例ないし第５実施例のドットクロ
ック生成回路はいずれも切換回路を含むので、切換回路
における切換動作時にドットクロック信号ＤＣＬＫの位
相が一時的にずれて、揺れが発生する可能性がある。一
方、図１４に示すの第６実施例のドットクロック生成回
路は切換回路を含まないので、切換時の一時的な位相は
ずれによるドットクロック信号ＤＣＬＫの揺れが発生し
ないという利点がある。
【００４２】なお、図１４を変形して、遅延同期信号Ｘ
ＨＳＹＮＣを位相周波数検出器４２の帰還入力端子ＦＢ
に入力し、遅延帰還信号ＸＲＥＴを基準入力端子ＲＥＦ
に入力するようにしてもよい。但し、この場合には、ロ
ーパスフィルタ４４内の反転回路がオンに設定される。
ＨＳＹＮＣを位相周波数検出器４２の帰還入力端子ＦＢ
に入力し、遅延帰還信号ＸＲＥＴを基準入力端子ＲＥＦ
に入力するようにしてもよい。但し、この場合には、ロ
ーパスフィルタ４４内の反転回路がオンに設定される。
【００４３】なお、この発明は上記の実施例や実施形態
に限られるものではなく、その要旨を逸脱しない範囲に
おいて種々の態様において実施することが可能であり、
例えば次のような変形も可能である。
に限られるものではなく、その要旨を逸脱しない範囲に
おいて種々の態様において実施することが可能であり、
例えば次のような変形も可能である。
【００４４】（１）ＰＬＬ回路４０内の電圧制御発振器
４６の後段に、もう１つの分周器を設け、電圧制御発振
器４６から出力されるクロック信号をこの分周器で１／
Ｍ（Ｍは整数）に分周することによって、ドットクロッ
ク信号ＤＣＬＫを生成するようにしてもよい。
４６の後段に、もう１つの分周器を設け、電圧制御発振
器４６から出力されるクロック信号をこの分周器で１／
Ｍ（Ｍは整数）に分周することによって、ドットクロッ
ク信号ＤＣＬＫを生成するようにしてもよい。
【図１】本発明の第１実施例としてのドットクロック生
成回路を含む映像信号処理装置の一部の構成を示すブロ
ック図。
成回路を含む映像信号処理装置の一部の構成を示すブロ
ック図。
【図２】切換回路８０の内部構成を示すブロック図。
【図３】可変遅延回路５０の内部構成を示すブロック
図。
図。
【図４】第１実施例の第１の等価回路のブロック図。
【図５】第１の等価回路における各種の信号のタイミン
グチャート。
グチャート。
【図６】第１実施例の第２の等価回路のブロック図。
【図７】第２の等価回路における各種の信号のタイミン
グチャート。
グチャート。
【図８】本発明の第２実施例のブロック図。
【図９】第２実施例の第３の等価回路のブロック図。
【図１０】第２実施例の第４の等価回路のブロック図。
【図１１】本発明の第３実施例のブロック図。
【図１２】本発明の第４実施例のブロック図。
【図１３】本発明の第５実施例のブロック図。
【図１４】本発明の第６実施例のブロック図。
【図１５】従来のドットクロック生成回路を含む映像信
号処理装置の一部の構成を示すブロック図。
号処理装置の一部の構成を示すブロック図。
【図１６】従来技術におけるアナログ映像信号ＹＩＮと
２つのクロック信号ＲＣＬＫ，ＤＣＬＫのタイミングチ
ャート。
２つのクロック信号ＲＣＬＫ，ＤＣＬＫのタイミングチ
ャート。
４０…ＰＬＬ回路 ４２…位相周波数検出器 ４４…ローパスフィルタ ４６…電圧制御発振器 ４８…分周器 ５０…可変遅延回路 ５２…ゲート素子 ５４…マルチプレクサ ６０…Ａ−Ｄコンバータ ７０…ＣＰＵ ８０…切換回路 ８２，８４…デマルチプレクサ ８６…インバータ １００…ＰＬＬ回路 １０２…遅延回路 １０４…Ａ−Ｄコンバータ
Claims (4)
- 【請求項１】 同期信号からドットクロックを生成する
ドットクロック生成回路であって、 位相周波数検出器と、ローパスフィルタと、電圧制御発
振器と、分周器とを有し、前記ドットクロック信号を出
力するＰＬＬ回路と、 前記分周器から出力される帰還信号と前記同期信号との
うちの一方を遅延させるための可変遅延回路と、 前記帰還信号と前記同期信号の２つの信号のうちの一方
を選択して前記可変遅延回路に供給するように、前記帰
還信号と前記同期信号の接続状態を相補的に切換える切
換回路と、を備え、 前記帰還信号と前記同期信号の２つの信号のうちで前記
可変遅延回路で遅延された一方の信号と他方の信号とが
前記位相周波数検出器の基準入力端子と帰還入力端子と
のうちのいずれかにそれぞれに供給されることを特徴と
するドットクロック生成回路。 - 【請求項２】 同期信号からドットクロックを生成する
ドットクロック生成回路であって、 位相周波数検出器と、ローパスフィルタと、電圧制御発
振器と、分周器とを有し、前記ドットクロック信号を出
力するＰＬＬ回路と、 前記分周器から出力される帰還信号と前記同期信号との
うちの一方を遅延させるための可変遅延回路と、 前記帰還信号と前記同期信号の２つの信号のうちで前記
可変遅延回路で遅延された一方の信号と他方の信号とを
前記位相周波数検出器の基準入力端子と帰還入力端子と
に相補的に切換えて供給する切換回路と、を備えること
を特徴とするドットクロック生成回路。 - 【請求項３】 同期信号からドットクロックを生成する
ドットクロック生成回路であって、 位相周波数検出器と、ローパスフィルタと、電圧制御発
振器と、分周器とを有し、前記ドットクロック信号を出
力するＰＬＬ回路と、 前記分周器から出力される帰還信号と前記同期信号との
うちの一方を遅延させるための可変遅延回路と、 前記帰還信号と前記同期信号の２つの信号のうちの一方
を選択して前記可変遅延回路に供給するように、前記帰
還信号と前記同期信号の接続状態を相補的に切換える第
１の切換回路と、 前記帰還信号と前記同期信号の２つの信号のうちで前記
可変遅延回路で遅延された一方の信号と他方の信号とを
前記位相周波数検出器の基準入力端子と帰還入力端子と
に相補的に切換えて供給する第２の切換回路と、を備え
ることを特徴とするドットクロック生成回路。 - 【請求項４】 同期信号からドットクロックを生成する
ドットクロック生成回路であって、 位相周波数検出器と、ローパスフィルタと、電圧制御発
振器と、分周器とを有し、前記ドットクロック信号を出
力するＰＬＬ回路と、 前記分周器から出力される帰還信号を遅延させるための
第１の可変遅延回路と、 前記第１の可変遅延回路における遅延量とは独立に前記
同期信号を遅延させるための第２の可変遅延回路と、を
備えることを特徴とするドットクロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08215397A JP3539121B2 (ja) | 1997-03-14 | 1997-03-14 | ドットクロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08215397A JP3539121B2 (ja) | 1997-03-14 | 1997-03-14 | ドットクロック生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10254400A true JPH10254400A (ja) | 1998-09-25 |
| JP3539121B2 JP3539121B2 (ja) | 2004-07-07 |
Family
ID=13766500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08215397A Expired - Fee Related JP3539121B2 (ja) | 1997-03-14 | 1997-03-14 | ドットクロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3539121B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393068B1 (ko) * | 2001-07-13 | 2003-07-31 | 삼성전자주식회사 | 액정 디스플레이 시스템의 샘플링 클록신호의 위상 제어장치 및 방법 |
| JP2004356962A (ja) * | 2003-05-29 | 2004-12-16 | Denso Corp | 車両用映像表示装置 |
-
1997
- 1997-03-14 JP JP08215397A patent/JP3539121B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393068B1 (ko) * | 2001-07-13 | 2003-07-31 | 삼성전자주식회사 | 액정 디스플레이 시스템의 샘플링 클록신호의 위상 제어장치 및 방법 |
| JP2004356962A (ja) * | 2003-05-29 | 2004-12-16 | Denso Corp | 車両用映像表示装置 |
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| Publication number | Publication date |
|---|---|
| JP3539121B2 (ja) | 2004-07-07 |
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