JP2001119294A - ディジタルｐｌｌ - Google Patents

Abstract

(57)【要約】 【目的】 ディジタルＰＬＬのマスタークロックを、帰
還クロックと同程度の周波数として、高速回路素子を不
要とする。 【構成】 直列に接続された遅延素子102、104、106に
より、マスタークロック101を遅延させた信号103、10
5、107を生成する。帰還クロック109が基準クロック110
に対して遅れ位相となっていると、この位相関係を位相
比較器111で検出し、マルチプレクサ108に、現在選択し
ている信号105より進んだ位相の信号103を選択するよう
指示する。この結果、帰還クロック109の位相は基準ク
ロックの位相に接近する。こうしたプロセスを順次繰り
返すことにより、帰還クロックは基準クロックの位相と
周波数にロックする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルＰＬＬ
に関し、特に、高いマスタークロック周波数や高速素子
を必要としないディジタルＰＬＬ回路に関する。

【０００２】

【従来の技術】従来のディジタルＰＬＬの構成を、図24
に示す。図24において、信号2801は、システムを動作さ
せるマスタークロックであり、ダウンカウンタ回路2802
に接続されている。ダウンカウンタ回路2802は、マスタ
ークロックをダウンカウントして、ボローを出力するダ
ウンカウンタである。信号2803は、ダウンカウンタ2802
のボロー出力であり、位相比較回路2805に接続されてい
る。信号2804は、帰還クロック2803の同期元となる基準
クロックであり、位相比較回路2805に接続されている。
位相比較回路2805は、基準クロック2804と帰還クロック
2803の位相関係を検出する位相比較器であり、アップダ
ウンカウンタ回路2806に接続されている。アップダウン
カウンタ回路2806は、位相比較回路2805からの比較結果
に応じて、アップカウントまたはダウンカウントするア
ップダウンカウンタである。

【０００３】次に、従来のディジタルＰＬＬの動作を説
明する。基準クロック2804の立上りエッジの位相に対
し、帰還クロック2803の立上りエッジの位相が遅れてい
る場合、位相比較器2805は、アップダウンカウンタ2806
にダウンカウントを指示する。それにより、アップダウ
ンカウンタ2806は、現在のカウント値から１を減じたカ
ウント値を出力する。このカウント値をカウント周期と
するダウンカウンタ2802は、以前より１クロック分短縮
した周期でボローを出力する。その結果、帰還クロック
2803は基準クロック2804の位相に近づく。

【０００４】また、基準クロック2804の立上りエッジの
位相に対し、帰還クロック2803の立上りエッジの位相が
進んでいる場合、位相比較器2805は、アップダウンカウ
ンタ2806にアップカウントを指示する。それにより、ア
ップダウンカウンタ2806は、現在のカウント値に１を加
えたカウント値を出力する。このカウント値をカウント
周期とするダウンカウンタ2802は、以前より１クロック
分延長した周期でボローを出力する。その結果、帰還ク
ロック2803は基準クロック2804の位相に近づく。

【０００５】

【発明が解決しようとする課題】しかし、従来のディジ
タルＰＬＬでは、マスタークロックをダウンカウンタで
分周して帰還クロックを生成するため、原理上マスター
クロックは帰還クロックよりも数倍以上の高い周波数を
必要とするという問題があった。また、そのために、高
速動作する素子を必要とするという問題があった。

【０００６】本発明は、上記従来の問題を解決して、帰
還クロックに対するマスタークロック周波数を低減する
とともに、低速の素子のみでディジタルＰＬＬを構成す
ることを目的とする。

【０００７】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明では、ディジタルＰＬＬを、遅延素子を縦
属接続してマスタークロックを遅延させる回路と、各遅
延素子から位相の異なる複数のクロック出力を同時に得
る回路とを備えた構成とした。このように構成したこと
により、マスタークロックを帰還クロックとほぼ同一の
周波数とすることができる。

【０００８】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１〜図２３を参照しながら詳細に説明する。

【０００９】（第1の実施の形態）本発明の第1の実施の
形態は、マスタークロックを遅延させて生成した位相の
異なる複数のクロックのうちから、帰還クロックの位相
の遅れ進みに応じて、位相差を小さくする方のクロック
を選択して、帰還クロックを基準クロックの位相に接近
させるディジタルＰＬＬである。

【００１０】図１は、本発明の第1の実施の形態におけ
るディジタルＰＬＬの機能ブロック図である。図１にお
いて、信号101は、システムを動作させるマスタークロ
ックであり、遅延回路102とマルチプレクサ回路108に接
続されている。遅延回路102、104、106は、入力信号を
遅延させる遅延素子である。信号103は、遅延素子102の
出力であり、遅延素子104とマルチプレクサ回路108に接
続されている。信号105は、遅延素子104の出力であり、
遅延素子106とマルチプレクサ回路108に接続されてい
る。信号107は、遅延素子106の出力であり、マルチプレ
クサ回路108に接続されている。マルチプレクサ回路108
は、複数の入力信号から１つを選択するマルチプレクサ
である。信号109は、マルチプレクサ108の出力である帰
還クロックであり、位相比較回路111に接続されてい
る。信号110は、帰還クロック109の同期元となる基準ク
ロックであり、位相比較回路111に接続されている。位
相比較回路111は、基準クロック110と帰還クロック109
の位相関係を検出する位相比較器であり、マルチプレク
サ108に接続されている。

【００１１】図２は、マスタークロック101と遅延素子1
02、104、106の各出力のタイミングチャートである。図
３は、基準クロック110と帰還クロック109のタイミング
チャートであり、基準クロック110に対して帰還クロッ
ク109の位相が遅れているケースである。図４は、基準
クロック110と帰還クロック109のタイミングチャートで
あり、基準クロック110に対して帰還クロック109の位相
が進んでいるケースである。

【００１２】上記のように構成された本発明の第1の実
施の形態におけるディジタルＰＬＬの動作を説明する。
マスタークロック101が、図１に示す直列に接続された
遅延素子102、104、106を順に伝播することにより、各
遅延素子の出力である信号103、105、107は、図２のタ
イミングチャートに示すものとなる。

【００１３】ここで、あらかじめマルチプレクサ108に
より信号105が選択出力され、帰還クロック109となって
いるものとする。また、基準クロック110と帰還クロッ
ク109の位相関係が、図３のタイミングチャートに示す
ように、基準クロック110に対して帰還クロック109が、
時刻Ｔ以前で遅れ位相となっているものとする。この位
相関係を位相比較器111で検出し、マルチプレクサ108
に、現在選択している信号より進んだ位相の信号を選択
するよう指示する。この結果、マルチプレクサ108は信
号103を選択し、それが新たな帰還クロック109となり、
時刻Ｔ以降に、帰還クロックは基準クロックの位相に接
近する。

【００１４】逆に、基準クロック110と帰還クロック109
の位相関係が、図４のタイミングチャートに示すよう
に、基準クロック110に対して、帰還クロック109が時刻
Ｔ以前で進み位相となっているものとする。この位相関
係を位相比較器111で検出し、マルチプレクサ108に、現
在選択している信号より遅れた位相の信号を選択するよ
う指示する。この結果、マルチプレクサ108は信号107を
選択し、それが新たな帰還クロック109となり、時刻Ｔ
以降に、帰還クロックは基準クロックの位相に接近す
る。こうしたプロセスを順次繰り返すことにより、帰還
クロックは、基準クロックの位相と周波数にロックす
る。

【００１５】上記のように、本発明の第1の実施の形態
では、ディジタルＰＬＬを、マスタークロックを遅延さ
せて生成した位相の異なる複数のクロックのうちから、
帰還クロックの位相の遅れ進みに応じて、位相差を小さ
くする方のクロックを選択して、帰還クロックを基準ク
ロックの位相に接近させる構成としたので、基準クロッ
クと同程度の周波数のマスタークロックでＰＬＬが実現
できる。

【００１６】（第２の実施の形態）本発明の第２の実施
の形態は、マスタークロックと基準クロックの周波数を
カウンタで比較した結果に基づいて、位相の異なる複数
のクロックを、位相差が小さくなる順序で選択するディ
ジタルＰＬＬである。

【００１７】図５は、本発明の第２の実施の形態におけ
るディジタルＰＬＬの機能ブロック図である。図５にお
いて、信号901は、システムを動作させるマスタークロ
ックであり、遅延回路902とカウンタ回路911に接続され
ている。遅延回路902、904、906は、入力信号を遅延さ
せる遅延素子である。信号903は、遅延素子902の出力で
あり、遅延素子904とマルチプレクサ回路908に接続され
ている。信号905は、遅延素子904の出力であり、遅延素
子906とマルチプレクサ回路908に接続されている。信号
907は、遅延素子906の出力であり、マルチプレクサ回路
908に接続されている。マルチプレクサ回路908は、複数
の入力信号から１つを選択するマルチプレクサである。
信号909は、マルチプレクサ908の出力である帰還クロッ
クである。信号910は、帰還クロック909の同期元となる
基準クロックであり、カウンタ回路912に接続されてい
る。カウンタ回路911は、マスタークロック901のクロッ
ク数をカウントするカウンタであり、比較回路913に接
続されている。カウンタ回路912は、基準クロック910の
クロック数をカウントするカウンタであり、比較回路91
3に接続されている。比較回路913は、カウンタ911とカ
ウンタ912のカウント値を比較する周波数比較器であ
り、マルチプレクサ908に接続されている。

【００１８】図６は、マスタークロック901と遅延素子9
02、904、906の各出力のタイミングチャートである。図
７は、マスタークロック901と基準クロック910と帰還ク
ロック909のタイミングチャートであり、基準クロック9
10に対してマスタークロック901の周波数が高いケース
である。図８は、マスタークロック901と基準クロック9
10と帰還クロック909のタイミングチャートであり、基
準クロック910に対してマスタークロック901の周波数が
低いケースである。

【００１９】上記のように構成された本発明の第３の実
施の形態におけるディジタルＰＬＬの動作を説明する。
マスタークロック901が、図５に示す直列に接続された
遅延素子902、904、906を順に伝播することにより、各
遅延素子の出力である信号903、905、907は、図６のタ
イミングチャートに示すものとなる。

【００２０】ここで、あらかじめマルチプレクサ908に
より信号905が選択出力され、帰還クロック909となって
いるものとする。また、図７のタイミングチャートに示
すように、時刻Ｔ以前で、カウンタ912が４個のクロッ
ク数をカウントした時、カウンタ911が５個のクロック
をカウントしたとする。周波数比較器913は、この値を
基に時刻Ｔ以降に、マルチプレクサ908に対して、信号9
01、903、905、907の順に信号を選択出力するよう指示
する。この結果、帰還クロック909は基準クロックの周
波数に接近する。

【００２１】逆に、基準クロック910とマスタークロッ
ク901の周波数関係が、図８のタイミングチャートに示
すように、時刻Ｔ以前で、カウンタ912が４個のクロッ
ク数をカウントした時、カウンタ911が３個のクロック
をカウントしたとする。周波数比較器913は、この値を
基に時刻Ｔ以降に、マルチプレクサ908に対して、図８
のタイミングで、信号907、905、903、901の順に信号を
選択出力するよう指示する。この結果、帰還クロック90
9は基準クロックの周波数に接近する。こうしたプロセ
スを順次繰り返すことにより、帰還クロックは基準クロ
ックの周波数にロックする。

【００２２】上記のように、本発明の第２の実施の形態
では、ディジタルＰＬＬを、マスタークロックと基準ク
ロックの周波数をカウンタで比較した結果に基づいて、
位相の異なる複数のクロックを、位相差が小さくなる順
序で選択する構成としたので、基準クロックの周波数で
動作するカウンタで周波数比較をして、位相を合わせる
ことができる。

【００２３】（第３の実施の形態）本発明の第３の実施
の形態は、帰還クロックと基準クロックの周波数関係を
比較した結果に基づいて、位相の異なる複数のクロック
から最適なものを選択するディジタルＰＬＬである。

【００２４】図９は、本発明の第３の実施の形態におけ
るディジタルＰＬＬの機能ブロック図である。図９にお
いて、信号1301は、システムを動作させるマスタークロ
ックであり、遅延回路1302とマルチプレクサ回路1308に
接続されている。遅延回路1302、1304、1306は、入力信
号を遅延させる遅延素子である。信号1303は、遅延素子
1302の出力であり、遅延素子1304とマルチプレクサ回路
1308に接続されている。信号1305は、遅延素子1304の出
力であり、遅延素子1306とマルチプレクサ回路1308に接
続されている。信号1307は、遅延素子1306の出力であ
り、マルチプレクサ回路1308に接続されている。マルチ
プレクサ回路1308は、複数の入力信号から１つを選択す
るマルチプレクサである。信号1309は、マルチプレクサ
1308の出力である帰還クロックであり、カウンタ回路13
12に接続されている。信号1310は、帰還クロック1309の
同期元となる基準クロックであり、カウンタ回路1311に
接続されている。比較回路1313は、基準クロック1310と
帰還クロック1309の位相関係を検出する位相比較器であ
り、マルチプレクサ1308に接続されている。

【００２５】図１０は、マスタークロック1301と遅延素
子1302、1304、1306の各出力のタイミングチャートであ
る。図１１は、マスタークロック1301と基準クロック13
10と帰還クロック1309のタイミングチャートであり、基
準クロック1310に対して帰還クロック1309の位相が進ん
でいるケースである。図１２は、マスタークロック1301
と基準クロック1310と帰還クロック1309のタイミングチ
ャートであり、基準クロック1310に対して帰還クロック
1309の位相が遅れているケースである。

【００２６】上記のように構成された本発明の第３の実
施の形態におけるディジタルＰＬＬの動作を説明する。
マスタークロック1301が、図９に示す直列に接続された
遅延素子1302、1304、1306を順に伝播することにより、
各遅延素子の出力である信号1303、1305、1307は、図１
０のタイミングチャートに示すものとなる。

【００２７】ここで、あらかじめマルチプレクサ1308に
より信号1305が選択出力され、帰還クロック1309となっ
ているものとする。また、基準クロック1310と帰還クロ
ック1309の位相関係が、図１１のタイミングチャートに
示すように、基準クロック1310に対して、帰還クロック
1309が時刻Ｔ以前で進み位相となっているものとする。
この位相関係を位相比較器1313で検出し、マルチプレク
サ1308に、現在選択している信号より遅れた位相の信号
を選択するよう指示する。この結果、マルチプレクサ13
08は信号1307を選択し、それが新たな帰還クロック1309
となり、時刻Ｔ以降に帰還クロックは基準クロックの位
相に接近する。

【００２８】逆に、基準クロック1310と帰還クロック13
09の位相関係が、図１２のタイミングチャートに示すよ
うに、基準クロック1310に対して、帰還クロック1309が
時刻Ｔ以前で遅れ位相となっているものとする。この位
相関係を位相比較器1313で検出し、マルチプレクサ1308
に、現在選択している信号より進んだ位相の信号を選択
するよう指示する。この結果、マルチプレクサ1308は信
号1303を選択し、それが新たな帰還クロック1309とな
り、時刻Ｔ以降に帰還クロックは基準クロックの位相に
接近する。こうしたプロセスを順次繰り返すことによ
り、帰還クロックは基準クロックの位相と周波数にロッ
クする。

【００２９】上記のように、本発明の第３の実施の形態
では、ディジタルＰＬＬを、帰還クロックと基準クロッ
クの周波数関係を比較した結果に基づいて、位相の異な
る複数のクロックから最適なものを選択する構成とした
ので、基準クロックの周波数で動作するカウンタで、容
易に周波数比較をすることができる。

【００３０】（第４の実施の形態）本発明の第４の実施
の形態は、位相の異なる複数のクロックの中の１つから
他のクロックに同相状態でハザードを生じずに切り換え
るディジタルＰＬＬである。

【００３１】図１３は、本発明の第４の実施の形態にお
けるディジタルＰＬＬの機能ブロック図である。図１３
において、信号1701は、システムを動作させるマスター
クロックであり、遅延回路1702とマルチプレクサ回路17
08に接続されている。遅延回路1702、1704、1706は、入
力信号を遅延させる遅延素子である。信号1703は、遅延
素子1702の出力であり、遅延素子1704とマルチプレクサ
回路1708に接続されている。信号1705は、遅延素子1704
の出力であり、遅延素子1706とマルチプレクサ回路1708
に接続されている。信号1707は、遅延素子1706の出力で
あり、マルチプレクサ回路1708に接続されている。マル
チプレクサ回路1708は、複数の入力信号から１つを選択
するマルチプレクサである。信号1709は、マルチプレク
サ1708の出力である帰還クロックであり、位相比較回路
1711に接続されている。信号1710は、帰還クロック1709
の同期元となる基準クロックであり、位相比較回路1711
に接続されている。位相比較回路1711は、基準クロック
1710と帰還クロック1709の位相関係を検出する位相比較
器であり、切換制御回路1712に接続されている。切換制
御回路1712は、マルチプレクサ1708がクロックの切換え
を行う時にハザードが生じないように、切換タイミング
を制御する回路であり、マルチプレクサ1708に接続され
ている。

【００３２】図１４は、マスタークロック1701と遅延素
子1702、1704、1706の各出力のタイミングチャートであ
る。図１５は、基準クロック1710と帰還クロック1709の
タイミングチャートであり、基準クロック1710に対して
帰還クロック1709の位相が遅れているケースである。図
１６は、基準クロック1710と帰還クロック1709のタイミ
ングチャートであり、基準クロック1710に対して帰還ク
ロック1709の位相が進んでいるケースである。図１７
は、マルチプレクサ1708がクロックの切換えを行う時に
ハザードが発生するケースのタイミングチャートであ
る。

【００３３】次に、第４の実施の形態におけるディジタ
ルＰＬＬの動作について説明する。マスタークロック17
01が、図１３に示す直列に接続された遅延素子1702、17
04、1706を順に伝播することにより、各遅延素子の出力
である信号1703、1705、1707は、図１４のタイミングチ
ャートに示すものとなる。

【００３４】ここで、あらかじめマルチプレクサ1708に
より信号1705が選択出力され、帰還クロック1709となっ
ているものとする。また、基準クロック1710と帰還クロ
ック1709の位相関係が、図１５のタイミングチャートに
示すように、基準クロック1710に対して帰還クロック17
09が、時刻Ｔ以前で遅れ位相となっているものとする。
この位相関係を位相比較器1711で検出し、マルチプレク
サ1708に、現在選択している信号より進んだ位相の信号
を選択するよう指示する。この結果、マルチプレクサ17
08は信号1703を選択し、それが新たな帰還クロック1709
となり、時刻Ｔ以降に、帰還クロックは基準クロックの
位相に接近する。

【００３５】逆に、基準クロック1710と帰還クロック17
09の位相関係が図１６のタイミングチャートに示すよう
に、基準クロック1710に対して帰還クロック1709が、時
刻Ｔ以前で進み位相となっているものとする。この位相
関係を位相比較器1711で検出し、マルチプレクサ1708
に、現在選択している信号より遅れた位相の信号を選択
するよう指示する。この結果、マルチプレクサ1708は信
号1707を選択し、それが新たな帰還クロック1709とな
り、時刻Ｔ以降に帰還クロックは基準クロックの位相に
接近する。こうしたプロセスを順次繰り返すことによ
り、帰還クロックは基準クロックの位相と周波数にロッ
クする。

【００３６】ところで、位相比較器1711の指示によりマ
ルチプレクサ1708が信号1705から信号1707へ切換えを行
う時、図１７のタイミングチャートの時刻Ｔ1で切換え
を行うと、切り換えた瞬間ハザードが発生する。信号17
05と信号1707が共にＬＯＷの時、すなわち時刻Ｔ2で切
換えを行うと、ハザードの発生を防止することができ
る。切換制御回路1712は、ハザードが発生しない切換タ
イミングを検知し、そのタイミングでマルチプレクサ17
08の切換えが実行されるように制御する。

【００３７】上記のように、本発明の第４の実施の形態
では、ディジタルＰＬＬを、位相の異なる複数のクロッ
クの中の１つから他のクロックに同相状態でハザードを
生じずに切り換える構成としたので、クロック切換えの
際のハザード発生を防ぐことができる。

【００３８】（第５の実施の形態）本発明の第５の実施
の形態は、遅延素子の温度変化による遅延量の変化を補
償するディジタルＰＬＬである。

【００３９】図１８は、本発明の第５の実施の形態にお
けるディジタルＰＬＬの機能ブロック図である。図１８
において、信号2201はシステムを動作させるマスターク
ロックであり、遅延回路2202とマルチプレクサ回路2220
に接続されている。遅延回路2202、2204、2208、2210、
2214、2216は、入力信号を遅延させる遅延素子である。
マルチプレクサ回路2206、2212、2218、2220は、複数の
入力信号から１つを選択するマルチプレクサである。

【００４０】信号2203は、遅延素子2202の出力であり、
遅延素子2204とマルチプレクサ2206に接続されている。
信号2205は、遅延素子2204の出力であり、マルチプレク
サ2206に接続されている。信号2207は、マルチプレクサ
2206の出力であり、遅延素子2208とマルチプレクサ2220
と遅延補正回路2224に接続されている。信号2209は、遅
延素子2208の出力であり、遅延素子2210とマルチプレク
サ2212に接続されている。信号2211は、遅延素子2210の
出力であり、マルチプレクサ2212に接続されている。信
号2213は、マルチプレクサ2212の出力であり、遅延素子
2214とマルチプレクサ2220と遅延補正回路2224に接続さ
れている。信号2215は、遅延素子2214の出力であり、遅
延素子2216とマルチプレクサ2218に接続されている。信
号2217は、遅延素子2216の出力であり、マルチプレクサ
2218に接続されている。信号2219は、マルチプレクサ22
18の出力であり、マルチプレクサ2220と遅延補正回路22
24に接続されている。信号2221は、マルチプレクサ2220
の出力である帰還クロックであり、位相比較回路2223に
接続されている。

【００４１】信号2222は帰還クロック2221の同期元とな
る基準クロックであり、位相比較回路2223に接続されて
いる。位相比較回路2223は、基準クロック2222と帰還ク
ロック2221の位相関係を検出する位相比較器であり、マ
ルチプレクサ2220に接続されている。遅延補正回路2224
は、マルチプレクサ2206、2212、2218によって選択され
た遅延素子の出力の遅延量を監視し、状況に応じて選択
を切換える回路であり、その出力は、マルチプレクサ22
06、2212、2218に接続されている。

【００４２】図１９は、マスタークロック2201と信号22
03、2205、2207、2209、2211、2213、2215、2217、2219
のタイミングチャートである。図２０は、基準クロック
2222と帰還クロック2221のタイミングチャートであり、
基準クロック2222に対して帰還クロック2221の位相が遅
れているケースである。図２１は、基準クロック2222と
帰還クロック2221のタイミングチャートであり、基準ク
ロック2222に対して帰還クロック2221の位相が進んでい
るケースである。図２２は、遅延素子2202、2204、220
8、2210、2214、2216の遅延量増大時に、マルチプレク
サ2206、2212、2218が、それぞれ信号2205、2211、2217
を選択している場合の、マスタークロック2201と信号22
03、2205、2207、2209、2211、2213、2215、2217、2219
のタイミングチャートである。図２３は、遅延素子220
2、2204、2208、2210、2214、2216の遅延量増大時に、
マルチプレクサ2206、2212、2218が、それぞれ信号220
3、2209、2215を選択している場合の、マスタークロッ
ク2201と信号2203、2207、2209、2213、2215、2219のタ
イミングチャートである。

【００４３】次に、本発明の第５の実施の形態における
ディジタルＰＬＬの動作について説明する。あらかじ
め、マルチプレクサ2206、2212、2218、2220により、そ
れぞれ信号2205、2211、2217、2213が選択出力され、そ
れぞれ信号2207、2213、2219、2221となっているものと
する。マスタークロック2201が直列に接続された遅延素
子2202、遅延素子2204、マルチプレクサ2206、遅延素子
2208、遅延素子2210、マルチプレクサ2218、遅延素子22
14、遅延素子2216、マルチプレクサ2212を順に伝播する
ことにより、各マルチプレクサの出力である信号2207、
2213、2219は、図１９のタイミングチャートに示すもの
となる。

【００４４】また、基準クロック2222と帰還クロック22
21の位相関係が、図２０のタイミングチャートに示すよ
うに、基準クロック2222に対して帰還クロック2221が、
時刻Ｔ以前で遅れ位相となっているものとする。この位
相関係を位相比較器2223で検出し、マルチプレクサ2220
に、現在選択している信号より進んだ位相の信号を選択
するよう指示する。この結果、マルチプレクサ2220は、
信号2207を選択し、それが新たな帰還クロック2221とな
り、時刻Ｔ以降に帰還クロックは基準クロックの位相に
接近する。

【００４５】逆に、基準クロック2222と帰還クロック22
21の位相関係が、図２１のタイミングチャートに示すよ
うに、基準クロック2222に対して帰還クロック2221が、
時刻Ｔ以前で進み位相となっているものとする。この位
相関係を位相比較器2223で検出し、マルチプレクサ2220
に、現在選択している信号より遅れた位相の信号を選択
するよう指示する。この結果、マルチプレクサ2220は信
号2219を選択し、それが新たな帰還クロック2221とな
り、時刻Ｔ以降に帰還クロックは基準クロックの位相に
接近する。こうしたプロセスを順次繰り返すことによ
り、帰還クロックは基準クロックの位相と周波数にロッ
クする。

【００４６】ところが、遅延素子2202、2204、2208、22
10、2214、2216の遅延量が温度特性を持っていると、温
度変動によって遅延量が変化する。遅延が増加して、図
２２のように、信号2219がマスタークロック2201の周期
以上の遅延量となると、遅延補正回路2224はそれを検知
して、遅延量を減少させるために、マルチプレクサ220
6、2212、2218に対して、それぞれ信号2205、2211、221
7から信号2203、2209、2215に切り換えるよう指示す
る。この結果、マルチプレクサ2206、2212、2218の各出
力は、図２３のようになる。こうして、遅延量を補正
し、できるだけ一定に保つようにする。

【００４７】上記のように、本発明の第５の実施の形態
では、ディジタルＰＬＬを、遅延素子の温度変化による
遅延量の変化を補償する構成としたので、広い温度範囲
で安定に動作させることができる。

【００４８】

【発明の効果】以上の説明から明らかなように、本発明
では、ディジタルＰＬＬを、遅延素子を縦属接続してマ
スタークロックを遅延させる回路と、各遅延素子から位
相の異なる複数のクロック出力を同時に得る回路とを備
えた構成としたので、マスタークロックを帰還クロック
とほぼ同一の周波数とすることができ、低速の回路素子
でＰＬＬを構成できるという効果が得られる。

【図面の簡単な説明】

【図１】本発明の第1の実施の形態におけるデジタルＰ
ＬＬの機能のブロック図、

【図２】本発明の第1の実施の形態におけるデジタルＰ
ＬＬのマスタークロックの遅延信号のタイミングチャー
ト、

【図３】本発明の第1の実施の形態において、帰還クロ
ックが基準クロックに対して遅れ位相となっているケー
スのタイミングチャート、

【図４】本発明の第1の実施の形態において、帰還クロ
ックが基準クロックに対して進み位相となっているケー
スのタイミングチャート、

【図５】本発明の第３の実施の形態におけるデジタルＰ
ＬＬの機能ブロック図、

【図６】本発明の第３の実施の形態におけるマスターク
ロックの遅延信号のタイミングチャート、

【図７】本発明の第３の実施の形態において、帰還クロ
ックが基準クロックに対して遅れ位相となっているケー
スのタイミングチャート、

【図８】本発明の第３の実施の形態において、帰還クロ
ックが基準クロックに対して進み位相となっているケー
スのタイミングチャート、

【図９】本発明の第４の実施の形態におけるデジタルＰ
ＬＬの機能ブロック図、

【図１０】本発明の第４の実施の形態におけるマスター
クロックの遅延信号のタイミングチャート、

【図１１】本発明の第４の実施の形態において、帰還ク
ロックが基準クロックに対して遅れ位相となっているケ
ースのタイミングチャート、

【図１２】本発明の第４の実施の形態において、帰還ク
ロックが基準クロックに対して進み位相となっているケ
ースのタイミングチャート、

【図１３】本発明の第５の実施の形態におけるデジタル
ＰＬＬの機能ブロック図、

【図１４】本発明の第５の実施の形態におけるマスター
クロックの遅延信号のタイミングチャート、

【図１５】本発明の第５の実施の形態において、帰還ク
ロックが基準クロックに対して遅れ位相となっているケ
ースのタイミングチャート、

【図１６】本発明の第５の実施の形態において、帰還ク
ロックが基準クロックに対して進み位相となっているケ
ースのタイミングチャート、

【図１７】本発明の第５の実施の形態におけるクロック
切換え時のハザード発生のタイミングチャート、

【図１８】本発明の第６の実施の形態におけるデジタル
ＰＬＬの機能ブロック図、

【図１９】本発明の第６の実施の形態におけるマスター
クロックの遅延信号のタイミングチャート、

【図２０】本発明の第６の実施の形態において、帰還ク
ロックが基準クロックに対して遅れ位相となっているケ
ースのタイミングチャート、

【図２１】本発明の第６の実施の形態において、帰還ク
ロックが基準クロックに対して進み位相となっているケ
ースのタイミングチャート、

【図２２】本発明の第６の実施の形態における遅延素子
の遅延量増大時のタイミングチャート、

【図２３】本発明の第６の実施の形態における遅延素子
の遅延量増大時のタイミングチャート、

【図２４】従来のデジタルＰＬＬの構成を示す機能ブロ
ック図である。

【符号の説明】

101 マスタークロック 102 遅延素子 103 遅延素子102による遅延信号 104 遅延素子 105 遅延素子104による遅延信号 106 遅延素子 107 遅延素子106による遅延信号 108 マルチプレクサ 109 帰還クロック 110 基準クロック 111 位相比較器 501 マスタークロック 502 Ｄフリップフロップ 503 Ｄフリップフロップ502による遅延信号 504 Ｄフリップフロップ 505 Ｄフリップフロップ504による遅延信号 506 Ｄフリップフロップ 507 Ｄフリップフロップ506による遅延信号 508 マルチプレクサ 509 帰還クロック 510 基準クロック 511 位相比較器 512 逓倍器 901 マスタークロック 902 遅延素子 903 遅延素子902による遅延信号 904 遅延素子 905 遅延素子904による遅延信号 906 遅延素子 907 遅延素子906による遅延信号 908 マルチプレクサ 909 帰還クロック 910 基準クロック 911 カウンタ 912 カウンタ 913 比較器 1301 マスタークロック 1302 遅延素子 1303 遅延素子1302による遅延信号 1304 遅延素子 1305 遅延素子1304による遅延信号 1306 遅延素子 1307 遅延素子1306による遅延信号 1308 マルチプレクサ 1309 帰還クロック 1310 基準クロック 1311 カウンタ 1312 カウンタ 1313 比較器 1701 マスタークロック 1702 遅延素子 1703 遅延素子1702による遅延信号 1704 遅延素子 1705 遅延素子1704による遅延信号 1706 遅延素子 1707 遅延素子1706による遅延信号 1708 マルチプレクサ 1709 帰還クロック 1710 基準クロック 1711 位相比較器 1712 切換え制御回路 2201 マスタークロック 2202 遅延素子 2203 遅延素子2202による遅延信号 2204 遅延素子 2205 遅延素子2204による遅延信号 2206 マルチプレクサ 2207 マルチプレクサ2206の出力信号 2208 遅延素子 2209 遅延素子2208による遅延信号 2210 遅延素子 2211 遅延素子2210による遅延信号 2212 マルチプレクサ 2213 マルチプレクサ2212の出力信号 2214 遅延素子 2215 遅延素子2214による遅延信号 2216 遅延素子 2217 遅延素子2216による遅延信号 2218 マルチプレクサ 2219 マルチプレクサ2218の出力信号 2220 マルチプレクサ 2221 帰還クロック 2222 基準クロック 2223 位相比較器 2224 遅延補正回路 2801 マスタークロック 2802 ダウンカウンタ 2803 帰還クロック 2804 基準クロック 2805 位相比較器 2806 アップダウンカウンタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 遅延素子を縦属接続してマスタークロッ
   クを遅延させて位相の異なる複数のクロック出力を同時
   に得る手段と、前記複数のクロックから１つのクロック
   を選択する手段とを備えたことを特徴とするディジタル
   ＰＬＬ。
2. 【請求項２】 帰還クロックと基準クロックの位相関係
   を比較する手段と、比較結果に基づいて前記位相の異な
   る複数のクロックから最適なクロックを選択する手段と
   を備えたことを特徴とする請求項１記載のディジタルＰ
   ＬＬ。
3. 【請求項３】 前記マスタークロックと基準クロックの
   周波数関係を比較する手段と、比較結果に基づいて前記
   位相の異なる複数のクロックから最適なクロックを選択
   する手段とを備えたことを特徴とする請求項１記載のデ
   ィジタルＰＬＬ。
4. 【請求項４】 帰還クロックと基準クロックの周波数関
   係を比較する手段と、比較結果に基づいて前記位相の異
   なる複数のクロックから最適なものを選択する手段とを
   備えたことを特徴とする請求項１記載のディジタルＰＬ
   Ｌ。
5. 【請求項５】 前記位相の異なる複数のクロック間の位
   相差を補正する手段を備えたことを特徴とする請求項２
   〜４のいずれかに記載のディジタルＰＬＬ。
6. 【請求項６】 前記位相の異なる複数のクロックの中の
   １つから他のクロックに同相状態でハザードを生じずに
   切り換える手段を備えたことを特徴とする請求項２〜５
   のいずれかに記載のディジタルＰＬＬ。