DE3843262C2 - Verfahren und Schaltungsanordnung zum Regeln der Phasenlage eines Taktsignals - Google Patents

Description

Die Erfindung geht aus von einem Verfahren nach dem Oberbegriff des Hauptanspruchs. Ein derartiges Verfahren wird mit der aus der DE 33 33 714 A1 bekannten Schaltungsanordnung ausgeübt.

Beim Empfang von digitalen Signalen ist es zur Gewinnung eines Taktsignals bekannt, zunächst ein Taktsignal mit einer ungeregelten Phasenlage zu erzeugen und daraus dann mit Hilfe eines NCO (numeric controlled oscillator) ein Taktsignal mit einer geregelten Phasenlage abzuleiten. Dieses kann zum Beispiel dadurch erreicht werden, daß das Taktsignal mit der ungeregelten Phasenlage über eine steuerbare Verzögerungseinrichtung geleitet wird. Die jeweilige Verzögerungszeit bzw. Phasenverschiebung der steuerbaren Verzögerungseinrichtung wird dabei in an sich bekannter Weise mit Hilfe eines Regelkreises geregelt, der außer der steuerbaren Verzögerungseinrichtung einen Phasendiskriminator und ein Schleifenfilter enthält.

Insbesondere bei der Verwendung von Halbleiterbauelementen für die Verzögerungskette hat sich jedoch herausgestellt, daß die Verzögerungszeit der einzelnen Glieder bzw. die Verzögerungszeit der gesamten Verzögerungskette Veränderungen unterworfen ist. Unterschiedliche Verzögerungszeiten können sich zunächst durch den Herstellungsprozeß ergeben. Im Betrieb machen sich im wesentlichen Temperaturabhängigkeiten bemerkbar.

Aus dem US-Patent 4,617,679 ist ein Digital-PLL-Schaltkreis bekannt, welcher einen Phasenkomparator enthält zum Erzeugen eines Phasensteuerpulses auf der Basis der relativen Positionen eines verzögerten Referenztaktsignals und pulsgeformter Datensignalpulsen sowie einen Phasenschieber zum Erzeugen des verzögerten Referenztaktsignals in Abhängigkeit von dem Phasensteuerpuls. Dabei wird ein Multiplexer eingesetzt, welcher in Abhängigkeit von aus einem Auf/Abzähler kommenden Steuersignalen von einem ausgewählten Abgriff einer Verzögerungsleitung das Ausgangssignal abnimmt.

Das Patent DD 1 07 829 betrifft eine Anordnung zur Erweiterung des Frequenzbereiches von phasengeregelten Oszillatoren mit voreinstellbaren Frequenzteiler im Regelkreis, wobei in den Regelkreis eine Baugruppe mit einstellbarer Verstärkung eingeführt ist, womit die Parameter des Regelkreises konstant gehalten werden können. Die zur Einhaltung konstanter Regelkreisverstärkung notwendige Verstärkung ist bekannt und von Hand einstellbar.

Aufgabe der vorliegenden Erfindung ist es, Auswirkungen der genannten Veränderungen der Verzögerungszeit auf die Phasenregelung zu vermeiden, insbesondere eine weitgehend konstante Regelkreisverstärkung sicherzustellen.

Das erfindungsgemäße Verfahren hat den Vorteil, daß Auswirkungen der veränderlichen Verzögerungszeit weitgehend eliminiert werden. Ferner hat das erfindungsgemäße Verfahren den Vorteil, daß es mit geringem schaltungstechnischen Aufwand durchgeführt werden kann.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der im Hauptanspruch angegebenen Erfindung sowie vorteilhafte Schaltungsanordnungen zur Durchführung des erfindungsgemäßen Verfahrens möglich.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung anhand mehrerer Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild einer bekannten Phasenregelschaltung und

Fig. 2 ein Blockschaltbild einer Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens.

Gleiche Teile sind in den Figuren mit gleichen Bezugszeichen versehen.

Bei der Schaltungsanordnung nach Fig. 1 wird ein empfangenes digitales Signal über einen Eingang 1 einem Phasendiskriminator 2 zugeführt. Zur weiteren Verarbeitung, beispielsweise zu einer Decodierung, kann es von einem Ausgang 3 entnommen werden. Ebenfalls für die weitere Verarbeitung des empfangenen digitalen Signals stehen an weiteren Ausgängen 4, 5 ein geregeltes Taktsignal T_g und ein geregeltes Abtasttaktsignal T_ag zur Verfügung. Das Abtasttaktsignal T_ag weist entsprechend der Taktfrequenz, welche den digitalen Signalen des ISDN zugrundeliegt, eine Frequenz von 120 kHz auf, und wird durch Frequenzteilung bei 9 aus dem geregelten Taktsignal T_g gewonnen.

Das geregelte Taktsignal T_g wird aus einem ungeregelten Taktsignal T_u mit Hilfe einer steuerbaren Verzögerungseinrichtung 6 abgeleitet. Das Taktsignal T_u wird von einem Quarzoszillator 7 erzeugt. Zum Regeln der Phasenlage des Taktsignals T_g wird das Taktsignal T_ag dem Phasendiskriminator 2 zugeführt und dort bezüglich der Phasenlage mit den empfangenen digitalen Signalen verglichen. Geeignete Phasendiskriminatoren sind an sich bekannt und brauchen im Zusammenhang mit der vorliegenden Erfindung nicht näher erläutert zu werden. Ein vorteilhafter Phasendiskriminator, bei welchem das empfangene Signal zunächst mit dem Taktsignal T_ag abgetastet und danach einem Phasendetektor zugeführt wird, ist in der von der Anmelderin eingereichten Patentanmeldung P 37 39 565.3 beschrieben. Diese Schaltungsanordnung enthält ferner ein digitales Schleifenfilter 8 mit Tiefpaßcharakteristik, an dessen Ausgang im zeitlichen Abstand von 1 ms - also mit einer Frequenz von 1 kHz - die Steuergröße für die steuerbare Verzögerungseinrichtung 6 zur Verfügung steht.

Fig. 2 zeigt die steuerbare Verzögerungseinrichtung 6 und damit eine Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens in detaillierterer Darstellung. Einem Eingang 11 wird das vom Quarzoszillator 7 (Fig. 1) erzeugte ungeregelte Taktsignal T_u zugeführt und in einer Verzögerungskette 12N_L-mal um τ verzögert. Die Anzahl der Glieder 121 bis 12N_L ist davon abhängig, wie fein eine Phasenregelung durchzuführen ist. Bei einer praktisch ausgeführten Schaltung haben sich 64 Glieder bewährt. Mit Hilfe eines Multiplexers 13 wird das an jeweils einem der Abgriffe 130 bis 13N_L anstehende Signal ausgewählt und bildet das geregelte Taktsignal T_g, das dem Ausgang 4 entnommen werden kann. Der Multiplexer 13 wird von einer Steuerschaltung 14 gesteuert, der über einen Eingang 15 und eine Multiplizierschaltung 16 die Steuergröße S·V zugeführt wird. Aus dem Taktsignal T_g wird mit Hilfe des Frequenzteilers 9 das Abtasttaktsignal T_ag erzeugt, das dem Ausgang 5 entnehmbar ist.

Die Verzögerungszeiten der Verzögerungsglieder 121 bis 12N_L können abhängig vom Herstellungsprozeß und von der Temperatur zwischen τ_min und τ_max schwanken. Durch eine genügend große Anzahl von Verzögerungsgliedern ist sichergestellt, daß auch bei τ_min an einem der Abgriffe N das Signal T_u um eine volle Periodendauer verzögert ist. Der Sprung der Verzögerungszeit von Abgriff zu Abgriff kann jedoch eine um den Faktor τ_max/τ_min unterschiedliche Phasenverschiebung bedeuten. Bei gleicher Änderung der zugeführten Steuergröße ergibt sich damit eine ebenfalls veränderliche Regelkreisverstärkung. Um dieses auszugleichen, wird zunächst mit einer Phasenvergleichsschaltung 17 festgestellt, bei welchem Abgriff N die Verzögerung einer Periodendauer T_u entspricht.

Der Phasenvergleichsschaltung 17 wird einerseits das geregelte Taktsignal T_g und andererseits das ungeregelte Taktsignal T_u zugeführt. Letzteres wird jedoch zum Ausgleich der Laufzeit des Multiplexers über eine Verzögerungsschaltung 18 geleitet. Die Phasenvergleichsschaltung 17 gibt einen Wert N ab, der zwischen den Werten N_min = T_u/τ_max und N_max = T_u/τ_min ist, wobei T_u die Periodendauer des ungeregelten Signals T_u ist.

Der Wert N wird über zwei weitere Multiplizierschaltungen 19, 20 der Multiplizierschaltung 16 zugeführt. Damit wird in Abhängigkeit von dem Wert N ein Faktor V festgelegt, mit dem die zugeführte Steuergröße S multipliziert wird, so daß die Regelkreisverstärkung konstant bleibt. Dazu wird bei 19 der Wert N zunächst mit n multipliziert, wobei n das Verhältnis der Frequenzen des Taktsignals und des Abtasttaktsignals bedeutet. Bei 20 erfolgt eine Multiplikation mit einem zugeführten konstanten Wert k, der die Verstärkung der steuerbaren Verzögerungseinrichtung bezeichnet. Somit kann in einfacher Weise die Regelkreisverstärkung durch Zuführung eines entsprechenden Wertes k den jeweiligen Erfordernissen entsprechend eingestellt werden. Die Regelkreisverstärkung ist jedoch unabhängig von der jeweiligen Verzögerungszeit der Glieder der Verzögerungskette.

Im Normalfall weicht die Frequenz des ungeregelten Taktsignals T_u von einem entsprechenden geradzahligen Vielfachen des Takts des empfangenen Signals ab. Wenn bei der Phasenregelung der Anfang oder der Abgriff mit einer Verzögerung einer Periodendauer erreicht ist, erfolgt ein Sprung zum Abgriff mit der Verzögerung einer Periodendauer bzw. zum Anfang. Damit die Steuerschaltung 14 den Multiplexer 13 entsprechend steuern kann, wird der Wert N auch der Steuerschaltung 14 zugeführt.

Einzelheiten einer vorteilhaften Schaltung zur Messung der jeweiligen Verzögerungszeit, einer Multiplexerschaltung und einer Steuerschaltung sind in der gleichzeitig von der Anmelderin eingereichten Patentanmeldung BK 87/104 dargestellt. Ein weiterer Frequenzteiler 21 dient zur Erzeugung eines ungeregelten Abtasttaktsignals T_au, das von einem Ausgang 22 abgenommen werden kann.

Claims (4)

1. Verfahren zum Regeln der Phasenlage eines Taktsignals nach der Phasenlage eines in einem empfangenen digitalen Signal enthaltenen Taktes, wobei ein bezüglich der Phasenlage ungeregeltes Taktsignal (Tu) über eine Verzögerungskette mit Abgriffen geleitet und in Abhängigkeit von einem Steuersignal von jeweils einem ausgewählten Abgriff abgenommen wird, dadurch gekennzeichnet, daß eine die Verzögerungszeit der Verzögerungskette kennzeichnende Größe ermittelt und mit einer Steuergröße (S) multipliziert wird, daß die die Verzögerungszeit der Verzögerungskette kennzeichnende Größe der Zahl (N) derjenigen Glieder entspricht, welche eine Verzögerung um eine Periodendauer des ungeregelten Taktsignals (Tu) entspricht und daß die Zahl (N) mit dem Verhältnis (n) zwischen den Frequenzen des ungeregelten Taktsignals (Tu) und eines Abtasttaktsignals (Tag) multipliziert wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Zahl (N) mit einer zugeführten, die Verstärkung der steuerbaren Verzögerungskette kennzeichnenden Größe (k) multipliziert wird.

3. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das ungeregelte Taktsignal dem Eingang einer Verzögerungskette (12) zuführbar ist, deren Abgriffe über eine Multiplexereinrichtung (13) mit einem Ausgang für das geregelte Taktsignal verbindbar sind, daß das geregelte und das ungeregelte Taktsignal einer Phasenvergleichsschaltung (17) zuführbar sind, deren Ausgang mit einem Eingang einer Multiplizierschaltung (16) verbunden ist, deren anderem Eingang die Steuergröße (S) zuführbar ist, und daß der Ausgang der Multiplizierschaltung (16) über eine Steuereinrichtung (14) mit einem Steuereingang der Multiplexereinrichtung (13) verbunden ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Ausgang der Phasenvergleichsschaltung (17) über mindestens eine weitere Multiplizierschaltung (20) mit dem einen Eingang der Multiplizierschaltung (16) verbunden ist und daß der weiteren Multiplizierschaltung (20) eine die Zahl der weiterzuschaltenden Abgriffe der Verzögerungskette bezogen auf die zugeführte Steuergröße kennzeichnende Größe (k) zuführbar ist.