DE3843262A1 - Verfahren und schaltungsanordnung zur regelung der phasenlage eines taktsignals - Google Patents
Verfahren und schaltungsanordnung zur regelung der phasenlage eines taktsignalsInfo
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
Die Erfindung geht aus von einem Verfahren nach der Gattung
des Hauptanspruchs.
Beim Empfang von digitalen Signalen ist es zur Gewinnung
eines Taktsignals bekannt, zunächst ein Taktsignal mit einer
ungeregelten Phasenlage zu erzeugen und daraus dann mit
Hilfe eines NCO (numeric controlled oscillator) ein
Taktsignal mit einer geregelten Phasenlage abzuleiten.
Dieses kann zum Beispiel dadurch erreicht werden, daß das
Taktsignal mit der ungeregelten Phasenlage über eine
steuerbare Verzögerungseinrichtung geleitet wird. Die
jeweilige Verzögerungszeit bzw. Phasenverschiebung der
steuerbaren Verzögerungseinrichtung wird dabei in an sich
bekannter Weise mit Hilfe eines Regelkreises geregelt, der
außer der steuerbaren Verzögerungseinrichtung einen
Phasendiskriminator und ein Schleifenfilter enthält.
Insbesondere bei der Verwendung von Halbleiterbauelementen
für die Verzögerungskette hat sich jedoch herausgestellt,
daß die Verzögerungszeit der einzelnen Glieder bzw. die
Verzögerungszeit der gesamten Verzögerungskette
Veränderungen unterworfen ist. Unterschiedliche
Verzögerungszeiten können sich zunächst durch den
Herstellungsprozeß ergeben. Im Betrieb machen sich im
wesentlichen Temperaturabhängigkeiten bemerkbar.
Aufgabe der vorliegenden Erfindung ist es, Auswirkungen der
genannten Veränderungen der Verzögerungszeit auf die
Phasenregelung zu vermeiden, insbesondere eine weitgehend
konstante Regelkreisverstärkung sicherzustellen.
Das erfindungsgemäße Verfahren mit den kennzeichnenden
Merkmalen des Hauptanspruchs hat den Vorteil, daß
Auswirkungen der veränderlichen Verzögerungszeit weitgehend
eliminiert werden. Ferner hat das erfindungsgemäße Verfahren
den Vorteil, daß es mit geringem schaltungstechnischen
Aufwand durchgefuhrt werden kann.
Durch die in den Unteransprüchen aufgeführten Maßnahmen sind
vorteilhafte Weiterbildungen und Verbesserungen der im
Hauptanspruch angegebenen Erfindung sowie vorteilhafte
Schaltungsanordnungen zur Durchführung des erfindungsgemäßen
Verfahrens möglich.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung
anhand mehrerer Figuren dargestellt und in der nachfolgenden
Beschreibung näher erläutert. Es zeigt:
Fig. 1 ein Blockschaltbild einer bekannten
Phasenregelschaltung und
Fig. 2 ein Blockschaltbild einer Schaltungsanordnung zur
Durchführung des erfindungsgemäßen Verfahrens.
Gleiche Teile sind in den Figuren mit gleichen Bezugszeichen
versehen.
Bei der Schaltungsanordnung nach Fig. 1 wird ein empfangenes
digitales Signal über einen Eingang 1 einem
Phasendiskriminator 2 zugeführt. Zur weiteren Verarbeitung,
beispielsweise zu einer Decodierung, kann es von einem
Ausgang 3 entnommen werden. Ebenfalls für die weitere
Verarbeitung des empfangenen digitalen Signals stehen an
weiteren Ausgängen 4, 5 ein geregeltes Taktsignal T g und ein
geregeltes Abtasttaktsignal T ag zur Verfügung. Das
Abtasttaktsignal T a weist entsprechend der Taktfrequenz,
welche den digitalen Signalen des ISDN zugrundeliegt, eine
Frequenz von 120 kHz auf, und wird durch Frequenzteilung bei
9 aus dem geregelten Taktsignal T g gewonnen.
Das geregelte Taktsignal T g wird aus einem ungeregelten
Taktsignal T u mit Hilfe einer steuerbaren
Verzogerungseinrichtung 6 abgeleitet. Das Taktsignal T u wird
von einem Quarzoszillator 7 erzeugt. Zur Regelung der
Phasenlage des Taktsignals T g wird das Taktsignal T ag dem
Phasendiskriminator 2 zugeführt und dort bezüglich der
Phasenlage mit den empfangenen digitalen Signalen
verglichen. Geeignete Phasendiskriminatoren sind an sich
bekannt und brauchen im Zusammenhang mit der vorliegenden
Erfindung nicht näher erläutert zu werden. Ein vorteilhafter
Phasendiskriminator, bei welchem das empfangene Signal
zunächst mit dem Taktsignal T ag abgetastet und danach einem
Phasendetektor zugeführt wird, ist in der von der Anmelderin
eingereichten Patentanmeldung P 37 39 565.3 beschrieben.
Diese Schaltungsanordnung enthält ferner ein digitales
Schleifenfilter 8 mit Tiefpaßcharakteristik, an dessen
Ausgang im zeitlichen Abstand von 1 ms - also mit einer
Frequenz von 1 kHz - die Steuergröße für die steuerbare
Verzögerungseinrichtung 6 zur Verfügung steht.
Fig. 2 zeigt die steuerbare Verzögerungseinrichtung 6 und
damit eine Schaltungsanordnung zur Durchführung des
erfindungsgemäßen Verfahrens in detaillierterer Darstellung.
Einem Eingang 11 wird das vom Quarzoszillator 7 (Fig. 1)
erzeugte ungeregelte Taktsignal T u zugeführt und in einer
Verzögerungskette 12 N L -mal um tau verzögert. Die Anzahl der
Glieder 121 bis 12 N L ist davon abhängig, wie fein eine
Phasenregelung durchzuführen ist. Bei einer praktisch
ausgeführten Schaltung haben sich 64 Glieder bewährt. Mit
Hilfe eines Multiplexers 13 wird das an jeweils einem der
Abgriffe 130 bis 13 N L anstehende Signal ausgewählt und
bildet das geregelte Taktsignal T g , das dem Ausgang 4
entnommen werden kann. Der Multiplexer 13 wird von einer
Steuerschaltung 14 gesteuert, der über einen Eingang 15 und
eine Multiplizierschaltung 16 die Steuergröße S ×V zugeführt
wird. Aus dem Taktsignal T g wird mit Hilfe des
Frequenzteilers 9 das Abtasttaktsignal T ag erzeugt, das dem
Ausgang 5 entnehmbar ist.
Die Verzögerungszeiten der Verzögerungsglieder 121 bis 12 N L
können abhängig vom Herstellungsprozeß und von der
Temperatur zwischen taumin und taumax schwanken. Durch eine
genügend große Anzahl von Verzögerungsgliedern ist
sichergestellt, daß auch bei taumin an einem der Abgriffe N
das Signal T u um eine volle Periodendauer verzögert ist. Der
Sprung der Verzögerungszeit von Abgriff zu Abgriff kann
jedoch eine um den Faktor taumax/taumin unterschiedliche
Phasenverschiebung bedeuten. Bei gleicher Anderung der
zugeführten Steuergröße ergibt sich damit eine ebenfalls
veränderliche Regelkreisverstärkung. Um dieses
auszugleichen, wird zunächst mit einer
Phasenvergleichsschaltung 17 festgestellt, bei welchem
Abgriff N die Verzögerung einer Periodendauer T u entspricht.
Der Phasenvergleichsschaltung 17 wird einerseits das
geregelte Taktsignal T g und andererseits das ungeregelte
Taktsignal T u zugeführt. Letzteres wird jedoch zum Ausgleich
der Laufzeit des Multiplexers über eine
Verzögerungsschaltung 18 geleitet. Die
Phasenvergleichsschaltung 17 gibt einen Wert N ab, der
zwischen den Werten Nmin=T u /taumax und Nmax= T u /taumin
ist, wobei T u die Periodendauer des ungeregelten Signals T u
ist.
Der Wert N wird über zwei weitere Multiplizierschaltungen
19, 20 der Multiplizierschaltung 16 zugeführt. Damit wird in
Abhängigkeit von dem Wert N ein Faktor V festgelegt, mit dem
die zugeführte Steuergröße S multipliziert wird, so daß die
Regelkreisverstärkung konstant bleibt. Dazu wird bei 19 der
Wert N zunächst mit n multipliziert, wobei n das Verhältnis
der Frequenzen des Taktsignals und des Abtasttaktsignals
bedeutet. Bei 20 erfolgt eine Multiplikation mit einem
zugeführten konstanten Wert k, der die Verstärkung der
steuerbaren Verzögerungseinrichtung bezeichnet. Somit kann
in einfacher Weise die Regelkreisverstärkung durch Zuführung
eines entsprechenden Wertes k den jeweiligen Erfordernissen
entsprechend eingestellt werden. Die Regelkreisverstärkung
ist jedoch unabhängig von der jeweiligen Verzögerungszeit
der Glieder der Verzögerungskette.
Im Normalfall weicht die Frequenz des ungeregelten
Taktsignals T u von einem entsprechenden geradzahligen
Vielfachen des Takts des empfangenen Signals ab. Wenn bei
der Phasenregelung der Anfang oder der Abgriff mit einer
Verzögerung einer Periodendauer erreicht ist, erfolgt ein
Sprung zum Abgriff mit der Verzögerung einer Periodendauer
bzw. zum Anfang. Damit die Steuerschaltung 14 den
Multiplexer 13 entsprechend steuern kann, wird der Wert N
auch der Steuerschaltung 14 zugeführt.
Einzelheiten einer vorteilhaften Schaltung zur Messung der
jeweiligen Verzögerungszeit, einer Multiplexerschaltung und
einer Steuerschaltung sind in der gleichzeitig von der
Anmelderin eingereichten Patentanmeldung BK 87/104
dargestellt. Ein weiterer Frequenzteiler 21 dient zur
Erzeugung eines ungeregelten Abtasttaktsignals T au, das von
einem Ausgang 22 abgenommen werden kann.
Claims (6)
1. Verfahren zur Regelung der Phasenlage eines Taktsignals
nach der Phasenlage eines in einem empfangenen digitalen
Signal enthaltenen Taktes, wobei ein bezüglich der
Phasenlage ungeregeltes Taktsignal über eine
Verzögerungskette mit Abgriffen geleitet und in Abhängigkeit
von einem Steuersignal von jeweils einem ausgewählten
Abgriff abgenommen wird, dadurch gekennzeichnet, daß eine
die Verzögerungszeit der Verzögerungskette kennzeichnende
Größe ermittelt und mit der Steuergröße multipliziert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
die die Verzögerungszeit der Verzögerungskette
kennzeichnende Größe der Zahl (N) derjenigen Glieder
entspricht, welche eine Verzögerung um eine Periodendauer
des ungeregelten Taktsignals entspricht.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß
die Zahl (N) ferner mit dem Verhältnis zwischen den
Frequenzen des ungeregelten Taktsignals und eines
Abtasttaktsignals multipliziert wird.
4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß
die Zahl (N) ferner mit einer zugeführten die Verstärkung
der steuerbaren Verzögerungskette kennzeichnenden Größe k
multipliziert wird.
5. Schaltungsanordnung zur Durchführung des Verfahrens
nach Anspruch 1, dadurch gekennzeichnet, daß das ungeregelte
Taktsignal dem Eingang einer Verzögerungskette (12)
zuführbar ist, deren Abgriffe über eine
Multiplexereinrichtung (13) mit einem Ausgang für das
geregelte Taktsignal verbindbar sind, daß das geregelte und
das ungeregelte Taktsignal einer Phasenvergleichsschaltung
(17) zuführbar sind, deren Ausgang mit einem Eingang einer
Multiplizierschaltung (16) verbunden ist, deren anderem
Eingang die Steuergröße zuführbar ist, und daß der Ausgang
der Multiplizierschaltung (16) über eine Steuereinrichtung
(14) mit einem Steuereingang der Multiplexereinrichtung (13)
verbunden ist.
6. Schaltungsanordnung nach Anspruch 5, dadurch
gekennzeichnet, daß der Ausgang der
Phasenvergleichsschaltung (17) über mindestens eine weitere
Multiplizierschaltung (20) mit dem einen Eingang der
Multiplizierschaltung (16) verbunden ist und daß der
weiteren Multiplizierschaltung (20) eine die Zahl der
weiterzuschaltenden Abgriffe der Verzögerungskette bezogen
auf die zugeführte Steuergröße kennzeichnende Größe (k)
zuführbar ist.
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---|---|---|---|
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Publications (2)
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DE (1) | DE3843262C2 (de) |
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Also Published As
Publication number | Publication date |
---|---|
DE3843262C2 (de) | 1994-04-28 |
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