CN104348773A - 用于数字-时间转换器(dtc)的数控边沿内插器(dcei) - Google Patents

用于数字-时间转换器(dtc)的数控边沿内插器(dcei) Download PDF

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Abstract

用于数字极性发射机(DPT)的数字-时间转换器(DTC)包括粗略延迟/相位段和精细延迟/相位段。粗略延迟/相位段生成偶数延迟/相位信号和奇数延迟/相位信号。精细/相位延迟段接收偶数粗略相位信号和奇数粗略相位信号，并且响应精细延迟/相位控制信号以生成作为偶数延迟/相位信号和奇数延迟/相位信号的内插的精细延迟/相位输出信号。在一个示范实施例中，精细延迟/相位控制信号包括具有2N个值的二进制信号，并且精细延迟/相位段包括2N个内插器。各内插器耦合到偶数和奇数粗略相位信号，并且由精细延迟/相位控制信号来控制以基于精细延迟/相位控制信号的值来响应偶数粗略相位信号或者奇数粗略相位信号。

Description

用于数字-时间转换器(DTC)的数控边沿内插器(DCEI)
技术领域
 本文所述系统和技术的实施例涉及数字极性发射机(DPT)。更具体来说，系统和技术的实施例涉及用于DPT的数字-时间转换器(DTC)，其生成与DTC的粗略延迟/相位段自对准的精细延迟/相位信号。
背景技术
与常规的模拟无线电发射机架构相比，数字极性发射机(DPTX)架构提供减小的尺寸和降低的功耗。DPTX架构包括两个主要功能块。一个主要功能块是数字-时间转换器(DTC)，DTC采用待传送信号的相位信息来调制本地振荡器(LO)载波。另一主要功能块是数字功率放大器(DPA)，DPA将待传送信号的幅度调制到经相位调制的LO信号上，由此产生原始信号(例如待传送信号)的重构。
对于DPTX架构，一个主要技术难题是操控与诸如IEEE 802.11ac(通常称作WiFi，并且具有大约20-160MHz的信号带宽)和长期演进(通常称作4G LTE，并且具有大约10-40MHz的信号带宽)之类的现代通信协议关联的宽带信号。这些宽带宽信号是DPTX架构难以操控的，因为分开的相位信号和幅度信号的带宽可能分别是协议信号的带宽的大约十倍和大约三倍。对于DPTX架构，另一个难题来自与其中使用DPTX的多协议通信装置的小形状因数关联的共存要求。为了避免使这类装置的接收机不敏感，噪声最低限度要求可能对DPTX的DTC和DPA的量化噪声等级提出严格限制。
发明内容
按照本公开的一个实施例，提供一种数字-时间转换器(DTC)，包括：
粗略延迟/相位段，所述粗略延迟/相位段生成粗略延迟/相位信号，所述粗略延迟/相位信号包括偶数延迟/相位信号和奇数延迟/相位信号；以及
精细/相位延迟段，所述精细/相位延迟段包括偶数粗略延迟/相位输入和奇数粗略延迟/相位输入，所述偶数粗略延迟/相位输入接收所述偶数粗略相位信号，所述奇数粗略延迟/相位输入接收所述奇数粗略相位信号，所述精细/延迟段响应精细延迟/相位控制信号以生成作为所述偶数延迟/相位信号和所述奇数延迟/相位信号的内插的精细延迟/相位输出信号。
按照本公开的另一实施例，提供一种数字极性发射机，包括：
数字-时间转换器(DTC)，所述数字-时间转换器包括粗略延迟/相位段和精细/相位延迟段，所述粗略延迟/相位段从本地振荡器信号生成偶数延迟/相位信号和奇数延迟/相位信号，所述精细/相位延迟段接收所述偶数粗略相位信号和所述奇数粗略相位信号，并且所述精细/延迟段响应精细延迟/相位控制信号以生成作为所述偶数延迟/相位信号和所述奇数延迟/相位信号的内插的精细延迟/相位信号输出信号；以及
数字功率放大器，所述数字功率放大器耦合到所述精细延迟/相位输出信号，并且接收幅度调制信号，所述数字功率放大器响应所述精细延迟/相位信号和所述幅度调制信号以输出待传送的经幅度和相位调制的信号，所述精细延迟/相位输出信号包括用于所述数字极性发射机的相位调制信号。
按照本公开的又一实施例，提供一种用于数字极性发射机的数字-时间转换器(DTC)的生成精细延迟/相位信号的方法，所述方法包括：
生成包括偶数延迟/相位信号和奇数延迟/相位信号的粗略延迟/相位信号；以及
基于精细延迟/相位控制信号生成作为所述偶数延迟/相位信号和所述奇数延迟/相位信号的内插的精细延迟/相位输出信号，所述精细延迟/相位控制信号包括具有2N个值的二进制信号，其中N包括等于或大于2的整数，所述精细延迟/相位输出信号包括用于数字极性发射机信号的相位调制信号。
按照本公开的再一实施例，提供一种信息操控系统，包括：
处理器和耦合到所述处理器的存储器；以及
耦合到所述处理器的射频收发机，所述射频收发机包括数字极性发射机，所述数字极性发射机包括数字功率放大器和数字-时间转换器(DTC)，所述DTC包括：
粗略延迟/相位段，所述粗略延迟/相位段生成粗略延迟/相位信号，所述粗略延迟/相位信号包括偶数延迟/相位信号和奇数延迟/相位信号；以及
精细/相位延迟段，所述精细/相位延迟段包括偶数粗略延迟/相位输入和奇数粗略延迟/相位输入，所述偶数粗略延迟/相位输入接收所述偶数粗略相位信号，所述奇数粗略延迟/相位输入接收所述奇数粗略相位信号，所述精细/延迟段响应精细延迟/相位控制信号以生成作为所述偶数延迟/相位信号和所述奇数延迟/相位信号的内插的精细延迟/相位输出信号，并且所述精细延迟/相位输出信号包括用于数字极性发射机信号的相位调制信号。
附图说明
在附图的各图中，作为举例而不是限制来说明本文公开的实施例，附图中相似的参考标号表示相似的元件，其中：
图1示出能够与数字极性发射机(DPTX)架构结合使用的按照本文所公开主题的分段数字-时间转换器(DTC)的功能框图；
图2示出按照本文所公开主题的数字-时间转换器(DTC)的一部分的功能框图的一个示范实施例；
图3A示出按照本文所公开主题的DCEI的一个示范实施例的功能框图；
图3B示出对于M=0、0<M<2N和M=2N的一般情况以及对于N=2的示范说明情形说明来自DCEI的经内插的精细相位OUT信号的时序图；
图3C示出按照本文所公开主题、配置用于差分信号的内插器的一个示范实施例的功能框图；
图4示出图1、图2、图3A和图3C中所示的DTC的示范实施例的操作的示范说明性序列；
图5A和图5B示出对于包括512个内插器的示范DCEI，对于由2π/64所分隔的两个相位，用于2.4GHz载波的上升沿的Δ步长(例如Δ=6.51ps)的全覆盖的预计精细相位信号OUT；
图6示出作为在DCEI的输入的2π/64与2π/32之间的两个粗略相位步长和在两个粗略相位步长之间的512个精细DCEI控制位步长的函数，在2.4GHz载波的第一谐波的相移的模拟结果；
图7示出对于在DCEI的输入处的三个粗略相位步长和512个精细DCEI控制位步长，来自2.4GHz载波的200MHz处的抖动和相位噪声的模拟结果；
图8示出按照本文所公开主题的信息操控系统的示范功能框图；
图9示出按照本文所公开的一个或多个实施例、可选地可包括触摸屏的图8的信息操控系统的一个示范实施例的等距视图；以及
图10示出制造产品的一个示范实施例，制造产品包括其上存储了计算机可读指令的非暂时计算机可读存储介质，计算机可读指令在由计算机类型装置执行时，产生按照本文所公开主题的各种技术和方法的任一种。
将会理解，为了说明的简洁和/或清楚，附图所示的元件不一定按比例绘制。例如，为了清楚起见，有些元件的尺寸可相对于其它元件经过放大。附图的缩放比例并不表示其中所示各种元件的精确尺寸和/或尺寸比。另外，如果认为适当，附图之中重复使用了参考标号以表明对应和/或类似的元件。
具体实施方式
本文所述技术的实施例涉及数字-时间转换器(DTC)架构，该架构包括用于生成与粗略延迟/相位段自对准的精细延迟/相位信号的数控边沿内插器(DCEI)，并且不需要校准技术。在以下描述中，提出许多具体细节，以便提供对本文所公开实施例的透彻理解。但是，相关领域的技术人员将会知道，没有这些具体细节中的一种或多种或者采用其它方法、组件、材料等，能够实施本文所公开的实施例。在其它情况下，没有详细示出或描述众所周知的结构、材料或操作，以免使本说明书的各方面难以理解。
本说明书通篇提到的“一个实施例”或“实施例”表示结合该实施例所述的具体特征、结构或特性包含在至少一个实施例中。因此，短语“在一个实施例中”或“在实施例中”在本说明书通篇的各个位置的出现不一定都指的是同一个实施例。此外，具体特征、结构或特性可按照任何适当方式组合在一个或多个实施例中。另外，词语“示范”在本文中用来表示“用作示例、实例或举例说明”。本文中描述为“示范”的任何实施例不要理解为相对于其它实施例一定是优选的或有利的。如本文所使用的术语“段(segment)”表示逻辑，诸如但不限于提供特定段的功能性的一个或多个电路装置和/或软件和/或固件。
各种操作可依次地并且以最有助于理解所要求保护的主题的方式被描述为多个分立操作。但是，描述的顺序不应当被理解为暗示这些操作必然是顺序相关的。具体来说，这些操作不需要按呈现的顺序来执行。所述操作可按照与所述实施例不同的顺序来执行。可执行各种附加操作，和/或在附加实施例中可省略所述操作。
本文所公开主题的实施例提供一种数字-时间转换器(DTC)架构，该架构包括用于生成与粗略延迟/相位段自对准的精细延迟/相位信号的数控边沿内插器(DCEI)，并且不需要校准技术。本文所公开主题的实施例提供用于在DTC的粗略段的相邻粗略延迟/相位步长抽头之间内插精细延迟/相位步长的系统和方法。另外，本文所公开主题的实施例是频率无关的，并且提供真正的相位内插。
为了使常规DTC生成精细粒度的延迟，一种方式是使用分段DTC架构，使得能够为宽带宽的经相位调制的LO信号生成准确2π相位范围。一个段生成粗略延迟/相位信号，而第二段从粗略延迟/相位信号来生成精细延迟/相位信号。用于精细延迟/相位段的常规方式是使用数控延迟线(DCDL)，其中延迟单元的电容性负载是数控的。
但是，常规分段DTC方式的一个显著缺点是，粗略段和精细段的相应延迟不一定对准。也就是说，精细段的DCDL的延迟/相位范围一般没有与粗略延迟/相位生成段的各个延迟对准。各个粗略延迟之间的失配是由例如制造工艺偏差引起的。要补偿各个粗略延迟，DCDL必须提供重叠(例如长于)粗略延迟/相位生成段的最大单个最低有效位(LSB)延迟的延迟范围。因此，精细延迟/相位生成段与粗略延迟/相位生成段之间的延迟未对准要求精心设计的初始校准技术和详尽的查找表(LUT)来存储校准调整，使得DCDL延迟范围可适合每个粗略延迟步长。另外，校准必须在“寂静”时间(例如没有TX或RX的时间)期间重复进行，以便校正温度和电压操作变化，使得避免所生成延迟/相位的非单调性。此外，因为DCDL是延迟控制元件而不是相位控制元件，所以校准需要在各个操作频率重复进行，以匹配各种操作频率的相位和延迟调制。
图1示出能够用作数字极性发射机(DPTX)架构的一部分的、按照本文所公开主题的分段数字-时间转换器(DTC)100的功能框图。DTC 100包括粗略延迟生成段101和精细延迟生成段102。粗略延迟段101包括抽头延迟线(TDL)105和偶数/奇数相位复用器(E/O MUX)107。精细延迟段102包括数控边沿内插器(DCEI)108。本地振荡器(LO)103输出LO信号104，信号104被输入到TDL 105。将要被调制到LO信号104上的相位调制输入值被输入到控制逻辑106。控制逻辑106处理相位调制输入值并且将其分为粗略延迟/相位控制位组和精细延迟/相位控制位组。粗略延迟/相位控制位被输入到E/O MUX 107，并且控制分别从偶数相位输出和从奇数相位输出所输出的特定偶数或奇数相位信号。偶数和奇数相位输出分别输入到DCEI 108的IN1和IN2输入。来自控制逻辑106的精细延迟/相位控制位输出被输入到DCEI 108，并且控制精细延迟/相位输出信号OUT的输入到IN1和IN2的偶数与奇数相位之间的内插。
图2示出按照本文所公开主题的数字-时间转换器(DTC)100的一部分的功能框图的一个示范实施例。具体来说，图2示出E/O MUX 108和DCEI 108，其中所示的具体示范实施例配置用于相位控制的五个粗略位和相位控制的九个精细位。这种示范配置可用于例如2.5GHz(例如2.5GHz载波)的LO信号，其中五个粗略控制位提供12.5ps的(粗略)LSB分辨率，以及九个精细控制位提供大约25fs的(精细)LSB分辨率。
E/O MUX 107在图2中示为偶数相位复用器(偶数MUX)107E和奇数相位复用器(奇数MUX)107O。对于图2所示的示范实施例，偶数MUX 107E和奇数MUX 107O是16:1复用器，由此提供总共32个粗略延迟/相位步长。在其它示范实施例中，偶数MUX 107E和奇数MUX 107O一般能够是K:1复用器，其中K是等于或大于2的整数。偶数和奇数MUX共同提供总共2K个粗略延迟/相位步长。
偶数MUX 107E接收从例如32抽头的抽头延迟线(TDL)(图2中未示出)输出的偶数延迟/相位。类似地，奇数MUX 107O接收从32抽头的TDL输出的奇数延迟/相位。具体来说，偶数MUX 107E接收偶数相位φ=0、φ=2π/16、…、φ=30π/16，以及奇数MUX 107O接收奇数相位φ=π/16、φ=3π/16、…、φ=31π/16。每个相位集合(偶数或奇数)相差一个LSB粗略控制位，并且步进两个LSB粗略控制位。偶数MUX的输出被输入到DCEI 202的输入IN1，以及奇数MUX的输出被输入到DCEI 108的输入IN2。输入到DCEI 108的精细控制位控制DCEI 108的经内插的精细延迟/相位输出信号OUT。
图3A示出按照本文所公开主题的DCEI 108的一个示范实施例的功能框图。DCEI 108包括2N个内插器301，其中N是大于或等于2的整数。具体来说，N是用来控制来自DCEI 108的经内插的精细延迟/相位输出的位的数量。各内插器301包括第一反相器302和第二反相器303。至第一反相器302的输入IN1耦合到偶数MUX 107E(图2)的输出，以及至第二反相器303的输入IN2耦合到奇数MUX 107O(图2)的输出。反相器302和303的输出耦合在一起，然后耦合到缓冲反相器304的输入。缓冲反相器304的输出驱动DCEI 108的经内插的精细延迟/相位输出信号OUT(图2)。反相器302还经由开关305耦合到电源电压+V。类似地，反相器303经由开关306耦合到电源电压+V。开关305和306接收控制信号                                               和，并且控制反相器302和303是否响应IN1和IN2输入信号。虽然反相器302和303被示为耦合到电源电压+V，但是应当理解，本文所公开主题并不局限于此，而是除了其它众所周知的电路配置之外，还可按照众所周知的方式来控制其它电源和/或地以提供所述功能性。还应当理解，其它众所周知的技术可备选地用于控制反相器302和303是否响应IN1和IN2输入信号。
按照本文所公开主题的实施例，DCEI 108的2N个内插器301相互并联耦合到信号IN1、IN2和OUT。也就是说，各内插器301的IN1输入耦合到偶数MUX 107E的输出，以及各内插器301的IN2输入耦合到奇数MUX 107O的输出。内插器301的所有反相器302和303的输出耦合在一起并且耦合到缓冲反相器304的输入。缓冲反相器304的输出输出经内插的精细延迟/相位信号OUT。在一个示范备选实施例中，内插器301可配置为2:1复用器，其根据施加到内插器301的精细控制位有选择地使IN1或IN2通过。
在一个示范实施例中，精细控制位经过解码并且配置成提供与精细控制位的每个值对应的互补控制信号对。也就是说，对于图2所示的示范配置(其中使用九个精细控制位)，将存在29个互补控制信号对。每个相应的互补控制信号对分别输入到对应内插器301的和信号。使用负逻辑惯例(例如，“真”条件为低的位信号)，如果输出位(或者输出位补码)为低，则反相器302、303耦合到电源+V，并且因此响应对应输入信号IN1或IN2。如果输出位(或者输出位补码)为高，则反相器302、303没有耦合到电源+V，并且因此不响应对应输入信号IN1或IN2。应当理解，本文所公开主题并不局限于此，而是内插器301可配置用于正逻辑布置。
如果输入到DCEI 108的精细控制位的值M等于0，则内插器301的所有反相器302均响应IN1输入，而没有反相器303响应IN2输入。如果输入到DCEI 108的精细控制位的值M为0<M<2N，则总共M个反相器302响应IN1输入，并且总共2N-M个反相器303响应IN2输入。如果输入到DCEI 108的精细控制位的值M等于2N，则没有反相器302响应IN1输入，而所有反相器303均响应IN2输入。只要本文中定义为输入到IN1的信号(例如偶数相位)与输入到IN2的信号(例如奇数相位)之间的时间延迟的Δ大于IN1和IN2的相应边沿的上升和下降时间，则经内插的精细相位信号OUT的边沿(上升或下降)的时间中的位置将相对于IN1和IN2并且以Δ/2N的分辨率步长来近似内插。
图3B示出对于M=0、0<M<2N和M=2N的一般情况说明来自DCEI 108的经内插的精细相位OUT信号的时序图。图3B还示出N=2的示范说明性情形的时序图。对于N=2，DCEI 108包括四个内插器301。另外，存在驱动开关305和306的四对互补信号和。对于N=2的这个示例，如果M=0，则施加到开关305的控制信号将为0000，并且施加到开关306的控制信号将为1111。对于M=0，不需要执行内插，并且全部四个内插器301的反相器302被加电，而反相器303未加电。全部四个(加电的)反相器302响应IN1的边沿，以及经内插的精细相位信号OUT对应于图3B中的M=0。
如果M=1，则施加到开关305的控制信号例如将为0001，以及四个内插器301的三个反相器302被加电并且响应IN1的边沿，而一个反相器303被加电并且响应IN2的边沿。经内插的精细相位信号OUT对应于图3B中的M=1。
如果M=2，则施加到开关305的控制信号例如将为0011，以及四个内插器301的两个反相器302被加电并且响应IN1的边沿，而两个反相器303被加电并且响应IN2的边沿。经内插的精细相位信号OUT对应于图3B中的M=2。
如果M=3，则施加到开关305的控制信号例如将为0111，以及四个内插器301的一个反相器302被加电并且响应IN1的边沿，而三个反相器303被加电并且响应IN2的边沿。经内插的精细相位信号OUT对应于图3B中的M=3。
最后，如果M=4，则施加到开关305的控制信号例如将为1111，以及没有反相器302被加电，也没有反相器302响应IN1的边沿，而四个反相器303被加电并且响应IN2的边沿。经内插的精细相位信号OUT对应于图3B中的M=4。
图3C示出按照本文所公开主题、配置用于差分信号的内插器301’的一个示范实施例的功能框图。差分内插器301’包括第一对反相器302a和302b以及第二对反相器303a和303b。差分输入IN1和分别施加到反相器302a和302b的输入。类似地，差分输入IN2和分别施加到反相器303a和303b的输入。反相器302a、302b、303a和303b的输出耦合到反相器304a和304b，其配置成提供差分的经内插的精细相位信号OUT和。反相器302a、302b、303a和303b经由开关305a、305b、306a和306b耦合到电源+V。互补差分控制信号施加到开关305a和305b以及开关306a和306b。虽然反相器302a、302b、303a和303b示为耦合到电源电压+V，但是应当理解，本文所公开主题并不局限于此，而是除了其它众所周知的电路配置之外，还可按照众所周知的方式来控制其它电源和/或地以提供所述功能性。还应当理解，其它众所周知的技术可备选地用于控制反相器302a、302b、303a和303b是否响应IN1、、和输入信号。应当理解，本文所公开主题并不局限于此，而是内插器301’可配置用于正逻辑布置。
图4示出图1、图2、图3A和图3C中所示的DTC 100的示范实施例的操作400的示范说明性代码斜坡序列。在401，偶数相位开始于φ=0，而奇数相位开始于φ=π/32。另外，用于这个说明的精细控制位全部开始于0，使得所有内插器301均响应对IN1的偶数相位输入。在402，精细位依次增加，直到所有精细控制位处于1，在这种情况下，内插器301全部响应对IN2的奇数相位输入。在403，输入到偶数MUX 107E的粗略控制位步进一个LSB步长(例如从φ=0到φ=2π/32)。在这点上，没有内插器301响应输入IN1处的偶数相位，因此DCEI 108的输出不受偶数MUX 107E的相位步长影响。在404，精细控制位这时又依次减小到全部为0，使得所有内插器301响应IN1。在405，奇数相位MUX 204则步进一个相位步长，从φ=π/32到φ=3π/32。在这点，没有内插器301响应对IN2的奇数相位输入，并且DECI 108的输出不受奇数MUX 107O的相位步长影响。在406，精细控制位则增加到所有精细控制位为1(例如，所有内插器301均响应对IN2的奇数相位输入)。在407，该序列重复进行，直到偶数相位MUX 107E为φ=0，而奇数相位MUX 107O为φ=31π/32。在408，当所有精细控制位减小到0时，奇数相位能够从φ=31π/32步进到φ=π/32，以及该序列在409重复进行。虽然图4所示操作的示范序列开始于偶数相位φ=0而奇数相位在φ=π/32，但是应当理解，本文所公开主题并不局限于此，而是可开始于任何两个相邻的偶数和奇数粗略相位，和/或应当理解，操作序列能够以奇数粗略相位开始。
应当注意与本文所公开主题有关的两个方面。首先，DCEI 108配置成使得经内插的精细相位信号OUT完全覆盖IN1与IN2之间的范围；因此，经内插的精细相位信号OUT与各个相应抽头自对准，并且不需要校准技术来对准粗略和精细DTC段。此外，即使某个失配存在于个别粗略延迟/相位之间，本文所公开主题也确保相位的单调性以及2π的完全和准确覆盖。由控制位代码所引起的DCEI的输出中的任何相位非线性能够通过使用众所周知的预失真技术来校正。其次，奇数/偶数之间的粗略位的步进确保粗略相位的连续翻转，因为每个相位具有一个MUX通路，并且在粗略位翻转时不改变MUX通路。
图5-7示出包括512个内插器的示范DCEI的模拟结果。具体来说，图5A示出对于由2π/64所分隔的两个相位，用于2.4GHz载波的上升沿的Δ步长(例如Δ=6.51ps)的全覆盖的预计精细相位信号OUT。图5B更详细地示出图5A的Δ步长的全覆盖。
图6示出作为在DCEI的输入的2π/64与2π/32之间的两个粗略相位步长和在两个粗略相位步长之间的512个精细DCEI控制位步长的函数、对于2.4GHz载波在第一谐波的相移的模拟结果。具体来说，图6示出本文所公开主题的连续操作，并且能够容易操控宽范围的输入步长，由此容易操控粗略位中的失配影响。
图7示出对于在DCEI的输入处的三个粗略相位步长和512个精细DCEI控制位步长、来自2.4GHz载波在200MHz的抖动和相位噪声的模拟结果。具体来说，图7示出按照本文所公开主题的DCEI提供允许良好共存能力的噪声最低限度。
图8示出按照本文所公开主题的信息操控系统800的示范功能框图。图8的信息操控系统800可有形地包含一个或多个数字极性发射机(DPTX)装置，其中包括按照本文所公开主题的数字-时间转换器(DTC)，DTC包括用于生成与粗略延迟/相位段自对准的精细延迟/相位信号的数控边沿内插器(DCEI)，并且无需粗略/精细对准校准技术。在一个示范实施例中，信息操控系统800可包括移动类型装置或者能够经由无线网络进行无线通信的信息操控系统，诸如但不限于笔记本类型计算机、蜂窝电话、个人数字助理、M2M类型装置等。虽然信息操控系统800表示若干类型的计算平台的一个示例，但是信息操控系统800可包括与图8所示相比、更多或更少的元件和/或不同的元件布置，并且所要求保护的主题的范围并不局限于这些方面。
在一个或多个实施例中，信息操控系统800可包括一个或多个应用处理器810和基带处理器812。应用处理器810可用作通用处理器，以运行信息操控系统800的各种子系统和应用，并且用于控制按照本文所公开主题的数字-时间转换器(DTC)，DTC包括用于生成与粗略延迟/相位段自对准的精细延迟/相位信号的数控边沿内插器(DCEI)，并且无需粗略/精细对准校准技术。应用处理器810可包括单核或者备选地可包括多个处理核，其中，所述核中的一个或多个可包括数字信号处理器或数字信号处理核。此外，应用处理器810可包括设置在同一芯片上的图形处理器或协处理器，或者备选地，耦合到应用处理器810的图形处理器可包括分开的分立图形芯片。应用处理器810可包括板上存储器、例如高速缓冲存储器，并且还可耦合到外部存储器装置，例如同步动态随机存取存储器(SDRAM) 814，用于存储和/或执行例如能够控制按照本文所公开主题的数字-时间转换器(DTC)的应用，DTC包括用于生成与粗略延迟/相位段自对准的精细延迟/相位信号的数控边沿内插器(DCEI)，并且无需粗略/精细对准校准技术。在操作期间，甚至当信息操控系统800断电时，NAND闪存816也用于存储应用和/或数据。
在一个示范实施例中，候选节点的列表可存储在SDRAM 814和/或NAND闪存816中。此外，应用处理器810可执行SDRAM 814和/或NAND闪存816中存储的计算机可读指令，导致控制按照本文所公开主题的数字-时间转换器(DTC)，DTC包括用于生成与粗略延迟/相位段自对准的精细延迟/相位信号的数控边沿内插器(DCEI)，并且无需粗略/精细对准校准技术。
在一个示范实施例中，基带处理器812可控制信息操控系统800的宽带无线电功能。基带处理器812可在NOR闪存818中存储用于控制这类宽带无线电功能的代码。基带处理器812控制无线广域网(WWAN)收发机820，收发机820用于对宽带网络信号进行调制和/或解调，例如用于经由IEEE 802.11ac网络、3GPP LTE网络和/或4GPP LTE网络等进行通信，如本文中针对图8所述。WWAN收发机820耦合到一个或多个功率放大器822，功率放大器822分别耦合到一个或多个天线824，用于经由WWAN宽带网络发送和接收射频信号。在一个示范实施例中，功率放大器822中的一个或多个包括数字极性发射机，数字极性发射机包括按照本文所公开主题的数字-时间转换器(DTC)，DTC包括数控边沿内插器(DCEI)。基带处理器812还可控制无线局域网(WLAN)收发机826，收发机826耦合到一个或多个适当天线828，并且可以能够经由基于蓝牙的标准、基于IEEE 802.11的标准、基于IEEE 802.16的标准、基于IEEE 802.18的无线网络标准、基于3GPP的协议无线网络、基于第三代合作伙伴项目长期演进(3GPP LTE)的无线网络标准、基于3GPP2空中接口演进(3GPP2 AIE)的无线网络标准、基于高级3GPP LTE的无线网络、基于UMTS的协议无线网络、基于CDMA2000的协议无线网络、基于GSM的协议无线网络、基于蜂窝数字分组数据(基于CDPD)的协议无线网络、基于Mobitex的协议无线网络、基于近场通信(基于NFC)的链路、基于WiGig的网络、基于ZigBee的网络等进行通信。应当注意，这些只是应用处理器810和基带处理器812的示范实现，并且所要求保护的主题的范围并不局限于这些方面。例如，SDRAM 814、NAND闪存816和/或NOR闪存818中的任一个或多个可包括其它类型的存储器技术，诸如基于磁的存储器、基于硫属化物的存储器、基于相变的存储器、基于光的存储器或者基于奥氏效应的存储器，并且所要求保护的主题的范围并不局限于这个方面。
在一个或多个实施例中，应用处理器810可驱动显示器830以用于显示各种信息或数据，并且还可经由触摸屏832、例如经由手指或触控笔从用户接收触摸输入。在一个示范实施例中，屏幕832向用户显示菜单和/或选项，这些选项是经由手指和/或触控笔可选择的，以用于将信息输入信息操控系统800中。
环境光传感器834可用来检测环境光的量，其中信息操控系统800进行操作，例如，以根据环境光传感器834所检测的环境光的强度而定来控制显示器830的亮度或对比度值。一个或多个照相机836可用来捕获图像，这些图像由应用处理器810来处理和/或至少暂时存储在NAND闪存816中。此外，应用处理器可耦合到陀螺仪838、加速计840、磁力计842、音频编码器/解码器(CODEC)844和/或全球定位系统(GPS)控制器846(耦合到适当GPS天线848)，用于检测各种环境属性，包括信息操控系统800的位置、移动和/或取向。备选地，控制器846可包括全球导航卫星系统(GNSS)控制器。音频CODEC 844可耦合到一个或多个音频端口850，以便经由内部装置和/或经由通过音频端口850(例如通过耳机和话筒插孔)耦合到信息操控系统的外部装置来提供话筒输入和喇叭输出。另外，应用处理器810可耦合到一个或多个输入/输出(I/O)收发机852，以耦合到一个或多个I/O端口854，诸如通用串行总线(USB)端口、高清晰度多媒体接口(HDMI)端口、串行端口等等。此外，I/O收发机852中的一个或多个可耦合到用于诸如安全数字(SD)卡或者订户身份模块(SIM)卡之类的可选可拆卸存储器的一个或多个存储器插槽856，但是所要求保护的主题的范围并不局限于这些方面。
图9示出按照本文所公开的一个或多个实施例、可选地可包括触摸屏的图8的信息操控系统的一个示范实施例的等距视图。图9示出有形地实施为蜂窝电话、智能电话、智能类型装置或平板类型装置等的图8的信息操控系统800的示例实现，其可包括一个或多个数字极性发射机(DPTX)装置，其中包括按照本文所公开主题的数字-时间转换器(DTC)，DTC包括用于生成与粗略延迟/相位段自对准的精细延迟/相位信号的数控边沿内插器(DCEI)，并且无需粗略/精细对准校准技术。信息操控系统800可包括具有显示器830的壳体910，显示器830可包括触摸屏832，用于经由用户的手指916和/或经由触控笔918接收触觉输入控制和命令，以控制一个或多个应用处理器810。壳体910可容纳信息操控系统800的一个或多个组件，例如一个或多个应用处理器810，SDRAM 814、NAND闪存816、NOR闪存818中的一个或多个，基带处理器812和/或WWAN收发机820。信息操控系统800还可以可选地包括物理致动器区920，其可包括键盘或按钮，用于经由一个或多个按钮或开关来控制信息操控系统800。信息操控系统800还可包括存储器端口或插槽856，用于接纳非易失性存储器，诸如例如采取安全数字(SD)卡或订户身份模块(SIM)卡的形式的闪速存储器。可选地，信息操控系统800还可包括一个或多个喇叭和/或话筒924以及用于将信息操控系统800连接到另一个电子装置、坞、显示器、电池充电器等的连接端口854。另外，信息操控系统800可在壳体910的一侧或多侧包括耳机或喇叭插孔928以及一个或多个照相机836。应当注意，图8和图9的信息操控系统800在各种布置中可包括比所示的更多或更少的元件，并且所要求保护的主题的范围并不局限于这个方面。
图10示出制造产品1000的一个示范实施例，制造产品1000包括其上存储了计算机可读指令的非暂时计算机可读存储介质1001，计算机可读指令在由计算机类型装置执行时产生按照本文所公开主题的各种技术和方法的任一种。可用于计算机可读存储介质1001的示范计算机可读存储介质可以是，但不限于，基于半导体的存储器、基于光的存储器、基于磁的存储器或者它们的组合。
能够根据以上详细描述进行这些修改。以下权利要求书中使用的术语不应当被理解为将范围局限于说明书和权利要求书中公开的具体实施例。而是，本文所公开的实施例的范围由以下权利要求来确定，要按照权利要求解释的已制定原则来解释这些权利要求。

Claims (25)

1. 一种数字-时间转换器(DTC)，包括：
粗略延迟/相位段，所述粗略延迟/相位段生成粗略延迟/相位信号，所述粗略延迟/相位信号包括偶数延迟/相位信号和奇数延迟/相位信号；以及
精细/相位延迟段，所述精细/相位延迟段包括偶数粗略延迟/相位输入和奇数粗略延迟/相位输入，所述偶数粗略延迟/相位输入接收所述偶数粗略相位信号，所述奇数粗略延迟/相位输入接收所述奇数粗略相位信号，所述精细/延迟段响应精细延迟/相位控制信号以生成作为所述偶数延迟/相位信号和所述奇数延迟/相位信号的内插的精细延迟/相位输出信号。
2. 如权利要求1所述的DTC，其中，所述精细延迟/相位控制信号包括具有2N个值的二进制信号，其中N包括等于或大于2的整数，以及
其中，所述精细延迟/相位段还包括2N个内插器，各内插器耦合到所述偶数粗略相位信号和所述奇数粗略相位信号，并且由所述精细延迟/相位控制信号来控制以基于所述精细延迟/相位控制信号的值来响应所述偶数粗略相位信号或者所述奇数粗略相位信号，各内插器的输出耦合在一起以形成所述精细延迟/相位输出信号。
3. 如权利要求2所述的DTC，其中，如果所述精细延迟/相位控制信号的值M等于0(M=0)，则所有内插器都响应所述偶数粗略相位信号，
其中，如果0<M<2N，则M个内插器响应所述偶数粗略相位信号，而2N-M个内插器响应所述奇数粗略相位信号；以及
其中，如果M=2N，则所有2N个内插器响应所述奇数粗略相位信号。
4. 如权利要求2所述的DTC，其中，如果所述精细延迟/相位控制信号的值M等于0，则所有内插器都响应所述奇数粗略相位信号，
其中，如果0<M<2N，则M个内插器响应所述奇数粗略相位信号，而2N-M个内插器响应所述偶数粗略相位信号；以及
其中，如果M=2N，则所有2N个内插器响应所述偶数粗略相位信号。
5. 如权利要求1所述的DTC，其中，所述精细延迟/相位输出信号是用于数字极性发射机信号的相位调制信号。
6. 如权利要求1所述的DTC，其中，所述DTC包括数字极性发射机(DPT)的一部分。
7. 如权利要求6所述的DTC，其中，所述数字极性发射机包括蜂窝电话、智能电话、智能类型装置或平板类型装置的一部分。
8. 如权利要求7所述的DTC，其中，所述蜂窝电话、智能电话、智能类型装置或平板类型装置还包括能够接收来自用户或触控笔的触摸的输入信息的触摸屏显示器。
9. 一种数字极性发射机，包括：
数字-时间转换器(DTC)，所述数字-时间转换器包括粗略延迟/相位段和精细/相位延迟段，所述粗略延迟/相位段从本地振荡器信号生成偶数延迟/相位信号和奇数延迟/相位信号，所述精细/相位延迟段接收所述偶数粗略相位信号和所述奇数粗略相位信号，并且所述精细/延迟段响应精细延迟/相位控制信号以生成作为所述偶数延迟/相位信号和所述奇数延迟/相位信号的内插的精细延迟/相位信号输出信号；以及
数字功率放大器，所述数字功率放大器耦合到所述精细延迟/相位输出信号，并且接收幅度调制信号，所述数字功率放大器响应所述精细延迟/相位信号和所述幅度调制信号以输出待传送的经幅度和相位调制的信号，所述精细延迟/相位输出信号包括用于所述数字极性发射机的相位调制信号。
10. 如权利要求9所述的数字极性发射机，其中，所述精细延迟/相位控制信号包括具有2N个值的二进制信号，其中N包括等于或大于2的整数，以及
其中，所述精细延迟/相位段还包括2N个内插器，各内插器耦合到所述偶数粗略相位信号和所述奇数粗略相位信号，并且由所述精细延迟/相位控制信号来控制以基于所述精细延迟/相位控制信号的值来响应所述偶数粗略相位信号或者所述奇数粗略相位信号，各内插器的输出耦合在一起以形成所述精细延迟/相位输出信号。
11. 如权利要求10所述的数字极性发射机，其中，如果所述精细延迟/相位控制信号的值M等于0(M=0)，则所有内插器都响应所述偶数粗略相位信号，
其中，如果0<M<2N，则M个内插器响应所述偶数粗略相位信号，而2N-M个内插器响应所述奇数粗略相位信号；以及
其中，如果M=2N，则所有2N个内插器响应所述奇数粗略相位信号。
12. 如权利要求10所述的数字极性发射机，其中，如果所述精细延迟/相位控制信号的值M等于0，则所有内插器都响应所述奇数粗略相位信号，
其中，如果0<M<2N，则M个内插器响应所述奇数粗略相位信号，而2N-M个内插器响应所述偶数粗略相位信号；以及
其中，如果M=2N，则所有2N个内插器响应所述偶数粗略相位信号。
13. 如权利要求12所述的数字极性发射机，其中，所述数字极性发射机包括数字极性发射机(DPT)的一部分。
14. 如权利要求13所述的数字极性发射机，其中，所述数字极性发射机包括蜂窝电话、智能电话、智能类型装置或平板类型装置的一部分。
15. 如权利要求14所述的数字极性发射机，其中，所述蜂窝电话、智能电话、智能类型装置或平板类型装置还包括能够接收来自用户或触控笔的触摸的输入信息的触摸屏显示器。
16. 一种用于数字极性发射机的数字-时间转换器(DTC)的生成精细延迟/相位信号的方法，所述方法包括：
生成包括偶数延迟/相位信号和奇数延迟/相位信号的粗略延迟/相位信号；以及
基于精细延迟/相位控制信号生成作为所述偶数延迟/相位信号和所述奇数延迟/相位信号的内插的精细延迟/相位输出信号，所述精细延迟/相位控制信号包括具有2N个值的二进制信号，其中N包括等于或大于2的整数，所述精细延迟/相位输出信号包括用于数字极性发射机信号的相位调制信号。
17. 如权利要求16所述的方法，其中，生成所述精细延迟/相位输出信号包括：采用所述精细延迟/相位控制信号来控制2N个内插器，各内插器耦合到所述偶数粗略相位信号和所述奇数粗略相位信号，并且由所述精细延迟/相位控制信号来控制以基于所述精细延迟/相位控制信号的值来响应所述偶数粗略相位信号或者所述奇数粗略相位信号，各内插器的输出耦合在一起以形成所述精细延迟/相位输出信号。
18. 如权利要求17所述的方法，其中，如果所述精细延迟/相位控制信号的值M等于0(M=0)，则所有内插器都响应所述偶数粗略相位信号，
其中，如果0<M<2N，则M个内插器响应所述偶数粗略相位信号，而2N-M个内插器响应所述奇数粗略相位信号；以及
其中，如果M=2N，则所有2N个内插器响应所述奇数粗略相位信号。
19. 如权利要求17所述的方法，其中，如果所述精细延迟/相位控制信号的值M等于0，则所有内插器都响应所述奇数粗略相位信号，
其中，如果0<M<2N，则M个内插器响应所述奇数粗略相位信号，而2N-M个内插器响应所述偶数粗略相位信号；以及
其中，如果M=2N，则所有2N个内插器响应所述偶数粗略相位信号。
20. 一种信息操控系统，包括：
处理器和耦合到所述处理器的存储器；以及
耦合到所述处理器的射频收发机，所述射频收发机包括数字极性发射机，所述数字极性发射机包括数字功率放大器和数字-时间转换器(DTC)，所述DTC包括：
粗略延迟/相位段，所述粗略延迟/相位段生成粗略延迟/相位信号，所述粗略延迟/相位信号包括偶数延迟/相位信号和奇数延迟/相位信号；以及
精细/相位延迟段，所述精细/相位延迟段包括偶数粗略延迟/相位输入和奇数粗略延迟/相位输入，所述偶数粗略延迟/相位输入接收所述偶数粗略相位信号，所述奇数粗略延迟/相位输入接收所述奇数粗略相位信号，所述精细/延迟段响应精细延迟/相位控制信号以生成作为所述偶数延迟/相位信号和所述奇数延迟/相位信号的内插的精细延迟/相位输出信号，并且所述精细延迟/相位输出信号包括用于数字极性发射机信号的相位调制信号。
21. 如权利要求20所述的信息操控系统，其中，所述精细延迟/相位控制信号包括具有2N个值的二进制信号，其中N包括等于或大于2的整数，以及
其中，所述精细延迟/相位段还包括2N个内插器，各内插器耦合到所述偶数粗略相位信号和所述奇数粗略相位信号，并且由所述精细延迟/相位控制信号来控制以基于所述精细延迟/相位控制信号的值来响应所述偶数粗略相位信号或者所述奇数粗略相位信号，各内插器的输出耦合在一起以形成所述精细延迟/相位输出信号。
22. 如权利要求21所述的信息操控系统，其中，如果所述精细延迟/相位控制信号的值M等于0(M=0)，则所有内插器都响应所述偶数粗略相位信号，
其中，如果0<M<2N，则M个内插器响应所述偶数粗略相位信号，而2N-M个内插器响应所述奇数粗略相位信号；以及
其中，如果M=2N，则所有2N个内插器响应所述奇数粗略相位信号。
23. 如权利要求21所述的信息操控系统，其中，如果所述精细延迟/相位控制信号的值M等于0，则所有内插器都响应所述奇数粗略相位信号，
其中，如果0<M<2N，则M个内插器响应所述奇数粗略相位信号，而2N-M个内插器响应所述偶数粗略相位信号；以及
其中，如果M=2N，则所有2N个内插器响应所述偶数粗略相位信号。
24. 如权利要求20所述的信息操控系统，其中，所述信息操控系统包括蜂窝电话、智能电话、智能类型装置或平板类型装置。
25. 如权利要求24所述的信息操控系统，其中，所述蜂窝电话、智能电话、智能类型装置或平板类型装置还包括能够接收来自用户或触控笔的触摸的输入信息的触摸屏显示器。
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