JP5416281B2

JP5416281B2 - 送信器

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Publication number: JP5416281B2
Application number: JP2012534475A
Authority: JP
Inventors: 州一福田
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2011-06-03
Filing date: 2012-05-23
Publication date: 2014-02-12
Anticipated expiration: 2032-05-23
Also published as: WO2012164876A1; US20130093495A1; EP2571175A4; US8929480B2; EP2571175A1; JPWO2012164876A1

Description

本発明は、送信器に係り、特に、デジタル／アナログ変換器を含む送信器に関する。

現在、複数の無線通信規格や複数の周波数のバンドに対応することができる携帯型の通信端末装置（以下、本明細書では携帯端末と記す）がある。複数の規格に対応することをマルチモード対応といい、複数の周波数のバンドに対応することをマルチバンド対応という。
このようなマルチモード／マルチバンド対応端末の送信に係る構成として、デジタルベースバンド信号をアナログ信号に変換（デジタル／アナログ変換）する際に、そのままＲＦ送信キャリア周波数への周波数変換も行い、デジタルからＲＦ周波数に直接に変調する送信器が近年知られている。このような送信器は、例えば、特許文献１に記載されている。

特許文献１に記載された発明では、広く知られた電流制御型デジタル／アナログ変換回路におけるトランジスタの縦積み回路の一部に、ギルバートセルミキサに類似した構成のＲＦ周波数変換回路を組み込んでいる。このような構成によれば、デジタル／アナログ変換器とＲＦ周波数変換器、あるいはＲＦ変調器とを独立した回路とし、デジタル／アナログ変換とＲＦ周波数変換とを複合化して同時に行うことを可能としている。

特許文献１に記載された送信器は、デジタル／ＲＦ変換器（Digital-to-RF-converter)、直接ＲＦ変換器（Direct RF converter)、あるいはそれによって構成される直接ＲＦ変調送信器（Direct RF Modulation Transmitter）等と呼ばれることがあり、従来型の分離動作する送信器においては通常必要とされる、デジタル／アナログ変換器とＲＦ周波数変換器との間のアナログベースバンドフィルタ回路を省略できる等、いくつかの利点を有している。
図６は、上記した構成の直接ＲＦ変調送信器の構成を例示した図である。図６に示した直接ＲＦ変調送信器は、２つのデジタル／ＲＦ変換器（Digital−to-RF-converter:ＤＲＣ)１、２と、２分周器３と、出力整合回路４とから構成される。

２分周器３には、周波数掛算用のＲＦ信号（以下、送信ローカルＲＦ信号と記す）Ｌ_ｏin+、送信ローカルＲＦ信号Ｌ_ｏin+の位相が反転された送信ローカルＲＦ信号Ｌ_ｏin-が外部から供給されている。２分周器３は、送信ローカルＲＦ信号Ｌ_ｏin+、Ｌ_ｏin-を入力し、９０度位相の異なる二対の差動ローカル信号Ｔ_xLoI+、Ｔ_xLoI-、Ｔ_xLoQ+、Ｔ_xLoQ-を生成してＤＲＣ１、２に各々出力する。この例では、２分周器３によって０度と９０度の差動ローカル信号を生成するため、送信ローカルＲＦ信号Ｌ_ｏin+、Ｌ_ｏin-の周波数は目的とする送信キャリア波の周波数の２倍になる。差動ローカル信号Ｔ_xLoI+、Ｔ_xLoI-、Ｔ_xLoQ+、Ｔ_xLoQ-の周波数は送信キャリア波の周波数となる。差動ローカル信号Ｔ_xLoI+、Ｔ_xLoI-と、Ｔ_xLoQ+、Ｔ_xLoQ-との間には、９０度の位相差がある。

ＤＲＣ１とＤＲＣ２とは、同様の構成を有している。ＤＲＣ１とＤＲＣ２とには、いわゆるＩＱ直交変調器と同じ形式の位相関係で差動ローカル信号Ｔ_xLoI+、Ｔ_xLoI-と、Ｔ_xLoQ+、Ｔ_xLoQ-が供給されることによって直接ＲＦ変調送信器が構成される。すなわち、ＤＲＣ１にはＩ（In-Phase：同相）デジタルベースバンド信号（図中に「ＩBBＤａｔａ」と記す）が入力される。また、ＤＲＣ２には、Ｑ（Quadrature：直交）デジタルベースバンド信号（図中に「ＱBBＤａｔａ」と記す）が入力される。

また、ＤＲＣ１、２には、サンプリングクロック信号ＣＬＫ_BBが入力される。ＤＲＣ１、２は、いずれもデジタル／アナログ変換機能とベースバンド信号をＲＦ信号に周波数変換する周波数掛算機能とを統合した機能を有する信号変換回路である。このような機能により、ＤＲＣ１は、クロック信号ＣＬＫ_BB、Ｉデジタルベースバンド信号、差動ローカル信号から出力差動信号を出力する。また、ＤＲＣ２は、クロック信号ＣＬＫ_BB、Ｑデジタルベースバンド信号、差動ローカル信号から出力差動信号を出力する。ＤＲＣ１、２から出力された出力差動信号は加算され、出力整合回路４、次段のパワーアンプ（図中に「ＰＡ」と記す）５を通して搬送波として出力される。

出力整合回路４は、容量やインダクタ素子等の受動素子で構成され、送信キャリア波の周波数を中心周波数とするバンドパス型のゲイン特性を有する回路である。なお、図６に示した直接ＲＦ変調送信器では、ＤＲＣ１、２が電流を出力することを想定していて、ＤＲＣ１が出力した出力差動信号と、ＤＲＣ２が出力した出力差動信号との加算は、信号経路を直接結合することによって実現される。

図７は、上記した特許文献１に記載されているＤＲＣ１、ＤＲＣ２の構成を示した回路である。ＤＲＣ１及びＤＲＣ２は、ＬＳＢ（Least Significant Bit）側の信号を処理するブロックと、ＭＳＢ（Most Significant Bit）側の信号を処理するブロックとを備えている。ＬＳＢ側のブロックは、ユニットセルがバイナリで重み付けされた電流源２００、２０１、…２０ｋと、ギルバートセル型に配置されたローカル信号用スイッチ２２０、２２１、…２２ｋと、データ信号用スイッチ２４０、２４１、…２４ｋとで構成されている。

また、ＭＳＢ（Most Significant Bit）側のブロックは、同じ値に重み付けされた電流源２１０と、ギルバートセル型に配置されたローカル信号用スイッチ２３０とデータ信号用スイッチ２５０とが必要なビット分だけ並列に接続された構成を有している。このような構成により、特許文献１に記載された直接ＲＦ変調送信器では、デジタル／アナログ変換と周波数掛算とを同時に行うことができる。なお、図７に示した例では、ＤＲＣの外部に設けられた外部負荷によって全セルの電流出力が電圧変換されることとなっている。

図８は、デジタル／ＲＦ変換器、あるいは直接ＲＦ変換器と呼ばれる回路の一般的な動作を説明するための図である。このような回路では、ＲＦ信号、デジタルベースバンド信号が入力され、ＲＦ信号がデジタルベースバンド信号によって変調されて出力される。変調された信号は、デジタルベースバンド信号が切り替わるタイミングで送信キャリア波の位相を反転した信号を出力する。

ここで、直接ＲＦ変調送信器から出力される出力信号のノイズについて説明する。直接ＲＦ変調送信器において、出力信号の搬送波近傍のノイズフロアを決定する主要要因は、内部素子から発生する熱雑音やフリッカ雑音と、デジタル／アナログ変換過程で発生する量子化雑音である。デジタル／アナログ変換と周波数掛算を別個の回路ブロックで行う送信器では、デジタル／アナログ変換直後にアナログフィルタを設置することが可能である。このため、周波数変換後の信号に量子化ノイズはほとんど含まれない。

ところが、図７に示した従来のＤＲＣは、上述したように、デジタル／アナログ変換機能と周波数掛算機能とを統合した機能を有している。こため、デジタル／アナログ変換で生じた量子化雑音が、そのまま搬送波近傍の雑音として出力される。このため、図７に示した従来のＤＲＣでは、デジタル／アナログ変換における量子化雑音の発生を低く抑えることが必要である。
以下に示す式（１）は通常のデジタル／アナログ変換器がフルスケールの希望波信号を出力したとき、デジタル／アナログ変換で発生する量子化雑音量を示している。式（１）は希望波信号レベルを基準としたときのノイズ量であり、Ｂはビット数、ｆｓはサンプリング周波数を示している。

式（２）は、図７に示したＤＲＣがフルスケールの希望波信号を出力したとき、デジタル／アナログ変換された信号が周波数掛算されて、高周波に周波数変換された場合の量子化雑音量を示している。式（１）、式（２）により、ノイズを低減するためには、ビット数Ｂの増加もしくはサンプリング周波数ｆｓの増加が必要であることが分かる。ＣＭＯＳ(Complementary Metal Oxide Semiconductor)回路において低い量子化雑音の実現を考えた場合、サンプリング周波数を実現可能な最大周波数とし、ノイズの低減に不足する分はビット数の増加で補うことが必要になる。

図７に示したＤＲＣ１、２をＭＯＳトランジスタで実現すると、ＤＲＣ１、２の面積の大部分を電流源２００〜２０ｋ、２１０が占めることになる。電流源２００〜２０ｋ、２１０の面積は、入力されるデジタル信号のビット数と必要な線形性（歪特性）から計算される電流ばらつきの精度で決定される。ここで、入力されるデジタル信号のビット数と、必要な線形性は、直接ＲＦ変調送信器が目標とする量子化雑音レベルに依存する。

ＭＯＳトランジスタから出力される電流の相対的なばらつきを、式（３）に示す。式（３）中のσI／Ｉは電流の相対的ばらつきの標準偏差である。Ａ_β、Ａ_VTは半導体プロセスに依存するばらつきのパラメータ、Ｖ_GSはＭＯＳトランジスタのゲート、ソース間の電圧、Ｖ_tはＭＯＳトランジスタの閾値電圧、ＷはＭＯＳトランジスタのチャネル幅、ＬはＭＯＳトランジスタのチャネル長を示している。

ここで、変換の対象となるデジタル信号のビット数が増加した場合、増加の前後で線形性の性能を同等に保つことを考える。電流の相対ばらつきの要求値が１／２^1/2になる点を考慮すると、前記した式（３）により、デジタル信号の１ビットの増加で電流源が占める面積を２倍にする必要がある。さらに、１ビットの増加でＤＲＣ１、２の構成に必要な素子数は２倍になることから、電流源面積は全体で４倍となる。このことより量子化ノイズの低減のためにビット数を増やす方法は、ＤＲＣ１、２の面積の増大という不利益を生じる。

また、無線通信器用のＲＦ送信器は出力されるＲＦ信号のノイズには、一般的に全周波数帯域で一様の値が要求されるわけではなく、ノイズに関する要求の厳しい周波数帯とそうでない周波数帯とが混在している。例えば、携帯電話規格であるＷ−ＣＤＭＡでは、受信と送信が同時に行われるＦＤＤ（Frequency Division Duplex）システムに適用され、受信周波数付近のノイズに関する要求が最も厳しくなっている。

Patent Application Publication US 2005／0111573 A1

しかし、従来の直接ＲＦ変調送信器をＣＭＯＳ半導体で実現した場合、量子化雑音の低減を図るためには、デジタル／アナログ変換のビット数を増加させることが必要であり、ビット数増加のためには、電流源となる素子間の電流の相対的なばらつきを抑えることが必要となる。電流の相対的なばらつきを抑えるためには、特性のばらつきが生じやすい微細な素子を直接ＲＦ変調送信器に使用し難くなる。このため、直接ＲＦ変調送信器では、ビット数の増加に伴って回路面積が増大する。回路面積の増大は、製造コストの増加に直結するため大きな問題である。
本発明は、上記の点に鑑み、低ノイズであって、かつ、回路面積が増大することを回避することができる送信器を提供することを目的とする。

上記した課題を解決するため、本発明の一態様の送信器は、並列に接続された複数の直接ＲＦ変換器（例えば図１に示したＤＲＣ３０２ａ〜３０２ｎ、３０６ａ〜３０６ｍ）と、上記複数の直接ＲＦ変換器に入力されるデジタルベースバンド入力信号（例えば図１に示したＩBBＤａｔa、ＱBBＤａｔa）を遅延させる複数の遅延回路（例えば図１に示した遅延回路３０４ａ〜３０４ｎ、３０７ａ〜３０７ｍ）と、上記複数の直接ＲＦ変換器から出力される各出力信号を加算する加算部（例えば図１に示した出力整合回路３０５）と、を含み、上記直接ＲＦ変換器が、上記デジタルベースバンド入力信号と共にＲＦ信号を入力し、上記デジタルベースバンド入力信号によって上記ＲＦ信号を変調し、上記出力信号として出力することを特徴とする。

また、本発明の一態様の送信器は、上記した発明において、上記複数の遅延回路が、上記複数の直接ＲＦ変換器と一対一に接続されるようにしてもよい。
また、本発明の一態様の送信器は、上記した発明において、上記複数の直接ＲＦ変換器が、Ｎ個の上記直接ＲＦ変換器を含む第１ブロックと、Ｍ個の上記直接ＲＦ変換器を含む第２ブロックと、を含み、上記第１ブロックに含まれる上記直接ＲＦ変換器が、同相デジタルベースバンド入力信号と共に第１ＲＦ信号を入力し、上記同相デジタルベースバンド入力信号によって上記第１ＲＦ信号を変調して第１出力信号として出力し、上記第２ブロックに含まれる上記直接ＲＦ変換器が、直交デジタルベースバンド入力信号と共に上記第１ＲＦ信号と位相が９０度相違する第２ＲＦ信号を入力し、上記直交デジタルベースバンド入力信号によって上記第２ＲＦ信号を変調して第２出力信号として出力し、上記加算部が、上記第１ブロックに含まれるＮ個（Ｎは自然数）の上記直接ＲＦ変換器のそれぞれから出力される上記第１出力信号と、上記第２ブロックに含まれるＭ個（Ｍは自然数）の上記直接ＲＦ変換器のそれぞれから出力される上記第２出力信号と、を加算するようにしてもよい。

また、本発明の一態様の送信器は、上記した発明において、上記複数の遅延回路の各々に対し、上記デジタルベースバンド入力信号の遅延量を設定する遅延制御回路（例えば図１に示した遅延制御回路３０９）をさらに含むようにしてもよい。
また、本発明の一態様の送信器は、上記した発明において、上記遅延制御回路が、上記第１ブロックに含まれる上記Ｎ個の直接ＲＦ変換器と接続された上記遅延回路の各々が上記同相デジタルベースバンド入力信号を遅延させる遅延量を設定し、上記第２ブロックに含まれる上記Ｍ個の直接ＲＦ変換器と接続された上記遅延回路の各々が上記直交デジタルベースバンド入力信号を遅延させる遅延量を設定するようにしてもよい。

また、本発明の送信器は、上記した発明において、上記第１ブロックと上記第２ブロックとがいずれも上記Ｎ個の直接ＲＦ変換器を含み（Ｍ＝Ｎ）、上記遅延制御回路は、上記第１ブロックに含まれる上記直接ＲＦ変換器のｉ番目（ｉは１以上、Ｎ以下の自然数）の上記直接ＲＦ変換器と、上記第２ブロックに含まれる上記直接ＲＦ変換器のｉ番目の上記直接ＲＦ変換器とに、同じ遅延量を設定するようにしてもよい。

また、本発明の送信器は、上記した発明において、上記遅延回路が、上記デジタルベースバンド入力信号を、該デジタルベースバンド入力信号の信号レートの周期を遅延量に応じた整数倍遅延させた遅延デジタル信号を生成するようにしてもよい。
また、本発明の送信器は、上記遅延回路が、上記整数に等しい数のフリップフロップ回路（例えば図３に示したフリップフロップ回路５０１ａ〜５０１ｋ）を含むようにしてもよい。

上記態様の送信器は、複数の入力信号遅延機能付直接ＲＦ変換器を並列に用いることで、後述するノッチ周波数を任意の周波数に設定することが可能になり、よって量子化ノイズのフィルタリングを適宜必要な周波数帯域に対して行うことが可能になる。
そのため、このような送信器を半導体集積回路で実現した場合、量子化ノイズに対する上述ビット数の増加要求が緩和され、デジタル／アナログ変換のビット数を従来に比べ少なくできるため、面積の小型化を図ることができる。
以上のことから、本発明によれば、低ノイズであって、かつ、回路面積が増大することを回避することができる直接ＲＦ変調送信器を提供することができる。

本発明の一実施形態の直接ＲＦ変調送信器の回路図である。図１に示したＤＤＲＣに入力される入力データを説明するための図である。図２に示した遅延回路の構成を説明するための図である。本発明の一実施形態の等価的機能特性を示した図である。本発明の一実施形態の量子化雑音がうけるゲイン特性を例示した図である。従来技術の直接ＲＦ変調送信器の構成を例示した図である。従来技術のＤＲＣの構成を説明するための図である。デジタル／ＲＦ変換器等の一般的な動作を説明するための図である。

以下、本発明の一実施形態の送信器を説明する。
［回路構成］
図１は、本実施形態の送信器である直接ＲＦ変調送信器の回路図である。本実施形態の直接ＲＦ変調送信器は、ＩＱ直交変調方式型（ＣＡＲＴＥＳＩＡＮ型）の直接ＲＦ変調送信器である。本実施形態の直接ＲＦ変調送信器は、Ｉデジタルベースバンド信号が入力されるＮ個の直接ＲＦ変換器（Direct RF Convert or：以下、「ＤＲＣ」と記す）３０２ａ〜３０２ｎと、Ｑデジタルベースバンド信号が入力されるＭ個のＤＲＣ３０６ａ〜３０６ｍと、を含んでいる。

本実施形態では、ＤＲＣ３０２ａ〜３０２ｎがＤＲＣの第１ブロックを構成し、ＤＲＣ３０６ａ〜３０６ｍがＤＲＣの第２ブロックを構成するものとする。
ＤＲＣ３０２ａ〜３０２ｎは、各々対応する遅延回路３０４ａ〜３０４ｎ（数字の後に付されたａ、ｂ、…ｎが同じ遅延回路）と接続されて入力信号遅延機能付直接ＲＦ変換器（Delay-attached Direct RF Convert or：以下、「ＤＤＲＣ」と記す）３０１ａ〜３０１ｎを構成する。また、ＤＲＣ３０６ａ〜３０６ｍは、各々対応する遅延回路３０７ａ〜３０７ｍ（数字の後に付されたａ、ｂ、…ｎが同じ遅延回路）と接続されてＤＤＲＣ３０８ａ〜３０８ｍを構成する。

さらに、本実施形態の直接ＲＦ変調送信器は、送信ローカルＲＦ信号Ｌ_ｏin+、Ｌ_ｏin-を入力し、互いに９０度位相が異なる一対の差動ローカル信号Ｔ_xLoI+、Ｔ_xLoI-と、他の一対の差動ローカル信号Ｔ_xLoQ+、Ｔ_xLoQ-を生成する２分周器３０３と、出力整合回路３０５と、Ｎ個のＤＤＲＣ３０１、Ｍ個のＤＤＲＣ３０８に入力される入力データの遅延量を制御する遅延制御回路３０９と、から構成されている。

出力整合回路３０５は、容量やインダクタ素子等の受動素子で構成され、送信キャリア波の周波数を中心周波数とするバンドパス型のゲイン特性を有する回路である。なお、図１に示した直接ＲＦ変調送信器では、ＤＲＣ３０２ａ〜３０２ｎ、ＤＲＣ３０６ａ〜３０６ｍが電流を出力することを想定していて、ＤＲＣ３０２ａ〜３０２ｎが出力した出力差動信号と、ＤＲＣ３０６ａ〜３０６ｍが出力した出力差動信号との加算は、信号経路を直接結合することによって実現されているが、出力整合回路３０５で加算してもよい。

遅延制御回路３０９は、ＤＤＲＣ３０１ａ〜３０１ｎ、ＤＤＲＣ３０８ａ〜３０８ｍの入力データの遅延量を各々独立に設定することができる。ＤＤＲＣ３０１ａ〜３０１ｎの入力データの遅延量をそれぞれＤ１、Ｄ２、…ＤＮとし、ＤＤＲＣ３０８ａ〜３０８ｍの入力データの遅延量をＤ１、Ｄ２、…ＤＭとする。

図２は、図１に示したＤＤＲＣ（図２ではＤＤＲＣ３０１ａとする）に入力される入力データを説明するための図である。ＤＤＲＣ３０１ａには、Ｉデジタルベースバンド信号（図２中に「ＩBBＤａｔａ」と記す）と、サンプリングクロック信号ＣＬＫ_BBとが入力される。Ｉデジタルベースバンド信号は、図１に示した遅延制御回路３０９から出力される遅延制御信号によって遅延された後、ＤＲＣ３０２ａに入力される。

なお、図１に示したＤＤＲＣ３０１ｂ〜３０１ｎには、図２に示した構成と同様に、Ｉデジタルベースバンド信号、サンプリングクロック信号ＣＬＫ_BB、遅延制御信号が入力され、遅延されたＩデジタルベースバンド信号が各々対応するＤＲＣに入力される。また、図１に示したＤＤＲＣ３０８ａ〜３０８ｍにはＱデジタルベースバンド信号、サンプリングクロック信号ＣＬＫ_BB、遅延制御信号が入力され、遅延されたＱデジタルベースバンド信号が各々対応するＤＲＣに入力される。

図３は、図２に示した遅延回路３０４ａの構成を説明するための図である。なお、遅延回路３０４ａ〜３０４ｎ、遅延回路３０７ａ〜３０７ｍは、全て同様に構成されている。遅延回路３０４ａは、ｋ個のフリップフロップ回路５０１ａ〜５０１ｋと、ｋ＋１個の入力端子を有し遅延制御回路３０９から出力される遅延制御信号によって選択制御されるマルチプレクサ５０２と、によって構成されている。サンプリングクロックＣＬＫ_BBの１クロックをＴ_clkbbとすると、遅延回路３０４ａは、遅延量が０からｋ×Ｔ_clkbbの時間Ｔ_clkbb間隔の遅延、つまり、Ｉデジタルベースバンド信号を任意のサンプリングクロックＣＬＫ_BBの整数（０〜ｋ）倍遅延させることが可能である。

図１に示したＤＤＲＣ３０１ａ〜３０１ｎの入力データの各遅延量は、遅延制御回路３０９から出力される遅延制御信号によって、例えば、以下のように設定される。なお、下記の式中のａは任意の自然数である。
Ｄ１＝０
Ｄ２＝Ｔ_clkbb×ａ
Ｄ３＝２×Ｔ_clkbb×ａ・・・、
ＤＮ＝（Ｎ−１）×Ｔ_clkbb×ａ

また、図１に示したＤＤＲＣ３０８ａ〜３０８ｍの入力データの各遅延量は、遅延制御回路３０９から出力される遅延制御信号によって、例えば、以下のように設定される。なお、下記の式中のａは任意の自然数である。
Ｄ１＝０
Ｄ２＝Ｔ_clkbb×ａ
Ｄ３＝２×Ｔ_clkbb×ａ・・・、
ＤＭ＝（Ｍ−１）×Ｔ_clkbb×ａ

［量子化ノイズ］
次に、図１に示した直接ＲＦ変調送信器で発生する量子化ノイズについて説明する。図1に示したＤＤＲＣ３０１ａ〜３０１ｎにおけるデジタル／アナログ変換で発生した量子化ノイズは、直接ＲＦ変調送信器の出力において、送信キャリア周波数より高周波側では送信キャリア周波数を起点として下記の式（４）に示したフィルタリング効果を受ける。また、送信キャリア周波数よりも低周波側では、送信キャリア周波数を起点として高周波側の伝達特性を折り返した低周波側へのフィルタリング効果を受ける。

式（４）は、サンプリングクロック周波数ｆｓを基準としたＺ関数を用いて、このフィルタリング効果を表現したものである。式（４）中のａは遅延量をサンプリングクロック（Ｔ_clkbb）の単位で規格化した自然数で、ｎは図１に示したＤＤＲＣ３０１ａ〜３０１ｎの個数Ｎに対してｎ＝Ｎ−１となる整数、またＮ個のＤＤＲＣに施される遅延は、１番目からＮ番目のＤＤＲＣに対しそれぞれ０、Ｔ_clkbb×ａ、２×Ｔ_clkbb×ａ、・・・ｎ×Ｔ_clkbb×ａである。なお、ｆ_offは送信キャリア周波数からの離調周波数である。

上記した式（４）は、ｎをｎ＝Ｍ−１とすることによってＤＤＲＣ３０８ａ〜３０８ｍについても適用することができる。
フィルタリング効果が式（４）によって表されることは、図１に示した直接ＲＦ変調送信器において差動ローカル信号Ｔ_xLoI+、Ｔ_xLoI-、Ｔ_xLoQ+、Ｔ_xLoQ-の周波数がゼロである場合を思考モデル的に考えると説明が容易かつ明瞭になる。この場合、ＤＲＣ３０２ａ〜３０２ｎ、ＤＲＣ３０６ａ〜３０６ｍは周波数変換を行わない単純なデジタル／アナログ変換器となる。デジタル／アナログ変換はゲイン１の等価変換であり、Ｉデジタルベースバンド信号に注目すると、図４のように、Ｚ変換の伝達関数を用いて表される等価的機能特性を考えることができる。これは一般的に良く知られたＦＩＲ（Finite impulse response：有限インパルス応答）フィルタであり、このことから直接ＲＦ変調送信器においても量子化ノイズが式（４）に示した抑圧をうけることが分かる。

図５は、一例としてｆｓ＝１Ｈｚ、ローカル周波数＝１００Ｈｚ、Ｎ＝２、ａ＝１としたときの量子化雑音がうけるゲイン特性を示している。図５の縦軸は直接ＲＦ変調送信器のゲインを示し、横軸は信号の周波数を示している。縦軸に示したゲインが極小となる周波数は、一般的にノッチ周波数と呼ばれている。ノッチ周波数近傍では、デジタル／アナログ変換のビット数から計算される量子化雑音が大きくフィルタリングされることにより、低い量子化ノイズを実現することが可能である。

ノッチ周波数は、ＤＤＲＣの段数Ｎとサンプリング周波数ｆｓとの組み合わせによって任意に設定することが可能である。本実施形態では、ノッチ周波数を、無線通信で低ノイズが要求される周波数帯に対して調整することで、各ＤＲＣに要求されるデジタル／アナログ変換のビット数を抑えることが可能となる。
また、図１に示した直接ＲＦ変調送信器において、ＤＲＣ３０２ａ〜３０２ｎの個数ＮとＤＲＣ３０６ａ〜３０６ｍの個数Ｍとが同じ（説明の便宜上、ＤＲＣ３０２ａ〜３０２ｎとＤＲＣ３０６ａ〜３０６ｍとがいずれもＮ個とする）であって、ＤＲＣ３０２ａ〜３０２ｎのｉ番目（ｉは１以上、Ｎ以下の数）のＤＲＣと、ＤＲＣ３０６ａ〜３０６ｍのｉ番目のＤＲＣとに対し、遅延制御回路３０９が同じ遅延量を設定するものとする。

このとき、Ｉデジタルベースバンド信号のデジタル／アナログ変換で発生した量子化ノイズと、Ｑデジタルベースバンド信号のデジタル／アナログ変換で発生した量子化ノイズが受けるフィルタリングのフィルタリング特性は同一となる。、また、このとき、所定の離調周波数でのフィルタリング効果が一番高いこともＦＩＲフィルタの性質から分かる。

［回路面積］
次に、従来のＤＲＣを用いた直接ＲＦ変調器回路の電流源全体の面積と、本発明を適用したＤＲＣ及び遅延制御回路から構成される直接ＲＦ変調器の電流源全体の面積とを具体的な数値を用いて比較する。
従来の直接変調ＲＦ送信器における１０ビットＤＲＣの電流源全体の面積をＳ０とする。量子化ノイズの低減のため仮に１ビットだけ分ビット数を増やした場合、その電流源全体の面積は４倍の４×Ｓ０となる。２ビット分だけビット数を増やした場合、その電流源全体の面積は１６倍の１６×Ｓ０となる。これらによるノイズ低減効果は、前記した式（２）より、それぞれ６ｄＢ、１２ｄＢとなる。

一方、本発明を適用することにより１０ビットのＤＲＣを並列に２つならべること、すなわちＮ＝Ｍ＝２とすることで周波数を部分的に低ノイズ化した場合、その電流源全体の面積は元の面積Ｓ０の２倍の２×Ｓ０ですむ。また、Ｎ＝Ｍ＝４とした場合でも、元の面積Ｓ０の４倍にしかならない。

このような本実施形態によれば、従来の直接変調ＲＦ送信器を単純にビット増しして構成する上記例の場合よりも小さい面積で低ノイズの送信器が実現できる。また、本実施形態の場合、ノイズフィルタリングによってノイズを低減しているためノイズフロア全体が低減できるわけではない。しかし、上述したように、通信システムでは、所定の範囲の周波数帯においてノイズの低減が強く要求される。このため、ノイズ低減が要求される周波数帯域に応じ、式（４）を使ってサンプリング周波数を調整すれば、ＤＲＣの数Ｎを比較的少ない数に抑えることが可能である。

また、多くの場合、上述したように、図５に示したようなノッチによって目的帯域（ノイズ低減が要求される周波数帯域）付近のノイズは上述の６ｄＢ、１２ｄＢに比しても大幅に低減することが可能となる。以上のことから、本実施形態によれば、従来の方法に比べて低ノイズであり、小面積の直接ＲＦ変調送信器を実現することが可能となる。なお、以上説明した本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、特許請求の範囲により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。

本発明の送信器は、ノイズが少ないうえに回路規模を小型化できるので、携帯電話機等の小型機器に好適な構成である。

３０１ａ〜３０１ｎ、３０８ａ〜３０８ｍＤＤＲＣ
３０２ａ〜３０２ｎ、３０６ａ〜３０６ｍＤＲＣ
３０３２分周器
３０４ａ〜３０４ｎ、３０７ａ〜３０７ｍ遅延回路
３０５出力整合回路
３０９遅延制御回路
５０１ａ〜５０１ｋフリップフロップ回路
５０２マルチプレクサ

Claims

並列に接続された複数の直接ＲＦ変換器と、
前記複数の直接ＲＦ変換器に入力されるデジタルベースバンド入力信号を遅延させる複数の遅延回路と、
前記複数の直接ＲＦ変換器から出力される各出力信号を加算する加算部と、
を含み、
前記直接ＲＦ変換器は、
前記デジタルベースバンド入力信号と共にＲＦ信号を入力し、前記デジタルベースバンド入力信号によって前記ＲＦ信号を変調し、前記出力信号として出力することを特徴とする送信器。
前記複数の遅延回路は、前記複数の直接ＲＦ変換器と一対一に接続されることを特徴とする請求項１に記載の送信器。
前記複数の直接ＲＦ変換器が、Ｎ個の前記直接ＲＦ変換器を含む第１ブロックと、
Ｍ個の前記直接ＲＦ変換器を含む第２ブロックと、を含み、
前記第１ブロックに含まれる前記直接ＲＦ変換器は、
同相デジタルベースバンド入力信号と共に第１ＲＦ信号を入力し、前記同相デジタルベースバンド入力信号によって前記第１ＲＦ信号を変調して第１出力信号として出力し、
前記第２ブロックに含まれる前記直接ＲＦ変換器は、
直交デジタルベースバンド入力信号と共に前記第１ＲＦ信号と位相が９０度相違する第２ＲＦ信号を入力し、前記直交デジタルベースバンド入力信号によって前記第２ＲＦ信号を変調して第２出力信号として出力し、
前記加算部は、
前記第１ブロックに含まれるＮ個（Ｎは自然数）の前記直接ＲＦ変換器のそれぞれから出力される前記第１出力信号と、前記第２ブロックに含まれるＭ個（Ｍは自然数）の前記直接ＲＦ変換器のそれぞれから出力される前記第２出力信号と、を加算することを特徴とする請求項１に記載の送信器。
前記複数の遅延回路の各々に対し、前記デジタルベースバンド入力信号の遅延量を設定する遅延制御回路をさらに含むことを特徴とする請求項１に記載の送信器。
前記複数の遅延回路の各々に対し、前記デジタルベースバンド入力信号の遅延量を設定する遅延制御回路をさらに含み、
前記遅延制御回路は、
前記第１ブロックに含まれる前記Ｎ個の直接ＲＦ変換器と接続された前記遅延回路の各々が前記同相デジタルベースバンド入力信号を遅延させる遅延量を設定し、
前記第２ブロックに含まれる前記Ｍ個の直接ＲＦ変換器と接続された前記遅延回路の各々が前記直交デジタルベースバンド入力信号を遅延させる遅延量を設定することを特徴とする請求項３に記載の送信器。
前記第１ブロックと前記第２ブロックとがいずれも前記Ｎ個の直接ＲＦ変換器を含み（Ｍ＝Ｎ）、
前記遅延制御回路は、前記第１ブロックに含まれる前記直接ＲＦ変換器のｉ番目（ｉは１以上、Ｎ以下の自然数）の前記直接ＲＦ変換器と、前記第２ブロックに含まれる前記直接ＲＦ変換器のｉ番目の前記直接ＲＦ変換器とに、同じ遅延量を設定することを特徴とする請求項５記載の送信器。
前記遅延回路は、
前記デジタルベースバンド入力信号を、該デジタルベースバンド入力信号の信号レートの周期を遅延量に応じた整数倍遅延させた遅延デジタル信号を生成することを特徴とする請求項１から６のいずれか１項に記載の送信器。
前記遅延回路は、前記整数に等しい数のフリップフロップ回路を含むことを特徴とする請求項７に記載の送信器。