CN105518846B - 半导体集成电路及逻辑电路 - Google Patents

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Abstract

驱动电路(10)在节点(n11)和节点(n12)之间具备串联起来的N型晶体管(Tn11、Tn12)。N型晶体管(Tn11)由具有相等的栅极长度以及相等的栅极宽度的一个鳍式晶体管构成，并且N型晶体管(Tn11)的栅极连接到输入节点(nin1)上。N型晶体管(Tn12)由具有相等的栅极长度以及相等的栅极宽度的两个鳍式晶体管构成，并且N型晶体管(Tn12)的栅极连接到输入节点(nin2)上。

Description

半导体集成电路及逻辑电路
技术领域
本发明涉及一种半导体集成电路及逻辑电路，该半导体集成电路及逻辑电路使用了具有鳍片(fin)结构的鳍式晶体管。
背景技术
众所周知，现有的半导体集成电路的设计中，能够通过调节晶体管的栅极宽度、栅极长度，或改变并联起来的晶体管的数量，来调节该晶体管的驱动能力。
在专利文献1中公开了一种半导体电子线路，在该半导体电子线路中布置有栅极长度或栅极宽度不相同的多个晶体管，并从这些晶体管中选择所需的晶体管后连接起来，从而能够对驱动能力进行调节。
近年来，在半导体器件领域，提出了利用鳍片结构的晶体管(以下称作“鳍式晶体管”)的方案。图6是示出鳍式晶体管的简要结构的示意图。不同于二维结构的MOS(Metal-Oxide Semiconductor，金属氧化物半导体)晶体管，鳍式晶体管的源极和漏极具有被称为鳍片的隆起的立体结构。并且鳍式晶体管的栅极以围住该鳍片的方式布置。借助这样的鳍片结构，沟道区域就会由鳍片的三个面形成，因此，与现有结构相比，对沟道的控制性得到了大幅改善。由此，能够实现减少漏功率、提高通态电流、以及降低工作电压等效果，从而能够提高半导体集成电路的性能。
专利文献1：日本公开专利公报特开平9-27554号公报
发明内容
-发明所要解决的技术问题-
在半导体微细化的过程中，晶体管的栅极以及/或者扩散层的形状、布线图案的形状会对器件特性的均匀化、成品率带来很大影响。特别是，就鳍式晶体管而言，由于鳍片的宽度对晶体管特性的影响很大，因此，当进行设计时，优选使用由栅极宽度及栅极长度均一的鳍式晶体管构成的晶体管。
另一方面，在半导体集成电路的设计中，在使晶体管的栅极宽度和栅极长度保持一定不变的情况下，例如当要提高或降低晶体管的驱动能力时，可以想到增加或减少串联、并联起来的晶体管的数量的方法。然而，此时可获得的晶体管的驱动能力值会被限制成能力最小的晶体管的整数倍等非连续值。其结果是，存在会导致设计自由度下降的问题，甚至有时会成为电路性能降低的原因。
本发明的目的在于：在使用鳍式晶体管的半导体集成电路中，能够将该半导体集成电路的驱动能力简单地调节为所期望的驱动能力。
-用以解决技术问题的技术方案-
在本发明的第一方面中，公开了一种半导体集成电路，其与第一输入节点和第二输入节点、以及第一节点和第二节点连接，该半导体集成电路的特征在于：所述半导体集成电路在所述第一节点和所述第二节点之间具备串联起来的第一晶体管和第二晶体管，该第一晶体管和第二晶体管为第一导电型晶体管，所述第一晶体管由栅极长度相等且栅极宽度相等的n个鳍式晶体管构成，并且所述第一晶体管的栅极连接到所述第一输入节点上，其中，n为整数，且n≥1；所述第二晶体管由m个鳍式晶体管构成，所述m个鳍式晶体管的栅极长度和栅极宽度分别与所述n个鳍式晶体管的栅极长度和栅极宽度相等，并且所述第二晶体管的栅极连接到所述第二输入节点上，其中，m为整数，且m＞n。
在本发明的第二方面中，公开了一种逻辑电路，其特征在于：所述逻辑电路具备多个半导体集成电路，所述多个半导体集成电路包括本发明的第一方面中所记载的半导体集成电路即第一半导体集成电路。
根据本发明的第二方面，半导体集成电路具备由n个鳍式晶体管构成的第一晶体管和由m(m＞n)个鳍式晶体管构成的第二晶体管，第一晶体管和第二晶体管串联起来。这样一来，通过使构成第一晶体管的鳍式晶体管的数量和构成第二晶体管的鳍式晶体管的数量不同，就能够实现具有下述驱动能力的驱动电路，该驱动能力与将鳍式晶体管的数量相同的晶体管串联时的驱动能力不同。因此，通过改变构成第一晶体管和第二晶体管中至少一个晶体管的鳍式晶体管的数量，就能够实现具有所期望的驱动能力的半导体集成电路。即，能够提高设计自由度。从而能够提高半导体集成电路以及具备该半导体集成电路的逻辑电路的性能。
-发明的效果-
根据本发明，在具有串联起来的晶体管的半导体集成电路中，通过使构成这些晶体管的鳍式晶体管的数量不同，就能够实现具有所期望的驱动能力的半导体集成电路。
附图说明
图1是表示实施方式所涉及的逻辑电路的电路结构示例的概念图。
图2是表示实施方式所涉及的逻辑电路的布局结构示例的概念图。
图3是示意地表示半导体集成电路的结构的图。
图4是表示实施方式所涉及的逻辑电路的其它电路结构示例的概念图。
图5是表示实施方式所涉及的逻辑电路的其它电路结构示例的概念图。
图6是用于对鳍式晶体管的结构进行说明的图。
具体实施方式
下面，参照附图对本发明所涉及的实施方式进行详细说明。需要说明的是，在下面的实施方式中，有时会省略对实质上相同的结构做重复性说明。
此外，在本说明书中，将构成有助于实现逻辑电路的逻辑功能的晶体管的鳍片称作“有源鳍片”，将“有源鳍片”以外的鳍片称作“虚拟鳍片”。
图1是表示实施方式所涉及的逻辑电路1A的电路结构示例的概念图。
如图1所示，逻辑电路1A是具备作为半导体集成电路的驱动电路10、以及两个P型晶体管Tp11、Tp12的双输入NAND(与非)电路。
驱动电路10在连接到输出节点nout上的节点n11(相当于第一节点)和接地的节点n12(相当于第二节点)之间具备串联起来的、作为第一及第二晶体管的N型晶体管Tn11、Tn12。
N型晶体管Tn11由一个后述的鳍式晶体管(在图1中记作FT＝1，在其它晶体管中亦同)构成。N型晶体管Tn11的栅极连接到输入节点nin1上。同样地，N型晶体管Tn12由两个后述的鳍式晶体管构成。N型晶体管Tn12的栅极连接到输入节点nin2上。
两个P型晶体管Tp11、Tp12并列地设置在电源和输出节点nout之间，且分别由两个后述的鳍式晶体管构成。P型晶体管Tp11的栅极连接到输入节点nin1上。P型晶体管Tp12的栅极连接到输入节点nin2上。
图2是表示实施方式所涉及的逻辑电路1A的布局结构示例的概念图。
在图2中，由有源鳍片和在该有源鳍片上形成的栅极布线来构成鳍式晶体管。在当俯视时局部布线与有源鳍片或虚拟鳍片或栅极布线重叠的部分形成为该局部布线与上述有源鳍片或虚拟鳍片或栅极布线的上侧部分抵接，从而电连接。金属布线位于局部布线的上层，并经由接触部而与局部布线连接。需要说明的是，在图2中，为了便于看图，对有源鳍片和虚拟鳍片(在图2中记作鳍片)标注了斜线。然而，对于位于栅极布线下侧的部分则未标注斜线。此外，对局部布线和金属布线也标注了种类不同的斜线，将金属布线与局部布线经由接触部连接的部分涂成了黑色。
逻辑电路1A具备多个有源鳍片F11、F12、F21、F22，该多个有源鳍片F11、F12、F21、F22沿图2中的横向(相当于第一方向)延伸，并沿图2中的纵向(相当于与第一方向垂直的第二方向)从图2的上侧向图2的下侧排列着布置。有源鳍片F22形成为图2中的横向长度比其它有源鳍片F11、F12、F21短，并且被布置成：有源鳍片F22的左端部在图2中的横向位置和其它有源鳍片F11、F12、F21的左端部相同。逻辑电路1A还具备虚拟鳍片F23，该虚拟鳍片F23沿图2中的横向延伸，并以图2中的纵向位置和有源鳍片F22相同的方式，与有源鳍片F22排列着(分开地)布置在图2中的有源鳍片F22的右侧。虚拟鳍片F23与有源鳍片F21沿着图2中的纵向排列着布置。需要说明的是，在本发明中，位置相同是指位置实质上相同，其中包括因设计、制造上的误差等而使得该位置略有偏差的情况。
栅极布线G11沿图2中的纵向延伸，并在图2中的有源鳍片F11、F12的横向中间靠右的位置处与有源鳍片F11、F12正交。由此，就实现了构成P型晶体管Tp11的两个鳍式晶体管Tp11a、Tp11b。而且栅极布线G11在图2中的有源鳍片F21的横向中间靠右的位置处与有源鳍片F21正交。由此，就实现了构成N型晶体管Tn11的一个鳍式晶体管Tn11a。栅极布线G11与输入节点nin1连接，输入信号IN1经由该输入节点nin1输入该栅极布线G11。
栅极布线G12沿2图中的纵向延伸，并在图2中的栅极布线G11的左侧与栅极布线G11排列着布置。栅极布线G12在图2中的有源鳍片F11、F12的横向中间靠左的位置处与有源鳍片F11、F12正交。由此，就实现了构成P型晶体管Tp12的两个鳍式晶体管Tp12a、Tp12b。而且，栅极布线G12在图2中的有源鳍片F21的横向中间靠左的位置处与有源鳍片F21正交，并且在图2中的有源鳍片F22的横向中间位置处与有源鳍片F22正交。由此，就实现构成N型晶体管Tn12的两个鳍式晶体管Tn12a、Tn12b。栅极布线G12与输入节点nin2连接，输入信号IN2经由该输入节点nin2输入该栅极布线G12。
作为虚拟栅极的栅极布线G13沿图2中的纵向延伸，并以图2中的横向位置和栅极布线G11相同的方式，与栅极布线G11排列着(分开地)布置在图2中的栅极布线G11的下侧。栅极布线G13在图2中的虚拟鳍片F23的横向中间位置处与虚拟鳍片F23正交。由此，就实现了具有鳍片结构的虚拟晶体管Td13。需要说明的是，栅极布线G11和栅极布线G13可以分开形成，也可以先形成从栅极布线G11延伸到栅极布线G13的一根栅极布线，然后再将其一部分(图2中的区域H)切掉。
将输出信号OUT输出的输出节点nout从逻辑电路1A的、和图2同一平面上的中心部分起沿图2中的纵向延伸，并经由接触部连接到连接布线e13上。连接布线e13在栅极布线G11、G12之间与有源鳍片F11、F12连接。图2中的有源鳍片F11、F12的左端部经由沿图2中的纵向延伸的连接布线e14a以及沿图2中的纵向延伸的连接布线e14b连接到电源线V1上，所述连接布线e14b经由接触部与连接布线e14a相连。同样地，图2中的有源鳍片F11、F12的右端部经由沿图2中的纵向延伸的连接布线e15a、以及沿图2中的纵向延伸的连接布线e15b连接到电源线V1上，所述连接布线e15b经由接触部与连接布线e15a相连。由此，在电源线V1和输出节点gout之间就形成了并联起来的两个P型晶体管Tp11、Tp12。P型晶体管Tp11、Tp12被布置在P型的导电型区域AR10。
另外，输出节点gout从逻辑电路1A的、和图2中同一平面上的中心部分起沿图2中的横向延伸，并连接到沿图2中的纵向延伸的连接布线e11a以及经由接触部与连接布线e11a相连的连接布线e11b上。连接布线e11b与图2中的有源鳍片F21的右端部相连。需要说明的是，在图2中，节点n11是由连接布线即局部布线e11a、金属布线e11b构成的，但也可以由金属布线和局部布线中的任一种布线构成。节点n12亦同。
有源鳍片F21、F22在栅极布线G11、G12之间由沿图2中的纵向延伸的连接布线e16连接。此外，图2中的有源鳍片F21、F22的左端部经由沿图2中的纵向延伸的连接布线e12a以及沿图2中的纵向延伸的连接布线e12b连接到地线V2上，所述连接布线e12b经由接触部与连接布线e12a相连。由此，在输出节点gout和地线V2之间就形成了串联起来的两个N型晶体管Tn11、Tn12。N型晶体管Tn11、Tn12被布置在N型的导电型区域AR20。
需要说明的是，在本实施方式中，构成N型晶体管Tn11的栅极布线G11和构成N型晶体管Tn12的栅极布线G12的栅极长度(图2中的横向长度)相等；各有源鳍片F21、F22的鳍片宽度相等，鳍片高度相等。需要说明的是，在本发明中，位置相同是指位置实质上相同，其中包括因制造上的误差等略有偏差的情况。
综上所述，在逻辑电路1A的驱动电路10中，构成两个N型晶体管Tn11、Tn12的鳍式晶体管分别具有相等的栅极长度、相等的鳍片宽度以及相等的鳍片高度。另一方面，构成两个N型晶体管Tn11、Tn12的鳍片晶体管的数量不相同。即，所述两个N型晶体管Tn11、Tn12的驱动能力不相同。具体而言，N型晶体管Tn12的驱动能力大于N型晶体管Tn11。如上所述，通过将鳍式晶体管的数量不同的晶体管(例如N型晶体管Tn11、Tn12)串联起来，能够使该晶体管的驱动能力大于将两个N型晶体管Tn11串联时的驱动能力，并小于将两个N型晶体管Tn12串联时的驱动能力。也就是说，根据本实施方式，在驱动电路中，通过使串联起来的晶体管的鳍式晶体管的数量不同，就能够实现具有下述驱动能力的驱动电路，该驱动能力与将鳍式晶体管的数量相同的晶体管串联时的驱动能力不同。因此，通过改变上述串联起来的晶体管的鳍式晶体管的数量，就能够实现具有所期望的驱动能力的驱动电路(半导体集成电路)。即，能够提高设计自由度。从而能够提高驱动电路以及具备该驱动电路的逻辑电路的性能。
需要说明的是，也可以使图2中的逻辑电路1A实现标准单元(standard cell)化。在此，作为在半导体基板上形成半导体集成电路的方法，对使用标准单元的标准单元法进行说明。标准单元法是指，预先准备好具有特定逻辑功能的基本单位(例如，反相器、锁存器、触发器以及全加器等)以作为标准单元，然后将多个标准单元布置在半导体基板上后，将这些标准单元之间用金属布线连接起来，由此设计出LSI(Large Scale Integration，大规模集成电路)芯片的方法。即，通过使本实施方式所涉及的逻辑电路实现标准单元化，就能够使使用该标准单元的装置，例如半导体集成电路等的设计更加容易。
另外，对图1所示的在驱动电路10中将两个N型晶体管Tn11、Tn12串联起来的例子进行了说明，但将鳍式晶体管的数量不同的三个以上的晶体管串联起来也能够获得同样的效果。
图3是示意地表示本实施方式所涉及的驱动电路10的结构的图。
如图3所示，驱动电路10在节点n11和节点n12之间具备串联起来的r个N型晶体管Tn11、…、Tn1r，其中，r为整数，且r≥2。N型晶体管Tn11、…、Tn1r分别由不同数量(A1个、…、Ar个)的鳍式晶体管构成。N型晶体管Tn11、…、Tn1r的栅极分别连接到不同的输入节点nin1、…、ninr上，并且不同的输入信号IN1、…、INr分别输入上述N型晶体管Tn11、…、Tn1r的栅极。
通过适当地改变上述N型晶体管Tn11、…、Tn1r的鳍式晶体管的数量A1、…、Ar，就能够实现具有所期望的驱动能力的驱动电路10(半导体集成电路)。即，能够提高设计自由度。从而能够提高驱动电路以及具备该驱动电路的逻辑电路的性能。
需要说明的是，在驱动电路10中，串联起来的r个晶体管的鳍式晶体管的数量无需都不相同，其中一部分晶体管的鳍式晶体管的数量不同即可。具体而言，例如像图4所示的那样，使串联起来的多个晶体管中一部分的晶体管的鳍式晶体管的数量不同，并使另一部分晶体管的鳍式晶体管的数量相同，这样做也能够获得同样的效果。
在图4中，逻辑电路1B是具有驱动电路10以及三个P型晶体管Tp11、Tp12、Tp13的三输入NAND电路。
驱动电路10以图1所示的结构为基础，还具有设置在N型晶体管Tn12和节点n12之间的N型晶体管Tn13。N型晶体管Tn13由一个鳍式晶体管构成，不过并未图示出布局结构。需要说明的是，在三个N型晶体管Tn11、Tn12、Tn13中，构成各晶体管的鳍式晶体管分别具有相等的栅极长度、相等的鳍片宽度以及相等的鳍片高度。即，N型晶体管Tn13的驱动能力与N型晶体管Tn11的驱动能力相等。而且，N型晶体管Tn13的栅极连接到输入节点nin3上，输入信号IN3经由该输入节点nin3输入上述N型晶体管Tn13的栅极。
三个P型晶体管Tp11、Tp12、Tp13在电源与输出节点nout之间并列而设。P型晶体管Tp11、Tp12、Tp13分别由两个鳍式晶体管构成，不过并未图示出布局结构。此外，P型晶体管Tp11、Tp12、Tp13的栅极分别连接到输入节点nin1、nin2、nin3上。
如上所述，在逻辑电路的驱动电路中，通过使串联起来的多个晶体管中的一部分晶体管的鳍式晶体管的数量不同，并使另一部分晶体管的鳍式晶体管的数量相同，就能够实现具有下述驱动能力的驱动电路，该驱动能力与将鳍式晶体管的数量相同的晶体管串联时的驱动能力不同。因此，与图1同样，通过适当地改变上述串联起来的晶体管的鳍式晶体管的数量，就能够实现具有所期望的驱动能力的驱动电路(半导体集成电路)。即，能够提高设计自由度。从而能够提高驱动电路以及具备该驱动电路的逻辑电路的性能。
(其它实施方式)
如上所述，作为本申请所公开的技术之例对实施方式进行了说明。然而，本申请所公开的技术并不限于此，也可以适用于适当地进行了组合、改变、置换、添加以及省略等的实施方式。
例如，在图1～图4中，将驱动电路10由N型晶体管构成，但不限于此。例如，像图5中所示的那样，即便驱动电路由P型晶体管构成，也能够获得同样的效果。
在图5中，逻辑电路2A是具备驱动电路20以及两个N型晶体管Tn21、Tn22的双输入NOR电路。
驱动电路20在连接到电源的节点n21(相当于第一节点)和连接到输出节点nout的节点n22(相当于第二节点)之间具备串联起来的P型晶体管Tp21、Tp22(相当于第二以及第一晶体管)。P型晶体管Tp21的栅极连接到输入节点nin1上。P型晶体管Tp22的栅极连接到输入节点nin2上。P型晶体管Tp21由两个鳍式晶体管构成，P型晶体管Tp22则由一个鳍式晶体管构成，不过并未图示出布局结构。需要说明的是，在两个P型晶体管Tp21、Tp22中，构成各晶体管的鳍式晶体管分别具有相等的栅极长度、相等的鳍片宽度以及相等的鳍片高度。
两个N型晶体管Tn21、Tn22并列地设置在输出节点nout和接地之间。N型晶体管Tn21、Tn22分别由两个鳍式晶体管构成，不过并未图示出布局结构。此外，N型晶体管Tn21、Tn22的栅极分别连接到输入节点nin1、nin2上。
这样一来，与图1同样，图5所示的结构也能够实现具有下述驱动能力的驱动电路，该驱动能力与将鳍式晶体管的数量相同的晶体管串联起来时的驱动能力不同。因此，通过改变在驱动电路中串联起来的晶体管的鳍式晶体管的数量，就能够实现具有所期望的驱动能力的驱动电路(半导体集成电路)。
对图3所示的、具有作为同一导电型晶体管的N型晶体管的驱动电路10进行了说明，不过基于与图3相同的考虑，就具有作为同一导电型晶体管的P型晶体管的驱动电路而言，也能够实现具有串联起来的两个以上晶体管的驱动电路。
将图1、图5所示的NAND电路或NOR电路作为逻辑电路的示例进行了说明，但逻辑电路并不限于此。本实施方式所涉及的驱动电路也可以适用于其它基本门(包括组合逻辑电路、时序电路)，其它基本门例如有AND电路、OR电路、EOR(Exclusive OR)电路、ENOR(Exclusive NOR)电路、复合逻辑门以及触发器等。此时，也可以使上述各个基本门分别实现标准单元化。
在图2中，构成N型晶体管Tn12的两个鳍式晶体管Tn12a、Tn12b是沿图2中的纵向排列着布置的，但不限于此。例如沿着图2中的横向排列也无妨。其中，为了减少图2中的单元的横向面积，及/或使金属布线、局部布线的布线工作更加容易，优选：构成N型晶体管Tn12的两个鳍式晶体管Tn12a、Tn12b沿图2中的纵向排列着布置。
在图2中，逻辑电路1A具备虚拟鳍片F23，该虚拟鳍片F23以图2中的纵向位置和有源鳍片F22相同的方式，与有源鳍片F22排列着布置在图2中的有源鳍片F22的右侧，虚拟鳍片F23与有源鳍片F21沿着图2中的纵向排列着布置，但不限于此。例如，有源鳍片F22和虚拟鳍片F23在图2中的纵向位置可以偏离开，或者虚拟鳍片F23也可以没有与有源鳍片F21沿着图2中的纵向排列着布置。此外，不设置虚拟鳍片F23也能够获得与图2同样的效果。但通过设置虚拟鳍片F23，能够使鳍片结构具有规则性，由此能够抑制制造上的偏差等。此外，虚拟鳍片F23也可以不是浮置状态，也可以被供给固定电位。例如，虚拟鳍片F23也可以接地。
在图2中，逻辑电路1A具备栅极布线G13，该栅极布线G13在图2中的虚拟鳍片F23的横向中间位置处与虚拟鳍片F23正交，并且该栅极布线G13是沿图2中的纵向与栅极布线G11排列着(分开地)布置的栅极布线，即是浮置栅极，但不限于此。例如，栅极布线G11和栅极布线G13也可以形成为一体。这样一来，就能够获得与图1同样的效果，同时会提高栅极结构的规则性。此外，栅极布线G13也可以被供给固定电位。或者也可以不设置栅极布线G13。但通过将栅极布线G13设置在图2中的位置处，与不设置栅极布线G13的情况相比，能够使栅极结构具有规则性，从而能够抑制制造上的偏差等。
-产业实用性-
根据本发明，当对半导体集成电路进行设计时，能够调节该半导体集成电路的驱动能力。因此，对于需要调节驱动能力的电路是很有用的，对于例如具有NAND电路、OR电路等基本门等的逻辑电路以及具备该逻辑电路的半导体集成电路等来说是很有用的。
-符号说明-
1A、1B、2A 逻辑电路
10、20 驱动电路(半导体集成电路)
Tn11 N型晶体管(第一晶体管)
Tn12 N型晶体管(第二晶体管)
Tn13 N型晶体管(第三晶体管)
Tp21 P型晶体管(第二晶体管)
Tp22 P型晶体管(第一晶体管)
Tn11a、Tn12a、Tn12b 鳍式晶体管
Tp11a、Tp11b、Tp12a、Tp12b 鳍式晶体管
nin1 输入节点(第一输入节点)
nin2 输入节点(第二输入节点)
nin3 输入节点(第三输入节点)
n11 节点(第一节点)
n12 节点(第二节点)
F21、F22 有源鳍片(鳍片)
F23 虚拟鳍片
G11 栅极布线(第一栅极)
G13 栅极布线(虚拟栅极)

Claims (10)

1.一种半导体集成电路，其与第一输入节点和第二输入节点、以及第一节点和第二节点连接，该半导体集成电路的特征在于：
所述半导体集成电路在所述第一节点和所述第二节点之间具备串联起来的第一晶体管和第二晶体管，该第一晶体管和第二晶体管为第一导电型晶体管，
所述第一晶体管由栅极长度相等且栅极宽度相等的n个鳍式晶体管构成，并且所述第一晶体管的栅极连接到所述第一输入节点上，其中，n为整数，且n≥1，
所述第二晶体管由m个鳍式晶体管构成，所述m个鳍式晶体管的栅极长度和栅极宽度分别与所述n个鳍式晶体管的栅极长度和栅极宽度相等，并且所述第二晶体管的栅极连接到所述第二输入节点上，其中，m为整数，且m＞n。
2.根据权利要求1所述的半导体集成电路，其特征在于：
所述半导体集成电路还连接到第三输入节点上，
所述半导体集成电路在所述第一节点和所述第二节点之间还具备第三晶体管，该第三晶体管为所述第一导电型晶体管，并与所述第一晶体管和所述第二晶体管串联而设，
所述第三晶体管由1个鳍式晶体管构成，所述l个鳍式晶体管的栅极长度和栅极宽度分别与所述n个鳍式晶体管的栅极长度和栅极宽度相等，并且所述第三晶体管的栅极连接到所述第三输入节点上，其中，l为整数，且l≥1。
3.根据权利要求1所述的半导体集成电路，其特征在于：
构成所述第二晶体管的各个所述鳍式晶体管用沿第一方向延伸的鳍片构成，
各个所述鳍片沿着垂直于所述第一方向的第二方向排列着布置。
4.根据权利要求3所述的半导体集成电路，其特征在于：
构成所述第一晶体管的各个所述鳍式晶体管用沿所述第一方向延伸的鳍片构成，
所述半导体集成电路具备虚拟鳍片，该虚拟鳍片与用于构成所述第一晶体管的鳍片中的至少任一个鳍片沿所述第二方向排列着布置。
5.根据权利要求4所述的半导体集成电路，其特征在于：
所述虚拟鳍片和用于构成所述第二晶体管的鳍片中的至少任一个鳍片位于沿所述第一方向延伸的同一条线上，且彼此分离开。
6.根据权利要求4所述的半导体集成电路，其特征在于：
所述半导体集成电路设置有虚拟栅极，该虚拟栅极沿所述第二方向延伸，并以与所述虚拟鳍片正交的方式设置。
7.根据权利要求6所述的半导体集成电路，其特征在于：
所述虚拟栅极为浮置栅极。
8.一种逻辑电路，其特征在于：
所述逻辑电路具备多个半导体集成电路，
所述多个半导体集成电路包括权利要求1所记载的半导体集成电路即第一半导体集成电路。
9.根据权利要求8所述的逻辑电路，其特征在于：
所述逻辑电路由包括所述第一半导体集成电路的标准单元构成。
10.根据权利要求8所述的逻辑电路，其特征在于：
所述多个半导体集成电路构成基本门。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108028252A (zh) * 2015-09-24 2018-05-11 高通股份有限公司 源极分开的单元

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10073943B2 (en) * 2015-09-25 2018-09-11 Nxp Usa, Inc. Gate length upsizing for low leakage standard cells
CN109075126B (zh) * 2016-05-06 2023-01-31 株式会社索思未来 半导体集成电路装置
WO2018030107A1 (ja) * 2016-08-08 2018-02-15 株式会社ソシオネクスト 半導体集積回路装置
CN108022926B (zh) 2016-11-04 2020-10-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR102336784B1 (ko) 2017-06-09 2021-12-07 삼성전자주식회사 반도체 장치
WO2019043888A1 (ja) * 2017-08-31 2019-03-07 株式会社ソシオネクスト 半導体集積回路装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1476169A (zh) * 2002-07-26 2004-02-18 富士通株式会社 低电源电压下亦可产生稳定恒流的半导体集成电路器件

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645565A (ja) * 1992-07-22 1994-02-18 Nec Ic Microcomput Syst Ltd 集積回路装置
JPH0685064A (ja) * 1992-09-04 1994-03-25 Mitsubishi Electric Corp 半導体集積回路製造装置及び製造方法
JPH0927554A (ja) 1995-07-12 1997-01-28 Sanyo Electric Co Ltd 半導体電子回路
JPH09289251A (ja) * 1996-04-23 1997-11-04 Matsushita Electric Ind Co Ltd 半導体集積回路のレイアウト構造およびその検証方法
US6078195A (en) * 1997-06-03 2000-06-20 International Business Machines Corporation Logic blocks with mixed low and regular Vt MOSFET devices for VLSI design in the deep sub-micron regime
JP4461154B2 (ja) * 2007-05-15 2010-05-12 株式会社東芝 半導体装置
JP2009193981A (ja) * 2008-02-12 2009-08-27 Toyama Prefecture 半導体集積回路装置
JP2009200118A (ja) * 2008-02-19 2009-09-03 Sony Corp 半導体装置、および、その製造方法
JP4591525B2 (ja) * 2008-03-12 2010-12-01 ソニー株式会社 半導体装置
DE102008063429B4 (de) * 2008-12-31 2015-03-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Einstellen der Konfiguration eines Mehr-Gatetransistors durch Steuern einzelner Stege
JP2010225768A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体装置
JP2011096950A (ja) * 2009-10-30 2011-05-12 Elpida Memory Inc 半導体装置、センスアンプ回路、半導体装置の制御方法及びセンスアンプ回路の制御方法
US8675397B2 (en) * 2010-06-25 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure for dual-port SRAM
JP2013030602A (ja) 2011-07-28 2013-02-07 Panasonic Corp 半導体集積回路装置
KR101953240B1 (ko) * 2012-09-14 2019-03-04 삼성전자 주식회사 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로
US20140197463A1 (en) * 2013-01-15 2014-07-17 Altera Corporation Metal-programmable integrated circuits
KR20140106270A (ko) * 2013-02-26 2014-09-03 삼성전자주식회사 집적 회로 장치 및 그 제조 방법
US9299699B2 (en) * 2013-03-13 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate and complementary varactors in FinFET process

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1476169A (zh) * 2002-07-26 2004-02-18 富士通株式会社 低电源电压下亦可产生稳定恒流的半导体集成电路器件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108028252A (zh) * 2015-09-24 2018-05-11 高通股份有限公司 源极分开的单元

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