JP6443336B2 - 半導体集積回路および論理回路 - Google Patents

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Description

本開示は、フィン構造を有するフィン型トランジスタを用いた半導体集積回路および論理回路に関する。
従来の半導体集積回路の設計において、トランジスタの駆動能力は、そのトランジスタのゲート幅やゲート長を調整したり、並列接続するトランジスタ数を変更したりすることによって、調整可能であることが知られている。
特許文献１では、ゲート長またはゲート幅の異なる複数のトランジスタを配置し、それらのなかから必要に応じたトランジスタを選択して、接続することによって、駆動能力を調整可能にした半導体電子回路が開示されている。
また近年、半導体デバイスの分野において、フィン構造のトランジスタ（以下、フィン型トランジスタと称する）の利用が提案されている。図６はフィン型トランジスタの概略を示す模式図である。二次元構造のＭＯＳトランジスタと異なり、ソースおよびドレインはフィンと呼ばれる隆起した立体構造を持つ。そして、このフィンを包むように、ゲートが配置されている。このフィン構造により、チャネル領域がフィンの３つの面で形成されるので、チャネルの制御性が従来よりも大幅に改善する。このため、リーク電力削減、オン電流の向上、さらには動作電圧の低減などの効果が得られ、半導体集積回路の性能が向上する。
特開平９−２７５５４号公報
半導体微細プロセスにおいて、トランジスタのゲートや拡散層の形状、配線パタンの形状は、デバイスの特性の均一化や歩留まりに大きく影響する。特に、フィン型トランジスタでは、フィンの幅がトランジスタの特性に大きな影響を及ぼすため、ゲート幅およびゲート長が均一なフィン型トランジスタによって構成されたトランジスタを用いた設計を行うことが好ましい。
一方で、半導体集積回路の設計において、トランジスタのゲート幅およびゲート長を固定値にした場合において、例えばトランジスタの駆動能力を増減させるとき、トランジスタの直並列数を増減させることが考えられる。しかしながら、この場合に取りうるトランジスタの駆動能力値は、最小能力のトランジスタの整数倍等の離散的な値に制約されることになる。結果として、設計の自由度を下げてしまうという課題があり、ひいては、回路性能低下の原因となる場合がある。
本開示は、フィン型トランジスタを用いた半導体集積回路において、所望の駆動能力に容易に調整可能にすることを目的とする。
本開示の第１態様では、第１および第２の入力ノード、並びに、第１および第２のノードと接続された半導体集積回路において、前記第１のノードと前記第２のノードとの間に、直列に接続された第１導電型の第１および第２のトランジスタを備え、前記第１のトランジスタは、同一のゲート長および同一のゲート幅を有するｎ（ｎは整数、かつ、ｎ≧１）個のフィン型トランジスタからなり、かつ、ゲートが前記第１の入力ノードに接続されており、前記第２のトランジスタは、前記ｎ個のフィン型トランジスタとゲート長およびゲート幅が同一のｍ（ｍは整数、かつ、ｍ＞ｎ）個のフィン型トランジスタからなり、かつ、ゲートが前記第２の入力ノードに接続されていることを特徴とする。
本開示の第２態様では、論理回路は、複数個の半導体集積回路を備え、前記複数個の半導体集積回路は、第１態様記載の半導体集積回路である第１の半導体集積回路を含んでいることを特徴とする。
この態様によると、半導体集積回路は、ｎ個のフィン型トランジスタによって構成された第１のトランジスタと、ｍ（ｍ＞ｎ）個のフィン型トランジスタによって構成された第２のトランジスタとを備えており、それらが直列に接続されている。このように、第１のトランジスタを構成するフィン型トランジスタの個数と第２のトランジスタを構成するフィン型トランジスタの個数とを異ならせることによって、フィン型トランジスタの個数が同じトランジスタを直列に接続した場合と異なる駆動能力を有する駆動回路を実現することができる。したがって、第１および第２のトランジスタのうちの少なくともいずれか一方を構成するフィン型トランジスタの個数を変更することによって、所望の駆動能力を有する半導体集積回路を実現することができる。すなわち、設計の自由度を向上させることが可能となる。これにより、半導体集積回路およびその半導体集積回路を備えた論理回路の性能を向上させることができる。
本開示によると、直列に接続されたトランジスタを有する半導体集積回路において、それらのトランジスタを構成するフィン型トランジスタの個数を異ならせることによって、所望の駆動能力を有する半導体集積回路を実現することができる。
実施形態に係る論理回路の回路構成例を示す概念図である。 実施形態に係る論理回路のレイアウト構成例を示す概念図である。 半導体集積回路の構成を模式的に示した図である。 実施形態に係る論理回路の他の回路構成例を示す概念図である。 実施形態に係る論理回路の他の回路構成例を示す概念図である。 フィン型トランジスタの構造を説明するための図である。
以下、本開示に係る実施形態について図面を参照して詳細に説明する。なお、以下の実施形態において、実質的に同一の構成に対する重複説明を省略する場合がある。
また、本明細書では、論理回路の論理機能に寄与するトランジスタを構成するフィンのことを「アクティブフィン」といい、「アクティブフィン」以外のフィンのことを「ダミーフィン」という。
図１は実施形態に係る論理回路１Ａの回路構成例を示す概念図である。
図１に示すように、論理回路１Ａは、半導体集積回路としての駆動回路１０と、２個のＰ型トランジスタＴｐ１１，Ｔｐ１２とを備えた２入力ＮＡＮＤ回路である。
駆動回路１０は、出力ノードｎｏｕｔに接続されたノードｎ１１（第１のノードに相当）と、グランドに接続されたノードｎ１２（第２のノードに相当)との間において、直列に接続された第１および第２のトランジスタとしてのＮ型トランジスタＴｎ１１，Ｔｎ１２を備えている。
Ｎ型トランジスタＴｎ１１は、後述するフィン型トランジスタ１個（図１ではＦＴ＝１と記載しており、他のトランジスタにおいても同様とする。）によって構成されている。Ｎ型トランジスタＴｎ１１のゲートは、入力ノードｎｉｎ１に接続されている。同様に、Ｎ型トランジスタＴｎ１２は、後述するフィン型トランジスタ２個によって構成されている。Ｎ型トランジスタＴｎ１２のゲートは、入力ノードｎｉｎ２に接続されている。
２個のＰ型トランジスタＴｐ１１，Ｔｐ１２は、電源と出力ノードｎｏｕｔとの間に並列に設けられており、それぞれ後述するフィン型トランジスタ２個によって構成されている。Ｐ型トランジスタＴｐ１１のゲートは、入力ノードｎｉｎ１に接続されている。Ｐ型トランジスタＴｐ１２のゲートは、入力ノードｎｉｎ２に接続されている。
図２は実施形態に係る論理回路１Ａのレイアウト構成例を示す概念図である。
図２では、アクティブフィンとその上に形成されたゲート配線とによって、フィン型トランジスタが構成されている。ローカル配線は、平面視で、アクティブフィンもしくはダミーフィン、またはゲート配線と重なる部分において、これらの上層に接して形成されており、電気的に接続されている。メタル配線は、ローカル配線の上層に位置しており、コンタクトを介してローカル配線と接続されている。なお、図２では図の見やすさのために、アクティブフィンおよびダミーフィン（図２ではフィンと記載する）にハッチを付している。ただし、ゲート配線の下に位置する部分についてはハッチを省いている。また、ローカル配線およびメタル配線にも種類が異なるハッチを付しており、メタル配線とローカル配線とがコンタクトで接続された部分を黒く塗りつぶして示している。
論理回路１Ａは、図面横方向（第１方向に相当）に延びており、図面縦方向（第１方向と垂直をなす第２方向に相当）に図面上側から図面下側に向かって並べて配置された複数のアクティブフィンＦ１１，Ｆ１２，Ｆ２１，Ｆ２２を備えている。アクティブフィンＦ２２は、他のアクティブフィンＦ１１，Ｆ１２，Ｆ２１と比較して、図面横方向の長さが短く形成されており、その左端部の図面横方向における位置は、他のアクティブフィンＦ１１，Ｆ１２，Ｆ２１と同じになるように配置されている。さらに、論理回路１Ａは、図面横方向に延びており、アクティブフィンＦ２２の図面右側に、図面縦方向の位置が同じになるように並べて（分離して）配置されたダミーフィンＦ２３を備えている。ダミーフィンＦ２３は、アクティブフィンＦ２１と図面縦方向に並べて配置されている。なお、本開示において、位置が同じとは実質的に同じであることを指し、設計や製造の誤差等によりその位置が多少ずれたものを含むものとする。
ゲート配線Ｇ１１は、図面縦方向に延びており、アクティブフィンＦ１１，Ｆ１２とそれぞれの図面横方向の中間における右寄りの部分において直交している。これにより、Ｐ型トランジスタＴｐ１１を構成する２個のフィン型トランジスタＴｐ１１ａ，Ｔｐ１１ｂが実現されている。さらに、ゲート配線Ｇ１１は、アクティブフィンＦ２１と図面横方向の中間における右寄りの部分において直交している。これにより、Ｎ型トランジスタＴｎ１１を構成する１個のフィン型トランジスタＴｎ１１ａが実現されている。そして、ゲート配線Ｇ１１には、入力ノードｎｉｎ１が接続されており、この入力ノードｎｉｎ１を介して入力信号ＩＮ１が与えられる。
ゲート配線Ｇ１２は、図面縦方向に延びており、ゲート配線Ｇ１１の図面左側にゲート配線Ｇ１１と並べて配置されている。そして、ゲート配線Ｇ１２は、アクティブフィンＦ１１，Ｆ１２とそれぞれの図面横方向の中間における左寄りの部分において直交している。これにより、Ｐ型トランジスタＴｐ１２を構成する２個のフィン型トランジスタＴｐ１２ａ，Ｔｐ１２ｂが実現されている。さらに、ゲート配線Ｇ１２は、アクティブフィンＦ２１と図面横方向の中間における左寄りの部分において直交しており、アクティブフィンＦ２２と図面横方向の中間において直交している。これにより、Ｎ型トランジスタＴｎ１２を構成する２個のフィン型トランジスタＴｎ１２ａ,Ｔｎ１２ｂが実現されている。そして、ゲート配線Ｇ１２には、入力ノードｎｉｎ２が接続されており、この入力ノードｎｉｎ２を介して入力信号ＩＮ２が与えられる。
ダミーゲートとしてのゲート配線Ｇ１３は、図面縦方向に延びており、ゲート配線Ｇ１１の図面下側に、ゲート配線Ｇ１１と図面横方向の位置が同じになるように並べて（分離して）配置されている。そして、ゲート配線Ｇ１３は、ダミーフィンＦ２３と図面横方向の中間において直交している。これにより、フィン構造を有するダミートランジスタＴｄ１３が実現されている。なお、ゲート配線Ｇ１１とゲート配線Ｇ１３とは、別々に形成してもよいし、ゲート配線Ｇ１１からゲート配線Ｇ１３まで延びる１本のゲート配線を形成して、形成後その一部（図内領域Ｈ）を切除してもよい。
出力信号ＯＵＴが出力される出力ノードｎｏｕｔは、論理回路１Ａの図面と同一平面における中心部分から図面縦方向に延びており、コンタクトを介して接続配線ｅ１３に接続されている。接続配線ｅ１３は、ゲート配線Ｇ１１，Ｇ１２の間において、アクティブフィンＦ１１，Ｆ１２と接続されている。また、アクティブフィンＦ１１，Ｆ１２の図面左端部は、図面縦方向に延びる接続配線ｅ１４ａ、および接続配線ｅ１４ａとコンタクトを介して接続された図面縦方向に延びる接続配線ｅ１４ｂを介して電源線Ｖ１に接続されている。同様に、アクティブフィンＦ１１，Ｆ１２の図面右端部は、図面縦方向に延びる接続配線ｅ１５ａ、および接続配線ｅ１５ａとコンタクトを介して接続された図面縦方向に延びる接続配線ｅ１５ｂを介して電源線Ｖ１に接続されている。これにより、電源線Ｖ１と出力ノードｎｏｕｔとの間に並列に接続された２個のＰ型トランジスタＴｐ１１，Ｔｐ１２が実現されている。Ｐ型トランジスタＴｐ１１，Ｔｐ１２はＰ型の導電型領域ＡＲ１０に配置されている。
また、出力ノードｎｏｕｔは、論理回路１Ａの図面と同一平面における中心部分から図面横方向に延びており、図面縦方向に延びる接続配線ｅ１１ａ、および接続配線ｅ１１ａとコンタクトを介して接続された接続配線ｅ１１ｂに接続されている。接続配線ｅ１１ｂは、アクティブフィンＦ２１の図面右端部と接続されている。なお、図２では、ノードｎ１１は、接続配線ｅ１１ａ，ｅ１１ｂ、すなわちローカル配線とメタル配線とによって構成されているものとしたが、そのいずれか一方で構成してもよい。ノードｎ１２についても同様である。
アクティブフィンＦ２１，Ｆ２２は、ゲート配線Ｇ１１，Ｇ１２の間において、図面縦方向に延びる接続配線ｅ１６によって接続されている。また、アクティブフィンＦ２１，Ｆ２２の図面左端部は、図面縦方向に延びる接続配線ｅ１２ａ、および接続配線ｅ１２ａとコンタクトを介して接続された図面縦方向に延びる接続配線ｅ１２ｂを介してグランド線Ｖ２に接続されている。これにより、出力ノードｎｏｕｔとグランド線Ｖ２との間において、直列に接続された２個のＮ型トランジスタＴｎ１１，Ｔｎ１２が実現されている。Ｎ型トランジスタＴｎ１１，Ｔｎ１２はＮ型の導電型領域ＡＲ２０に配置されている。
なお、本態様では、Ｎ型トランジスタＴｎ１１を構成するゲート配線Ｇ１１と、Ｎ型トランジスタＴｎ１２を構成するゲート配線Ｇ１２とは、そのゲート長（図面横方向の長さ）が同一であるものとする。また、各アクティブフィンＦ２１，Ｆ２２は、フィン幅およびフィン高さが同一であるものとする。なお、本開示において、同一とは、実質的に同一であることを指し、すなわち製造上の誤差等の多少の誤差を含んでいる。
以上のように、論理回路１Ａの駆動回路１０において、２個のＮ型トランジスタＴｎ１１，Ｔｎ１２を構成するフィン型トランジスタは、それぞれ同一のゲート長、並びに同一のフィン幅および同一のフィン高さを有する。一方で、２個のＮ型トランジスタＴｎ１１，Ｔｎ１２は、それぞれを構成するフィン型トランジスタの個数が異なる。すなわち、その駆動能力が異なる。具体的には、Ｎ型トランジスタＴｎ１２は、Ｎ型トランジスタＴｎ１１と比較して駆動能力が大きい。このように、フィン型トランジスタの個数が異なるトランジスタ（例えば、Ｎ型トランジスタＴｎ１１，Ｔｎ１２）を直列に接続することによって、Ｎ型トランジスタＴｎ１１を２個直列に接続した場合よりも駆動能力を大きくすることができ、かつ、Ｎ型トランジスタＴｎ１２を２個直列に接続した場合よりも駆動能力を小さくすることができる。すなわち、本態様によると、駆動回路において、直列接続されたトランジスタのフィン型トランジスタの個数を異ならせることによって、フィン型トランジスタの個数が同じトランジスタを直列に接続した場合とは異なる駆動能力を有する駆動回路を実現することができる。したがって、上記の直列接続されたトランジスタのフィン型トランジスタの個数を変更することによって、所望の駆動能力を有する駆動回路（半導体集積回路）を実現することができる。すなわち、設計の自由度を向上させることが可能になる。これにより、駆動回路およびその駆動回路を備える論理回路の性能を向上させることができる。
なお、図２の論理回路１Ａについて、標準セル（スタンダードセル）化を行ってもよい。ここで、半導体基板上に半導体集積回路を形成する方法として、標準セルを用いたスタンダードセル方式について説明する。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ、ラッチ、フリップフロップ、全加算器など）を標準セルとして予め用意しておき、半導体基板上に複数の標準セルを配置してそれらの標準セルの間を、メタル配線を用いて接続することによってＬＳＩ（Large Scale Integration）チップを設計する方式のことである。すなわち、本態様に係る論理回路を標準セル化することにより、これを用いた装置、例えば半導体集積回路等の設計の容易性が向上する。
また、図１では、駆動回路１０において、２個のＮ型トランジスタＴｎ１１，Ｔｎ１２が直列に接続された例について説明したが、フィン型トランジスタの個数の異なるトランジスタが３個以上直列に接続されていても同様の効果が得られる。
図３は、本態様に係る駆動回路１０の構成を模式的に示した図である。
図３に示すように、駆動回路１０は、ノードｎ１１とノードｎ１２との間に、ｒ（ｒは整数、かつ、ｒ≧２）個直列に接続されたＮ型トランジスタＴｎ１１，…，Ｔｎ１ｒを有する。Ｎ型トランジスタＴｎ１１，…，Ｔｎ１ｒは、それぞれ異なる個数（Ａ１個，…，Ａｒ個）のフィン型トランジスタによって構成されている。そして、Ｎ型トランジスタＴｎ１１，…，Ｔｎ１ｒのゲートは、それぞれ異なる入力ノードｎｉｎ１，…，ｎｉｎｒに接続されており、それぞれに異なる入力信号ＩＮ１，…，ＩＮｒが与えられる。
そして、上記Ｎ型トランジスタＴｎ１１，…，Ｔｎ１ｒのフィン型トランジスタの個数Ａ１，…，Ａｒを適宜変更することによって、所望の駆動能力を有する駆動回路１０（半導体集積回路）を実現することができる。すなわち、設計の自由度を向上させることが可能になる。これにより、駆動回路およびその駆動回路を備える論理回路の性能を向上させることができる。
なお、駆動回路１０において、直列に接続されたｒ個のトランジスタにおけるフィン型トランジスタの個数はすべてが異なっている必要はなく、その一部が異なっていればよい。具体的には、例えば、図４に示すように、複数個の直列接続されたトランジスタのうち、一部のフィン型トランジスタの個数は異ならせる一方、他部のフィン型トランジスタの個数を等しくしても同様の効果が得られる。
図４において、論理回路１Ｂは、駆動回路１０と、３個のＰ型トランジスタＴｐ１１，Ｔｐ１２，Ｔｐ１３とを備えた３入力ＮＡＮＤ回路である。
駆動回路１０は、図１の構成に加えて、Ｎ型トランジスタＴｎ１２とノードｎ１２との間に設けられたＮ型トランジスタＴｎ１３を備えている。レイアウト構成図は図示しないが、Ｎ型トランジスタＴｎ１３は、フィン型トランジスタ１個によって構成されている。なお、３個のＮ型トランジスタＴｎ１１，Ｔｎ１２，Ｔｎ１３において、各トランジスタを構成するフィン型トランジスタは、それぞれ同一のゲート長、並びに同一のフィン幅および同一のフィン高さを有するものとする。すなわち、Ｎ型トランジスタＴｎ１３の駆動能力は、Ｎ型トランジスタＴｎ１１の駆動能力と等しいものとする。そして、Ｎ型トランジスタＴｎ１３のゲートは、入力ノードｎｉｎ３に接続されており、入力ノードｎｉｎ３を介して入力信号ＩＮ３が与えられる。
３個のＰ型トランジスタＴｐ１１，Ｔｐ１２，Ｔｐ１３は、電源と出力ノードｎｏｕｔとの間に並列に設けられている。レイアウト構成図は図示しないが、Ｐ型トランジスタＴｐ１１，Ｔｐ１２，Ｔｐ１３は、フィン型トランジスタ２個によって構成されている。また、Ｐ型トランジスタＴｐ１１，Ｔｐ１２，Ｔｐ１３のゲートは、それぞれ、入力ノードｎｉｎ１，ｎｉｎ２，ｎｉｎ３に接続されている。
以上のように、論理回路の駆動回路において、複数個の直列接続されたトランジスタのうち、一部のフィン型トランジスタの個数を異ならせる一方、他部のフィン型トランジスタの個数を等しくすることによって、フィン型トランジスタの個数が同じトランジスタを直列に接続した場合とは異なる駆動能力を有する駆動回路を実現することができる。したがって、図１と同様に、上記の直列接続されたトランジスタのフィン型トランジスタの個数を適宜変更することによって、所望の駆動能力を有する駆動回路（半導体集積回路）を実現することができる。すなわち、設計の自由度を向上させることが可能になる。これにより、駆動回路およびその駆動回路を備える論理回路の性能を向上させることができる。
［その他の実施形態］
以上、本出願において開示する技術の例示として、実施形態を説明した。しかしながら、本開示における技術はこれに限定されず、適宜、組み合わせ、変更、置き換え、付加、省略などを行った実施形態にも適用可能である。
例えば、図１〜図４において、駆動回路１０は、Ｎ型トランジスタによって構成されているものとしたが、これに限定されない。例えば、図５に示すように、駆動回路がＰ型トランジスタによって構成されていても同様の効果が得られる。
図５において、論理回路２Ａは、駆動回路２０と、２個のＮ型トランジスタＴｎ２１，Ｔｎ２２とを備えた２入力ＮＯＲ回路である。
駆動回路２０は、電源に接続されたノードｎ２１（第１のノードに相当）と、出力ノードｎｏｕｔに接続されたノードｎ２２（第２のノードに相当)との間において、直列に接続されたＰ型トランジスタＴｐ２１，Ｔｐ２２（第２および第１のトランジスタに相当）を備えている。Ｐ型トランジスタＴｐ２１のゲートは、入力ノードｎｉｎ１に接続されている。Ｐ型トランジスタＴｐ２２のゲートは、入力ノードｎｉｎ２に接続されている。レイアウト構成図は図示しないが、Ｐ型トランジスタＴｐ２１は、フィン型トランジスタ２個によって構成されており、Ｐ型トランジスタＴｐ２２は、フィン型トランジスタ１個によって構成されている。なお、２個のＰ型トランジスタＴｐ２１，Ｔｐ２２において、各トランジスタを構成するフィン型トランジスタは、それぞれ同一のゲート長、並びに同一のフィン幅および同一のフィン高さを有するものとする。
２個のＮ型トランジスタＴｎ２１，Ｔｎ２２は、出力ノードｎｏｕｔとグランドとの間に並列に設けられている。レイアウト構成図は図示しないが、Ｎ型トランジスタＴｎ２１，Ｔｎ２２は、それぞれフィン型トランジスタ２個によって構成されている。また、Ｎ型トランジスタＴｎ２１，Ｔｎ２２のゲートは、それぞれ、入力ノードｎｉｎ１，ｎｉｎ２に接続されている。
これにより、図５に示す態様においても、図１と同様に、フィン型トランジスタの個数が同じトランジスタを直列に接続した場合とは異なる駆動能力を有する駆動回路を実現することができる。したがって、駆動回路において直列接続されたトランジスタのフィン型トランジスタの個数を変更することによって、所望の駆動能力を有する駆動回路（半導体集積回路）を実現することができる。
また、図３では、同一導電型として、Ｎ型のトランジスタを有する駆動回路１０について説明したが、同一導電型として、Ｐ型のトランジスタを有する駆動回路についても、図３と同様の考え方に基づいて、２個以上の直列接続されたトランジスタを有する駆動回路を実現することが可能である。
また、図１および図５では、論理回路として、ＮＡＮＤ回路またはＮＯＲ回路の例について説明したが、論理回路はこれに限定されない。例えば、ＡＮＤ回路、ＯＲ回路、ＥＯＲ（Exclusive OR）回路、ＥＮＯＲ（Exclusive NOR）回路、複合ゲート、フリップフロップなどの他の基本ゲート（組み合わせ論理回路、順序回路を含む）に本態様に係る駆動回路を適用してもよい。その際に、上記の各基本ゲートについて、それぞれ標準セル化を行ってもよい。
また、図２において、Ｎ型トランジスタＴｎ１２を構成する２個のフィン型トランジスタＴｎ１２ａ，Ｔｎ１２ｂは、図面縦方向に並べて配置されているものとしたが、これに限定されない。例えば、図面横方向に並んでいてもかまわない。ただし、セルの図面横方向の面積の削減やメタル配線／ローカル配線の配線容易性を向上させるためには、Ｎ型トランジスタＴｎ１２を構成する２個のフィン型トランジスタＴｎ１２ａ，Ｔｎ１２ｂは、図面縦方向に並べて配置されるのが好ましい。
また、図２において、論理回路１Ａは、アクティブフィンＦ２２の図面右側に、図面縦方向の位置が同じになるように並べて配置されたダミーフィンＦ２３を備え、ダミーフィンＦ２３は、アクティブフィンＦ２１と図面縦方向に並べて配置されているものとしたが、これに限定されない。例えば、アクティブフィンＦ２２とダミーフィンＦ２３との図面縦方向の位置がずれていてもよいし、ダミーフィンＦ２３は、アクティブフィンＦ２１と図面縦方向に並べて配置されていなくてもよい。また、ダミーフィンＦ２３を設けなくても、図２と同様の効果が得られる。ただし、ダミーフィンＦ２３を設けることによって、フィン構造を規則的にすることができるため、製造上のばらつき等を抑制することができる。また、ダミーフィンＦ２３は、フローティングでなくてもよく、固定電位が与えられていてもよい。例えば、ダミーフィンＦ２３がグランドに接続されていてもよい。
また、図２において、論理回路１Ａは、ダミーフィンＦ２３と図面横方向の中間において直交するゲート配線Ｇ１３を備え、ゲート配線Ｇ１３は、ゲート配線Ｇ１１と図面縦方向に並べて（分離されて）配置されているもの、すなわちフローティングゲートであるものとしたが、これに限定されない。例えば、ゲート配線Ｇ１１とゲート配線Ｇ１３とが一体に形成されていてもよい。これにより、図１と同様の効果が得られるとともに、ゲート構造の規則性が向上する。また、ゲート配線Ｇ１３に固定電位が与えられていてもよい。また、ゲート配線Ｇ１３は設けなくてもよい。ただし、図２の位置にゲート配線Ｇ１３を設けることによって、ゲート配線Ｇ１３を設けない場合と比較して、ゲート構造を規則的にすることができるため、製造上のばらつき等を抑制することができる。
本開示によると、半導体集積回路の設計において、その駆動能力を調整することが可能である。したがって、駆動能力の調整を要する回路に有用であり、例えば、ＮＡＮＤ回路、ＯＲ回路等の基本ゲート等を有する論理回路およびその論理回路を備えた半導体集積回路等に有用である。
１Ａ，１Ｂ，２Ａ 論理回路
１０，２０ 駆動回路（半導体集積回路）
Ｔｎ１１ Ｎ型トランジスタ（第１のトランジスタ）
Ｔｎ１２ Ｎ型トランジスタ（第２のトランジスタ）
Ｔｎ１３ Ｎ型トランジスタ（第３のトランジスタ）
Ｔｐ２１ Ｐ型トランジスタ（第２のトランジスタ）
Ｔｐ２２ Ｐ型トランジスタ（第１のトランジスタ）
Ｔｎ１１ａ，Ｔｎ１２ａ，Ｔｎ１２ｂ フィン型トランジスタ
Ｔｐ１１ａ，Ｔｐ１１ｂ，Ｔｐ１２ａ，Ｔｐ１２ｂ フィン型トランジスタ
ｎｉｎ１ 入力ノード（第１の入力ノード）
ｎｉｎ２ 入力ノード（第２の入力ノード）
ｎｉｎ３ 入力ノード（第３の入力ノード）
ｎ１１ ノード（第１のノード）
ｎ１２ ノード（第２のノード）
Ｆ２１，Ｆ２２ アクティブフィン（フィン）
Ｆ２３ ダミーフィン
Ｇ１１ ゲート配線（第１のゲート）
Ｇ１３ ゲート配線（ダミーゲート）

Claims (12)

  1. 第１および第２の入力ノード、並びに、第１および第２のノードと接続された半導体集積回路であって、
    前記第１のノードと前記第２のノードとの間に、直列に接続された第１導電型の第１および第２のトランジスタを備え、
    前記第１のトランジスタは、同一のゲート長および同一のゲート幅を有するｎ（ｎは整数、かつ、ｎ≧１）個のフィン型トランジスタからなり、かつ、ゲートが前記第１の入力ノードに接続されており、
    前記第２のトランジスタは、前記ｎ個のフィン型トランジスタとゲート長およびゲート幅が同一のｍ（ｍは整数、かつ、ｍ＞ｎ）個のフィン型トランジスタからなり、かつ、ゲートが前記第２の入力ノードに接続されている
    ことを特徴とする半導体集積回路。
  2. 請求項１記載の半導体集積回路において、
    前記半導体集積回路は、第３の入力ノードにさらに接続され、
    前記第１のノードと前記第２のノードとの間に、前記第１および第２のトランジスタと直列に設けられており、前記第１導電型の第３のトランジスタをさらに備え、
    前記第３のトランジスタは、前記ｎ個のフィン型トランジスタとゲート長およびゲート幅が同一のｌ（ｌは整数、かつ、ｌ≧１）個のフィン型トランジスタからなり、かつ、ゲートが前記第３の入力ノードに接続されている
    ことを特徴とする半導体集積回路。
  3. 請求項１記載の半導体集積回路において、
    前記第２のトランジスタを構成する前記各フィン型トランジスタは、第１方向に延びるフィンを用いて構成されており、
    前記各フィンは、前記第１方向と垂直をなす第２方向に並べて配置されている
    ことを特徴とする半導体集積回路。
  4. 請求項３記載の半導体集積回路において、
    前記第１のトランジスタを構成する前記各フィン型トランジスタは、前記第１方向に延びるフィンを用いて構成されており、
    前記第１のトランジスタの構成に用いたフィンのうちの少なくともいずれか１枚と、前記第２方向に並べて配置されたダミーフィンを有する
    ことを特徴とする半導体集積回路。
  5. 請求項４記載の半導体集積回路において、
    前記ダミーフィンは、前記第２のトランジスタの構成に用いたフィンのうちの少なくともいずれか１枚と、前記第１方向に延びる同一線上に位置し、かつ、分離されている
    ことを特徴とする半導体集積回路。
  6. 請求項４記載の半導体集積回路において、
    前記第２方向に延びており、前記ダミーフィンと直交するように配置されたダミーゲートが設けられている
    ことを特徴とする半導体集積回路。
  7. 請求項６記載の半導体集積回路において、
    前記ダミーゲートは、フローティングゲートである
    ことを特徴とする半導体集積回路。
  8. 請求項６記載の半導体集積回路において、
    前記第２方向に延びており、前記第１のトランジスタの構成に用いたフィンのうちの少なくともいずれか一枚と直交するように設けられた第１のゲートを備え、
    前記ダミーゲートと前記第１のゲートとは、前記第２方向に延びる同一直線上に形成され、かつ、電気的に接続されている
    ことを特徴とする半導体集積回路。
  9. 請求項８記載の半導体集積回路において、
    前記ダミーゲートと前記第１のゲートとは、一体に形成されている
    ことを特徴とする半導体集積回路。
  10. 複数個の半導体集積回路を備え、
    前記複数個の半導体集積回路は、請求項１記載の半導体集積回路である第１の半導体集積回路を含んでいる
    ことを特徴とする論理回路。
  11. 請求項１０に記載の論理回路において、
    前記第１の半導体集積回路を含む標準セルによって構成されている
    ことを特徴とする論理回路。
  12. 請求項１０に記載の論理回路において、
    前記複数個の半導体集積回路は、基本ゲートを構成する
    ことを特徴とする論理回路。

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