TW201735325A - 包括限制邏輯閘階層布局架構中之交叉耦合電晶體配置的積體電路、及用以產生其布局的方法、及包括用以產生其布局之指令的資料儲存裝置 - Google Patents

包括限制邏輯閘階層布局架構中之交叉耦合電晶體配置的積體電路、及用以產生其布局的方法、及包括用以產生其布局之指令的資料儲存裝置 Download PDF

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Abstract

以第一與第二閘極各自定義第一P通道（P channel）電晶體與第一N通道（N channel）電晶體。該第二閘極與該第一閘極係電氣相連。以第三與第四閘極各自定義第二P通道電晶體與第二N通道電晶體。該第四閘極與該第三閘極係電氣相連。第一P通道電晶體、第一N通道電晶體、第二P通道電晶體、與第二N通道電晶體中每一者具有與共用節點電氣相連的各自擴散端。第一、第二、第三、與第四閘極中每一者係定義成沿著若干平行指向的閘極軌道中任一個而延伸，不實質接觸與毗鄰的閘極軌道相關之任一邏輯閘階層特徵部布局通道內所定義的邏輯閘階層特徵部。

Description

包括限制邏輯閘階層布局架構中之交叉耦合電晶體配置的積體電路、及用以產生其布局的方法、及包括用以產生其布局之指令的資料儲存裝置
本發明係關於電晶體布局。
更高效能與更小晶粒尺寸推動著半導體產業每兩年就縮減約50%的電路晶片面積。晶片面積的縮減提供經濟效益，用以邁向更新的技術。藉由縮減25%與30%之間的特徵尺寸可完成50%晶片面積的縮減。製造設備與材料的改善而使特徵尺寸縮減。例如，微影處理的改善已使更小的特徵尺寸得以實現，同時化學機械研磨（CMP）的改善已在某種程度上使高層數的互連層變得可能。
在微影技術的演進中，隨著最小特徵尺寸接近用來曝出特徵形狀的光源波長，鄰近特徵部之間會發生非計劃中的交互作用。當今最小特徵尺寸達到了45nm（奈米），而微影處理中所用的光源波長仍在193nm。最小特徵尺寸與微影處理中所用的光源波長之間的差異係定義為微影間隙（lithographic gap）。隨著微影間隙增大，微影處理的解析度能力則會降低。
當光罩上的每一形狀與光線交互作用時，會發生干涉圖形。來自鄰近形狀的干涉圖形會產生建設性或破壞性干涉。就建設性干涉而言，可能無意中產生不必要的形狀。就破壞性干涉而言，可能無意中移除所需的圖形。在任一情況中，以非計劃方式印刷的特定形狀可能會引起裝置失效。如光學鄰近校正（OPC）的修正方法試圖預測來自鄰近形狀的影響，且修正該光罩，俾如所需地製造出印刷形狀。隨著製程幾何拓撲結構（process geometries）縮小與隨著光交互作用變得更複雜，光交互作用預測的品質也隨之每況愈下。
考慮到前述問題，當技術持續向更小的半導體裝置特徵尺寸前進時，需要對付微影間隙問題的解決方案。
在一實施例中，揭露半導體晶片中的交叉耦合電晶體組態。此交叉耦合電晶體組態包括第一P通道電晶體，其具有該晶片之邏輯閘階層中所定義的第一閘極。此交叉耦合電晶體組態也包括第一N通道電晶體，其具有該晶片之邏輯閘階層中所定義的第二閘極。第一N通道電晶體的第二閘極與第一P通道電晶體的第一閘極係電氣相連。此交叉耦合電晶體組態更包括第二P通道電晶體，其具有該晶片之邏輯閘階層中所定義的第三閘極。而且，此交叉耦合電晶體組態包括第二N通道電晶體，其具有該晶片之邏輯閘階層中所定義的第四閘極。第二N通道電晶體的第四閘極與第二P通道電晶體的第三閘極係電氣相連。第一P通道電晶體、第一N通道電晶體、第二P通道電晶體、與第二N通道電晶體中的每一個具有與共用節點電氣相連的各自擴散端。而且，第一、第二、第三、與第四閘極中每一者對應著邏輯閘階層特徵部布局通道內所定義之各自邏輯閘階層特徵部的一部分。每一邏輯閘階層特徵部係定義在其邏輯閘階層特徵部布局通道內，不實體接觸鄰接的邏輯閘階層特徵部布局通道內所定義的另一邏輯閘階層特徵部。
在一實施例中，揭露交叉耦合電晶體布局。此交叉耦合電晶體布局包括第一P通道電晶體，其具有該晶片之邏輯閘階層中所定義的第一閘極。此交叉耦合電晶體布局也包括第一N通道電晶體，其具有該晶片之邏輯閘階層中所定義的第二閘極。第一N通道電晶體的第二閘極與第一P通道電晶體的第一閘極係電氣相連。此交叉耦合電晶體布局更包括第二P通道電晶體，其具有該晶片之邏輯閘階層中所定義的第三閘極。而且，此交叉耦合電晶體布局包括第二N通道電晶體，其具有該晶片之邏輯閘階層中所定義的第四閘極。第二N通道電晶體的第四閘極與第二P通道電晶體的第三閘極係電氣相連。第一P通道電晶體、第一N通道電晶體、第二P通道電晶體、與第二N通道電晶體中的每一個具有與共用節點電氣相連的各自擴散端。而且，第一、第二、第三、與第四閘極中每一者對應著邏輯閘階層特徵部布局通道內所定義之各自邏輯閘階層特徵部的一部分。每一邏輯閘階層特徵部係定義在其邏輯閘階層特徵部布局通道內，不實體接觸鄰接的邏輯閘階層特徵部布局通道內所定義的另一邏輯閘階層特徵部。
在另一實施例中，揭露一半導體晶片。此晶片包括由對應閘極定義的第一P通道電晶體。此晶片也包括由對應閘極定義的第一N通道電晶體。此晶片也包括由對應閘極定義的第二P通道電晶體。此晶片也包括由對應閘極定義的第二N通道電晶體。第一P通道、第一N通道、第二P通道、與第二N通道中的每一個閘極係定義在該晶片的邏輯閘階層內，且與共用擴散區節點電氣相連。第一P通道電晶體的閘極與第一N通道電晶體的閘極係電氣相連。第二P通道電晶體的閘極與第二N通道電晶體的閘極係電氣相連。第一、第二、第三、與第四閘極中每一者對應著邏輯閘階層特徵部布局通道內所定義之各自邏輯閘階層特徵部的一部分。而且，每一邏輯閘階層特徵部係定義在其邏輯閘階層特徵部布局通道內，不實體接觸鄰接的邏輯閘階層特徵部布局通道內所定義的另一邏輯閘階層特徵部。
本發明之其他實施態樣及優點由隨後之舉例說明本發明原理的詳細說明及隨附之相對應圖式當可更加明白。
在下文描述中，為提供本發明之徹底了解而闡明眾多的具體描述。然而，對於熟悉本技藝者，明顯的是，不用這些特定細節的部分或全部即可實行本發明。在其他例子中，為了避免非必要地搞混本發明而沒有詳盡地描述眾所皆知的處理操作。
靜態隨機存取記憶體位元格（SRAM Bit Cell）組態
圖1A顯示依據先前技藝的SRAM（靜態隨機存取記憶體）位元格電路。該SRAM位元格電路包括二交叉耦合（cross-coupled）反相器106與102。具體地說，反相器106的輸出端106B係與反相器102的輸入端102A相接，而反相器102的輸出端102B係與反相器106的輸入端106A相接。該SRAM位元格更包括二NMOS傳輸電晶體（pass transistor）100與104。NMOS傳輸電晶體100係銜接位元線103與節點109，節點109對應著反相器106的輸出端106B與反相器102的輸入端102A。NMOS傳輸電晶體104係銜接位元線105與節點111，節點111對應著反相器102的輸出端102B與反相器106的輸入端106A。而且，NMOS傳輸電晶體100與104的各自閘極每一個係與字元線（word line）107相接，字元線107經NMOS傳輸電晶體100與104控制SRAM位元格的存取。該SRAM位元格需要雙向寫入，其意味當位元線103驅以高壓時，位元線105則驅以低壓，反之亦然。熟悉本技藝者應理解到，節點109與111以互補的方式維持該SRAM位元格中所儲的邏輯狀態。
圖1B顯示圖1A之依據先前技藝的SRAM位元格，其中展開反相器106與102以顯現其各自內部的電晶體組態。反相器106包括數個PMOS電晶體115與NMOS電晶體113。PMOS電晶體115與NMOS電晶體113的各自閘極係相連一起，以形成反相器106的輸入端106A。而且，各個PMOS電晶體115與NMOS電晶體113其各自數端中之一者相連在一起，以形成反相器106的輸出端106B。PMOS電晶體115的另一端係與電源供應器117相連。NMOS電晶體113的另一端係與接地電位119相連。因此，PMOS電晶體115與NMOS電晶體113係以互補方式作動。當高邏輯狀態（high logic state）發生在反相器106的輸入端106A時，開啟NMOS電晶體113且關閉PMOS電晶體115，從而使反相器106的輸出端106B產生低邏輯狀態（low logic state）。當低邏輯狀態發生在反相器106的輸入端106A時，關閉NMOS電晶體113且開啟PMOS電晶體115，從而反相器106的輸出端106B產生高邏輯狀態。
以等同反相器106的方式定義反相器102。反相器102包括PMOS電晶體121與NMOS電晶體123。PMOS電晶體121與NMOS電晶體123的各自閘極係相連一起，以形成反相器102的輸入端102A。而且， 各個PMOS電晶體121與NMOS電晶體123其各自數端中之一者相連在一起，以形成反相器102的輸出端102B。PMOS電晶體121的另一端係與電源供應器117相連。NMOS電晶體123的另一端係與接地電位119相連。因此，PMOS電晶體121與NMOS電晶體123係以互補方式作動。當高邏輯狀態發生在反相器102的輸入端102A時，開啟NMOS電晶體123且關閉PMOS電晶體121，從而使反相器102的輸出端102B產生低邏輯狀態。當低邏輯狀態發生在反相器102的輸入端102A時，關閉NMOS電晶體123且開啟PMOS電晶體121，從而反相器102的輸出端102B產生高邏輯狀態。
交叉耦合電晶體組態
圖2顯示依據本發明之一實施例的交叉耦合電晶體組態。此交叉耦合電晶體組態包括四個電晶體：PMOS電晶體401、NMOS電晶體405、PMOS電晶體403、與NMOS電晶體407。PMOS電晶體401具有與上拉邏輯電路（pull up logic）209A相連的一端，而另一端係與共用節點495相連。NMOS電晶體405具有與下拉邏輯電路（pull down logic）211A相連的一端，而另一端係與共用節點495相連。PMOS電晶體403具有與上拉邏輯電路209B相連的一端，而另一端係與共用節點495相連。NMOS電晶體407具有與下拉邏輯電路211B相連的一端，而另一端係與共用節點495相連。PMOS電晶體401與NMOS電晶體407的各自閘極倆連成閘極節點491。NMOS電晶體405與PMOS電晶體403的各自閘極倆連成閘極節點493。閘極節點491與493也各自被稱為控制節點491與493。再者，共用節點495、閘極節點491、與閘極節點493中的每一個也各自被稱為電連接裝置（electrical connection）495、491、493。
基於前述，交叉耦合電晶體組態包括四個電晶體：1）第一PMOS電晶體、2）第一NMOS電晶體、3）第二PMOS電晶體、與4）第二NMOS電晶體。此外，該交叉耦合電晶體組態包括三個所需的電連接裝置：1）四個電晶體中的每一個其數端中之一者與相同的共用節點相連、2）一PMOS電晶體與一NMOS電晶體的兩閘極與第一閘極節點相連、與3）另一PMOS電晶體與另一NMOS電晶體的兩閘極與第二閘極節點相連。
應理解到，圖2的交叉耦合電晶體組態表示耦合電晶體的基本組態。在其它的實施例中，額外的電路元件可與圖2之交叉耦合電晶體組態內的任一節點相連。再者，在其它的實施例中，在不脫離圖2之交叉耦合電晶體組態的情況下，額外的電路元件可嵌入一或多個耦合電晶體（401、405、403、407）與共用節點495之間。
SRAM位元格與交叉耦合電晶體組態之間的差異
應了解到，圖1A-1B的SRAM位元格不包括交叉耦合電晶體組態。特別應了解到，SRAM位元格內的交叉耦合「反相器」106與102既不表示也不意味交叉耦合「電晶體」組態。如上文討論，該交叉耦合電晶體組態需要四個電晶體中的每一個其數端中之一者與相同的共用節點電氣相連。此未存在於SRAM位元格。
參照圖1B中的SRAM位元格，PMOS電晶體115與NMOS電晶體113之端係相連於節點109處，但PMOS電晶體121與NMOS電晶體123之端係相連於節點111處。更具體地說，PMOS電晶體115與NMOS電晶體113之相連於反相器輸出端106B處的端，係與PMOS電晶體121與NMOS電晶體123中每一個的閘極相連，而非與PMOS電晶體121與NMOS電晶體123之倆端相連。所以，該SRAM位元格不包括四個電晶體（二PMOS與二NMOS），此四個電晶體中的每一個其數端中之一者與相同的共用節點電氣相連。因此，該SRAM位元格不代表或包括如圖2所述的交叉耦合電晶體組態。
限制邏輯閘階層（Gate Level）布局架構
本發明實現部分半導體晶片內的限制邏輯閘階層布局架構。對於該邏輯閘階層，若干平行虛擬線係定義成跨越該布局。當這些平行虛擬線用以指出布局內各種電晶體的閘極配置時，被稱為閘極軌道（gate electrode track）。在一實施例中，藉由等於指定閘極間距間的垂直間隔，而定義形成閘極軌道的平行虛擬線。因此，閘極軌道上之閘極段的配置對應著該指定閘極間距。在另一實施例中，大於或等於指定閘極間距的可變間距分隔了閘極軌道。
圖3A顯示閘極軌道301A-301E的範例，該等閘極軌道係依據本發明之一實施例而被定義在限制邏輯閘階層布局架構內。跨越晶片之邏輯閘階層布局的平行虛擬線，以等於指定閘極間距307間的垂直間隔形成閘極軌道301A-301E。為了說明性的目的，圖3A中顯示互補的擴散區303與305。應了解到，擴散區303與305係定義在邏輯閘階層底下的擴散階層（diffusion level）。而且，應了解到，以舉例的方法提供擴散區303與305，絕不表示擴散區大小、形狀、與/或配置（擴散階層內相對於該限制邏輯閘階層布局架構而言）的任何限制。
在限制邏輯閘階層布局架構內，邏輯閘階層特徵部布局通道（gate level feature layout channel）係定義在既定閘極軌道的周遭，俾使其在毗鄰既定閘極軌道的閘極軌道之間延伸。例如，邏輯閘階層特徵部布局通道310A-1至301E-1係各自定義在閘極軌道301A至301E周遭。應了解到，每一閘極軌道具有對應的邏輯閘階層特徵部布局通道。而且，對於毗鄰指定布局空間之邊緣（如格界）所定位的閘極軌道，如閘極特徵部布局通道301A-1至301E-1所說明的，對應的邏輯閘階層特徵部布局通道宛如該指定布局空間外的虛擬閘極軌道般延伸。應進一步了解到，每一邏輯閘階層特徵部布局通道係定義成沿著其對應的閘極軌道的整個長度而延伸。因此，每一邏輯閘階層特徵部布局通道係定義成跨越晶片中與邏輯閘階層布局相關之部分內的邏輯閘階層布局。
在限制邏輯閘階層布局架構內，與既定閘極軌道相關的邏輯閘階層特徵部係定義在與該既定閘極軌道相關的邏輯閘階層特徵部布局通道內。相鄰的邏輯閘階層特徵部包括兩部分：定義電晶體閘極的部份與未定義電晶體閘極的部份。因此，相鄰的邏輯閘階層特徵部可遍佈下伏晶片階層的擴散區與介電區二區。在一實施例中，邏輯閘階層特徵部之每一形成電晶體閘極的部份係定位成實質定心於既定的閘極軌道。此外，在此實施例中，邏輯閘階層特徵部之未形成電晶體閘極的部份係定位在與既定該閘極軌道相關的邏輯閘階層特徵部布局通道內。因此，只要既定邏輯閘階層特徵部的閘極部分係定心於閘極軌道（對應著既定邏輯閘階層特徵部布局通道），與只要該既定的邏輯閘階層特徵部遵守設計法則間隔需求（相對於在毗鄰的邏輯閘階層特徵部布局通道中的其它邏輯閘階層特徵部），基本上可在該既定邏輯閘階層特徵部布局通道內的任何地方定義該既定的邏輯閘階層特徵部。另外，邏輯閘階層特徵部布局通道中所定義的邏輯閘階層特徵部（與毗鄰的閘極軌道相關）之間禁止實體接觸。
圖3B顯示圖3A的示範性限制邏輯閘階層布局架構，其中依據本發明之一實施例在其中定義若干示範性邏輯閘階層特徵部309-323。邏輯閘階層特徵部309係定義在與閘極軌道301A相關的邏輯閘階層特徵部布局通道301A-1內。邏輯閘階層特徵部309的閘極部分實質定心於閘極軌道301A。而且，邏輯閘階層特徵部309之非閘極部分維持與邏輯閘階層特徵部311與313（定義在毗鄰的邏輯閘階層特徵部布局通道301B-1內）的設計法則間隔需求。同樣地，閘階層特徵部311-323係定義在與其各自邏輯閘階層特徵部布局通道內，且具有實質定心於閘極軌道（對應著各自邏輯閘階層特徵部布局通道）的閘極部分。而且，應理解到，閘階層特徵部311-323中的每一個維持與邏輯閘階層特徵部（定義在毗鄰的邏輯閘階層特徵部布局通道內）的設計法則間隔需求，且避免與另一邏輯閘階層特徵部（定義在毗鄰的邏輯閘階層特徵部布局通道內）實質接觸。
閘極對應著各個邏輯閘階層特徵部之跨越擴散區的部份，其中該各個邏輯閘階層特徵部整體係定義在邏輯閘階層特徵部布局通道內。每一邏輯閘階層特徵部係定義在其邏輯閘階層特徵部布局通道內，不實體接觸另一邏輯閘階層特徵部（定義在鄰接的邏輯閘階層特徵部布局通道內）。如圖3B之示範性邏輯閘階層特徵部布局通道301A-1至301E-1所說明的，每一邏輯閘階層特徵部布局通道係與既定的閘極軌道相關，且對應著一布局區，該布局區沿著該既定閘極軌道，並垂直地以每個相對方向向外延伸（自該既定閘極軌道向最接近的閘極軌道或布局邊界外的虛擬閘極軌道）。
若干邏輯閘階層特徵部可具有一或多個接觸頭部分，其沿著本身長度定義在許多位置處。既定邏輯閘階層特徵部的接觸頭部分係定義為該邏輯閘階層特徵部之具有足夠大小之高度與寬度的一段，以得到閘極接觸點結構，其中在整片基板垂直該既定邏輯閘階層特徵部之閘極軌道的方向上定義「寬度」，且其中在整片基板平行該既定邏輯閘階層特徵部之閘極軌道的方向上定義「高度」。應理解到，當俯瞰時，邏輯閘階層特徵部的接觸頭基本上可由任何布局形狀（包括方形或矩形）所定義。而且，取決於布局需求與電路設計，邏輯閘階層特徵部的既定接觸頭部分不一定具有其上所定義閘極接觸點。
如上文所討論的，本文所揭露之各種實施例的邏輯閘階層係定義為限制邏輯閘階層。邏輯閘階層特徵部的若干部分形成電晶體裝置的閘極。邏輯閘階層特徵部的其它部分則形成在該邏輯閘階層內之兩點間延伸的導電段。而且，邏輯閘階層特徵部的其它部分可不具積體電路操作相關的功能。應了解到，在不實體接觸其它邏輯閘階層特徵部（定義在毗鄰的邏輯閘階層特徵部布局通道內）的情況下，不考慮每一邏輯閘階層特徵部的功能，其係定義成跨越各自邏輯閘階層特徵部布局通道內的邏輯閘階層。
在一實施例中，邏輯閘階層特徵部係定義成提供有限數目之受控的布局形狀間（shape-to-shape）微影交互作用，其可在製造與設計過程中精確地被預知且優化。在此實施例中，該邏輯閘階層特徵部係定義成避免布局形狀間空間關係，該關係會引起布局內不利的微影交互作用，該不利的微影交互作用係無法精確地被預知且很可能無法被緩和掉。然而，應了解到，當對應的微影交互作用係可預測且易控制時，可接受邏輯閘階層特徵部在其邏輯閘階層布局通道內的方向上改變。
應了解到，不考慮每一邏輯閘階層特徵部的功能，其係定義為在不利用非邏輯閘階層特徵部的情況下，沿著既定閘極軌道的邏輯閘階層特徵部係用以於該邏輯閘階層內無法直接與另一邏輯閘階層特徵部（沿著不同閘極軌道而定義的）接觸。再者，邏輯閘階層特徵部（置於與不同閘極軌道相關的不同邏輯閘階層布局通道內）之間的每一接觸點（可定義在較高的互連層）係經一多或多個非邏輯閘階層特徵部而製，即穿過該邏輯閘階層上的一或多層互連層，或藉由該邏輯閘階層處或底下的局部互連特徵部而製。
交叉耦合電晶體布局
如上文所討論的，交叉耦合電晶體組態包括四個電晶體（2 PMOS電晶體與2 NMOS電晶體）。在本發明的各種實施例中，依據限制邏輯閘階層布局架構所定義的閘極係各自用以形成交叉耦合電晶體組態布局的四個電晶體。圖4顯示依據本發明之一實施例之交叉耦合電晶體組態的擴散與邏輯閘階層布局。圖4的交叉耦合電晶體布局包括閘極401A所定義的第一PMOS電晶體401，閘極401A係沿著閘極軌道450延伸且跨過p型擴散區480。第一NMOS電晶體407係由閘極407A定義的，閘極407A係沿著閘極軌道456延伸且跨過n型擴散區486。第二PMOS電晶體403係由閘極403A定義的，閘極403A係沿著閘極軌道456延伸且跨過p型擴散區482。第二NMOS電晶體405係由閘極405A定義的，閘極405A係沿著閘極軌道450延伸且跨過n型擴散區484。
第一PMOS電晶體401與第一NMOS電晶體407的閘極401A與407A各自與第一閘極節點491電氣相連，俾受實質相等的閘極電壓。同樣地，第二PMOS電晶體403與第二NMOS電晶體405的閘極403A與405A各自與第二閘極節點493電氣相連，俾受實質相等的閘極電壓。而且，四個電晶體401、403、405、407中的每一個具有與共用輸出節點495電氣相連的各自擴散端。
在限制邏輯閘階層布局架構內，可以若干不同方法實現交叉耦合電晶體組態。在圖4的示範性實施例中，第一PMOS電晶體401與第二NMOS電晶體405的閘極401A與405A係沿著相同的閘極軌道450安置。同樣地，第二PMOS電晶體403與第一NMOS電晶體407的閘極403A與407A係沿著相同的閘極軌道456安置。因此，圖4的特定實施例可視為二電極軌道上所定義之帶有交叉閘極接觸點的交叉耦合電晶體組態。
圖5顯示圖4之交叉耦合電晶體組態的變體，其中在三條閘極軌道上定義帶有交叉閘極接觸點的交叉耦合電晶體組態。具體地說，第一PMOS電晶體401的閘極401A係定義在閘極軌道450上。第二PMOS電晶體403的閘極403A係定義在閘極軌道456上。第一NMOS電晶體407的閘極407A係定義在在閘極軌道456上。而第二NMOS電晶體405的閘極405A係定義在閘極軌道448上。因此，圖5的特定實施例可視為三電極軌道上所定義之帶有交叉閘極接觸點的交叉耦合電晶體組態。
圖6顯示圖4之交叉耦合電晶體組態的變體，其中在四條閘極軌道上定義帶有交叉閘極接觸點的交叉耦合電晶體組態。具體地說，第一PMOS電晶體401的閘極401A係定義在閘極軌道450上。第二PMOS電晶體403的閘極403A係定義在閘極軌道456上。第一NMOS電晶體407的閘極407A係定義在在閘極軌道458上。而第二NMOS電晶體405的閘極405A係定義在閘極軌道454上。因此，圖6的特定實施例可視為四電極軌道上所定義之帶有交叉閘極接觸點的交叉耦合電晶體組態。
圖7顯示圖4之交叉耦合電晶體組態的變體，其中在二條閘極軌道上定義無交叉閘極接觸點的交叉耦合電晶體組態。具體地說，第一PMOS電晶體401的閘極401A係定義在閘極軌道450上。第一NMOS電晶體407的閘極407A係定義在在閘極軌道450上。第二PMOS電晶體403的閘極403A係定義在閘極軌道456上。而第二NMOS電晶體405的閘極405A係定義在閘極軌道456上。因此，圖7的特定實施例可視為二電極軌道上所定義之無交叉閘極接觸點的交叉耦合電晶體組態。
圖8顯示圖4之交叉耦合電晶體組態的變體，其中在三條閘極軌道上定義無交叉閘極接觸點的交叉耦合電晶體組態。具體地說，第一PMOS電晶體401的閘極401A係定義在閘極軌道450上。第一NMOS電晶體407的閘極407A係定義在在閘極軌道450上。第二PMOS電晶體403的閘極403A係定義在閘極軌道454上，和第二NMOS電晶體405的閘極405A係定義在閘極軌道456上。因此，圖8的特定實施例可視為三電極軌道上所定義之無交叉閘極接觸點的交叉耦合電晶體組態。
圖9顯示圖4之交叉耦合電晶體組態的變體，其中在四條閘極軌道上定義無閘極接觸點的交叉耦合電晶體組態。具體地說，第一PMOS電晶體401的閘極401A係定義在閘極軌道450上。第二PMOS電晶體403的閘極403A係定義在閘極軌道454上。第一NMOS電晶體407的閘極407A係定義在在閘極軌道452上，和第二NMOS電晶體405的閘極405A係定義在閘極軌道456上。因此，圖9的特定實施例可視為四電極軌道上所定義之無交叉閘極接觸點的交叉耦合電晶體組態。
應理解到，儘管圖4-9的交叉耦合電晶體401、403、405與407係描繪為分別具有其各自的擴散區480、482、484與486，其它實施例仍可利用PMOS電晶體401與403之鄰接的p型擴散區，與/或利用NMOS電晶體405與407之鄰接的n型擴散區。再者，僅管圖4-9的示範性布局以垂直對齊的位置描繪p型擴散區480與482，應了解到，在其它實施例中p型擴散區480與482可不用垂直對齊。同樣地，僅管圖4-9的示範性布局以垂直對齊的位置描繪n型擴散區484與486，應了解到，在其它實施例中n型擴散區484與486可不用垂直對齊。
在圖4-9中，由線491與493表示閘極的電氣連接，且由線495表示共用節點的電氣連接。應了解到，在布局空間中，閘極電連接裝置491、493與共用節點電連接裝置495中的每一個可由延伸穿過多晶片階層之若干布局形狀而定義結構。圖10-13顯示在不同實施例中如何定義閘極電連接裝置491、493與共用節點電連接裝置495的範例。應了解到，圖10-13的範例布局係通過舉例的方法而提供，絕不表示用於閘極電連接裝置491、493與共用節點電連接裝置495之可能多階層連接的完備集（exhaustive set）。
圖10顯示多層次布局，包括依據本發明之一實施例在三電極軌道上所定義帶有交叉閘極接觸點的交叉耦合電晶體組態。圖10的布局表示圖5之交叉耦合電晶體實施例的示範性實作。第一PMOS電晶體401的閘極401A與第一NMOS電晶體407的閘極407A之間的電連接裝置491係由多層次連接形成的，包括閘極接觸點1001、（二維的）第一金屬層結構1003、與閘極接觸點1005。第二PMOS電晶體403的閘極403A與第二NMOS電晶體405的閘極405A之間的電連接裝置493係由多層次連接形成的，包括閘極接觸點1007、（二維的）第一金屬層結構1009、與閘極接觸點1011。輸出節點電連接裝置495係由多層次連接形成的，包括擴散區接觸點1013、（二維的）第一金屬層結構1015、擴散區接觸點1017與擴散區接觸點1019。
圖11顯示多層次布局，包括依據本發明之一實施例在四電極軌道上所定義帶有交叉閘極接觸點的交叉耦合電晶體組態。圖11的布局表示圖6之交叉耦合電晶體實施例的示範性實作。第一PMOS電晶體401的閘極401A與第一NMOS電晶體407的閘極407A之間的電連接裝置491係由多層次連接形成的，包括閘極接觸點1101、（二維的）第一金屬層結構1103、與閘極接觸點1105。第二PMOS電晶體403的閘極403A與第二NMOS電晶體405的閘極405A之間的電連接裝置493係由多層次連接形成的，包括閘極接觸點1107、（一維的）第一金屬層結構1109、介層孔1111、（一維的）第二金屬層結構1113、介層孔1115、（一維的）第一金屬層結構1117、與閘極接觸點1119。輸出節點電連接裝置495係由多層次連接形成的，包括擴散區接觸點1121、（二維的）第一金屬層結構1123、擴散區接觸點1125與擴散區接觸點1127。
圖12顯示多層次布局，包括依據本發明之一實施例在二電極軌道上所定義無交叉閘極接觸點的交叉耦合電晶體組態。圖12的布局表示圖7之交叉耦合電晶體實施例的示範性實作。第一PMOS電晶體401與第一NMOS電晶體407的閘極401A與407A各別係由閘極軌道450上所設置之鄰接的邏輯閘階層結構形成的。因此，直接在沿著單一閘極軌道450的邏輯閘階層內製作閘極401A與407A之間的電連接裝置491。同樣地，第二PMOS電晶體403與第二NMOS電晶體405的閘極403A與405A各別係由閘極軌道456上所設置之鄰接的邏輯閘階層結構形成的。因此，直接在沿著單一閘極軌道456的邏輯閘階層內製作閘極403A與405A之間的電連接裝置493。輸出節點電連接裝置495係由多層次連接形成的，包括擴散區接觸點1205、（一維的）第一金屬層結構1207、與擴散區接觸點1209。
進一步考慮圖12，應注意到，當第一PMOS電晶體401與第一NMOS電晶體407的閘極401A與407A各別係由鄰接的邏輯閘階層結構形成時，及當第二PMOS電晶體403與第二NMOS電晶體405的閘極403A與405A各別係由鄰接的邏輯閘階層結構形成時，對應的交叉耦合電晶體布局可包括擴散區之間的電連接裝置（與四個交叉耦合電晶體401、407、403、405相關），該等電連接裝置於布局空間中交錯而彼此無電氣通信。例如，PMOS電晶體403的擴散區1220與NMOS電晶體407的擴散區1222係電氣相連（由電連接裝置1224標示），及PMOS電晶體401的擴散區1230與NMOS電晶體405的擴散區1232係電氣相連（由電連接裝置1234標示），其中電連接裝置1224與電連接裝置1234於布局空間中交錯而彼此無電氣通信。
圖13顯示多層次布局，包括依據本發明之一實施例在三電極軌道上所定義無交叉閘極接觸點的交叉耦合電晶體組態。圖13的布局表示圖8之交叉耦合電晶體實施例的示範性實作。第一PMOS電晶體401與第一NMOS電晶體407的閘極401A與407A各別由閘極軌道450上所設置之鄰接的邏輯閘階層結構形成的。因此，直接在沿著單一閘極軌道450的邏輯閘階層內製作閘極401A與407A之間的電連接裝置491。第二PMOS電晶體403的閘極403A與第二NMOS電晶體405的閘極405A之間的電連接裝置493係由多層次連接形成的，包括閘極接觸點1303、（一維的）第一金屬層結構1305、與閘極接觸點1307。輸出節點電連接裝置495係由多層次連接形成的，包括擴散區接觸點1311、（一維的）第一金屬層結構1313、與擴散區接觸點1315。
在一實施例中，使用一或多個局部互連導體（定義在邏輯閘階層處或其底下）製作交叉耦合電晶體之擴散區至共用節點495的電連接裝置。此實施例也可藉由接觸孔與/或介層孔將局部互連導體與高階層（於邏輯閘階層之上）中的導體結合，以製作交叉耦合電晶體之擴散區至共用節點495的電連接裝置。另外，在各種實施例中，用以使交叉耦合電晶體之擴散區與共用節點495電氣連接的傳導路徑，可定義成必要時基本上可橫越晶片之任何區域，以提供晶片路徑選擇的解決方案。
而且，應理解到，因為n型與p型擴散區實質上係分開的，且因為交叉耦合電晶體中二PMOS電晶體的p型擴散區實質上係分開的，及因為交叉耦合電晶體中二NMOS電晶體的n型擴散區實質上係分開的，故在各種實施例中可能使四個交叉耦合電晶體中的每一個彼此相對地置於布局中的任意位置。因此，除非電氣性能與其它布局影響條件的需要，否則無需使該四個交叉耦合電晶體彼此靠近地坐落於布局內。儘管如此，仍未排除交叉耦合電晶體彼此靠近地坐落，且此舉在某些電路布局中仍係可取的。
在此所揭露的示範性實施例，應了解到，擴散區的大小不受限制。換言之，必要時可任意地縮放任一既定的擴散區，以滿足電性與/或布局需求。另外，必要時可任意地塑造任一既定擴散區的形狀，以滿足電性與/或布局需求。而且，應了解到，如依據限制邏輯閘階層布局架構所定義的，交叉耦合電晶體組態的四個電晶體不需為同尺尺寸。在不同的實施例中，取決於適用的電性與/或布局需求，交叉耦合電晶體組態的四個電晶體可在尺寸上（電晶體寬度或電晶體閘極長度）變化或具有相同大小。
另外，應了解到，儘管在若干實施例中交叉耦合電晶體組態的四個電晶體係被緊密地放置，但不需彼此靠近地放置。更具體地說，因為可經至少一較高的互連階層的路徑選擇而製作交叉耦合電晶體組態之電晶體的連接，故可自由地彼此相對放置該交叉耦合電晶體組態的四個電晶體。儘管如此，應了解到，在某些實施例中，仍可藉由電性與/或布局需求，而決定交叉耦合電晶體組態之四個電晶體的接近程度。
應理解到，如關於圖2-13與/或其變體所描述的，使用限制邏輯閘階層布局架構所實現的交叉耦合電晶體組態與對應的布局可用以形成許多不同的電路。例如，部分現代半導體晶片可能包括若干多工器電路（multiplexer circuit）與/或鎖存電路（latch circuit）。如本文所揭露的，可使用依據限制邏輯閘階層布局架構之交叉耦合電晶體組態與對應的布局而定義如此的多工器與/或鎖存電路。關於圖14A-17C係描述示範性多工器電路實施例，其使用限制邏輯閘階層布局架構與對應的交叉耦合電晶體組態而實現。關於圖18A-22C係描述示範性鎖存電路實施例，其使用限制邏輯閘階層布局架構與對應的交叉耦合電晶體組態而實現。應了解到，關於圖14A-22C所描述的多工器電路與鎖存電路實施例係通過舉例的方法而提供，並不表示可能多工器電路與鎖存電路實施例的完備集。
示範性多工器電路實施例
圖14A顯示依據本發明之一實施例的一般多工器電路，其中四個交叉耦合電晶體401、405、403、407皆直接與共用節點495相連。如先前討論的，第一PMOS電晶體401與第一NMOS電晶體407的閘極係電氣相連（如電連接裝置491所示）。同樣地，第二PMOS電晶體403與第二NMOS電晶體405的閘極係電氣相連（如電連接裝置493所示）。上拉邏輯電路（Pull up logic）1401在相對於共用節點495之端與第一PMOS電晶體401電氣相連。下拉邏輯電路（Pull down logic）1403在相對於共用節點495之端與第二NMOS電晶體405電氣相連。同樣地，上拉邏輯電路1405與第二PMOS電晶體403在相對於共用節點495之端電氣相連。下拉邏輯電路1407與第一NMOS電晶體407在相對於共用節點495之端電氣相連。
圖14B顯示依據本發明之一實施例之多工器電路（圖14A）的示範性實作，其帶有上拉邏輯電路（1401與1405）及下拉邏輯電路（1403與1407）的詳細視圖。PMOS電晶體1401A定義上拉邏輯電路1401，PMOS電晶體1401A銜接電源供應器（VDD）與第一PMOS電晶體401之相對於共用節點495之端1411。NMOS電晶體1403A定義下拉邏輯電路1403，NMOS電晶體1403A銜接接地電位（GND）與第二NMOS電晶體405之相對於共用節點495之端1413。PMOS電晶體1401A與NMOS電晶體1403A的各自閘極在節點1415處相接。PMOS電晶體1405A定義上拉邏輯電路1405，PMOS電晶體1405A銜接電源供應器（VDD）與第二PMOS電晶體403之相對於共用節點495之端1417。NMOS電晶體1407A定義下拉邏輯電路1407，NMOS電晶體1407A銜接接地電位（GND）與第一NMOS電晶體407之相對於共用節點495之端1419。PMOS電晶體1405A與NMOS電晶體1407A的各自閘極在節點1421處相接。應了解到，如圖14B所示之上拉邏輯電路（1401與1405）及下拉邏輯電路（1403與1407）的實作係示範性的。在其它實施例中，可使用異於圖14B所示之邏輯電路的邏輯電路，以實現上拉邏輯電路（1401與1405）及下拉邏輯電路（1403與1407）。
圖14C顯示依據本發明之一實施例之多工器電路（圖14B）的多層次布局，其使用限制邏輯閘階層布局架構的交叉耦合電晶體布局而實現。藉由多層次連接（包括閘極接觸點1445、（二維的）第一金屬層結構1447與閘極接觸點1449）形成第一PMOS電晶體401的閘極401A與第一NMOS電晶體407的閘極407A之間的電連接裝置491。藉由多層次連接（包括閘極接觸點1431、（一維的）第一金屬層結構1433、介層孔1435、（一維的）第二金屬層結構1436、介層孔1437、（一維的）第一金屬層結構1439、與閘極接觸點1441）形成第二PMOS電晶體403的閘極403A與第二NMOS電晶體405的閘極405A之間的電連接裝置493。藉由多層次連接（包括擴散區接觸點1451、（一維的）第一金屬層結構1453、介層孔1455、（一維的）第二金屬層結構1457、介層孔1459、（一維的）第一金屬層結構1461、與擴散區接觸點1463）形成共用節點電連接裝置495。PMOS電晶體1401A與NMOS電晶體1403A的各自閘極係藉由閘極接觸點1443與節點1415相連。而且，PMOS電晶體1405A與NMOS電晶體1407A的各自閘極係藉由閘極接觸點1465與節點1421相連。
圖15A顯示依據本發明之一實施例之圖14A的多工器電路，其中二交叉耦合電晶體401與405仍直接與共用節點495相連，且其中二交叉耦合電晶體403與407各自相對於共用節點495而置在上拉邏輯電路1405與下拉邏輯電路1407的外側。上拉邏輯電路1405使第二PMOS電晶體403與共用節點495電氣相連。下拉邏輯電路1407使第一NMOS電晶體407與共用節點495電氣相連。除了PMOS/NMOS電晶體403/407相對於共用節點495而置在其上拉/下拉邏輯電路1405/1407外側之外，圖15A的電路與圖14A的電路相同。
圖15B顯示依據本發明之一實施例之多工器電路（圖15A）的示範性實作，其帶有上拉邏輯電路（1401與1405）及下拉邏輯電路（1403與1407）的詳細視圖。如先前關於圖14B的討論，藉由PMOS電晶體1401A定義上拉邏輯電路1401，PMOS電晶體1401A銜接VDD與第一PMOS電晶體401之相對於共用節點495之端1411。而且，NMOS電晶體1403A定義下拉邏輯電路1403，NMOS電晶體1403A銜接GND與第二NMOS電晶體405之相對於共用節點495之端1413。PMOS電晶體1401A與NMOS電晶體1403A的各自閘極在節點1415處相接。PMOS電晶體1405A定義上拉邏輯電路1405，PMOS電晶體1405A銜接第二PMOS電晶體403與共用節點495。NMOS電晶體1407A定義下拉邏輯電路1407，NMOS電晶體1407A銜接第一NMOS電晶體407與共用節點495。PMOS電晶體1405A與NMOS電晶體1407A的各自閘極在節點1421處相接。應了解到，如圖15B所示之上拉邏輯電路（1401與1405）及下拉邏輯電路（1403與1407）的實作係示範性的。在其它實施例中，可用異於圖15B所示之邏輯電路的邏輯電路，以實現上拉邏輯電路（1401與1405）及下拉邏輯電路（1403與1407）。
圖15C顯示依據本發明之一實施例之多工器電路（圖15B）的多層次布局，其使用限制邏輯閘階層布局架構的交叉耦合電晶體布局而實現。藉由多層次連接（包括閘極接觸點1501、（一維的）第一金屬層結構1503、介層孔1505、（一維的）第二金屬層結構1507、介層孔1509、（一維的）第一金屬層結構1511、與閘極接觸點1513）形成第一PMOS電晶體401的閘極401A與第一NMOS電晶體407的閘極407A之間的電連接裝置491。藉由多層次連接（包括閘極接觸點1515、（二維的）第一金屬層結構1517、與閘極接觸點1519）形成第二PMOS電晶體403的閘極403A與第二NMOS電晶體405的閘極405A之間的電連接裝置493。藉由多層次連接（包括擴散區接觸點1521、（一維的）第一金屬層結構1523、介層孔1525、（一維的）第二金屬層結構1527、介層孔1529、（一維的）第一金屬層結構1531、與擴散區接觸點1533）形成共用節點電連接裝置495。PMOS電晶體1401A與NMOS電晶體1403A的各自閘極係藉由閘極接觸點1535與節點1415相連。同樣地，PMOS電晶體1405A與NMOS電晶體1407A的各自閘極係藉由閘極接觸點1539與節點1421相連。
圖16A顯示依據本發明之一實施例的一般多工器電路，其中連接交叉耦合電晶體（401、403、405、407）以形成連接共用節點495的二傳輸閘1602與1604。如先前所討論的，第一PMOS電晶體401與第一NMOS電晶體407的閘極係電氣相連（如電連接裝置491所示）。而且，第二PMOS電晶體403與第二NMOS電晶體405的閘極係電氣相連（如電連接裝置493所示）。連接第一PMOS電晶體401及第二NMOS電晶體405以形成連接共用節點495的第一傳輸閘1602。連接第二PMOS電晶體403及第一NMOS電晶體407以形成連接共用節點495的第二傳輸閘1604。主動邏輯電路1601在相對於共用節點495之端與第一PMOS電晶體401及第二NMOS電晶體405兩者電氣相連。主動邏輯電路1603在相對共用於節點495之端與第二PMOS電晶體403及第一NMOS電晶體407兩者電氣相連。
圖16B顯示依據本發明之一實施例之多工器電路（圖16A）的示範性實作，其帶有主動邏輯電路1601與1603的詳細視圖。在圖16B的實施例中，反相器1601A定義主動邏輯電路1601，且反相器1603A定義主動邏輯電路1603。然而，應了解到，在其它實施例中，主動邏輯電路1601與1603可由任何邏輯函數定義，例如二輸入NOR閘極（two input NOR gate）、二輸入NAND閘極（two input NAND gate）、AND-OR邏輯、OR-AND邏輯等等。
圖16C顯示依據本發明之一實施例之多工器電路（圖16B）的多層次布局，其使用限制邏輯閘階層布局架構的交叉耦合電晶體布局而實現。藉由多層次連接（包括閘極接觸點1619、（二維的）第一金屬層結構1621、與閘極接觸點1623）形成第一PMOS電晶體401的閘極401A與第一NMOS電晶體407的閘極407A之間的電連接裝置491。藉由多層次連接（包括閘極接觸點1605、（一維的）第一金屬層結構1607、介層孔1609、（一維的）第二金屬層結構1611、介層孔1613、（一維的）第一金屬層結構1615、與閘極接觸點1617）形成第二PMOS電晶體403的閘極403A與第二NMOS電晶體405的閘極405A之間的電連接裝置493。藉由多層次連接（包括擴散區接觸點1625、（一維的）第一金屬層結構1627、介層孔1629、（一維的）第二金屬層結構1631、介層孔1633、（一維的）第一金屬層結構1635、與擴散區接觸點1637）形成共用節點電連接裝置495。形成反相器1601A的電晶體顯示在虛線1601AL所圍的區域內。形成反相器1603A的電晶體顯示在虛線1603AL所圍的區域內。
圖17A顯示依據本發明之一實施例的一般多工器電路，其中使四交叉耦合電晶體中的二電晶體（403、407）相連，以形成連接共用節點495的傳輸閘1702。如先前所討論的，第一PMOS電晶體401與第一NMOS電晶體407的閘極係電氣相連（如電連接裝置491所示）。而且，第二PMOS電晶體403與第二NMOS電晶體405的閘極係電氣相連（如電連接裝置493所示）。連接第二PMOS電晶體403及第一NMOS電晶體407，以形成連接共用節點495的傳輸閘1702。主動邏輯電路1701在相對於共用節點495之端與第二PMOS電晶體403及第一NMOS電晶體407兩者電氣相連。上拉邏輯電路1703在相對於共用節點495之端與第一PMOS電晶體401電氣相連。而且，下拉邏輯電路1705在相對於共用節點495之端與第二NMOS電晶體405電氣相連。
圖17B顯示依據本發明之一實施例之多工器電路（圖17A）的示範性實作，其帶有主動邏輯電路1701、1703與1705的詳細視圖。主動邏輯電路1701係由反相器1701A定義的。VDD與第一PMOS電晶體401之間所連接的PMOS電晶體1703A定義上拉主動邏輯電路1703。GND與第二NMOS電晶體405之間所連接的NMOS電晶體1705A定義下拉主動邏輯電路1705。PMOS電晶體1703A與NMOS電晶體1705A的各自閘極在節點1707處相接。應了解到，圖17B所示之主動邏輯電路1701、1703與1705的實作係示範性的。在其它實施例中，可使用異於圖17B所示之邏輯電路的邏輯電路，以實現主動邏輯電路1701、1703與1705。
圖17C顯示依據本發明之一實施例之多工器電路（圖17B）的多層次布局，其使用限制邏輯閘階層布局架構的交叉耦合電晶體布局而實現。藉由多層次連接（包括閘極接觸點1723、（二維的）第一金屬層結構1725、與閘極接觸點1727）形成第一PMOS電晶體401的閘極401A與第一NMOS電晶體407的閘極407A之間的電連接裝置491。藉由多層次連接（包括閘極接觸點1709、（一維的）第一金屬層結構1711、介層孔1713、（一維的）第二金屬層結構1715、介層孔1717、（一維的）第一金屬層結構1719、與閘極接觸點1721）形成第二PMOS電晶體403的閘極403A與第二NMOS電晶體405的閘極405A之間的電連接裝置493。藉由多層次連接（包括擴散區接觸點1729、（一維的）第一金屬層結構1731、介層孔1733、（一維的）第二金屬層結構1735、介層孔1737、（一維的）第一金屬層結構1739、與擴散區接觸點1741）形成共用節點電連接裝置495。形成反相器1701A的電晶體顯示在虛線1701AL所圍的區域內。PMOS電晶體1703A與NMOS電晶體1705A的各自閘極係藉由閘極接觸點1743與節點1707相連。
示範性鎖存電路實施例
圖18A顯示依據本發明一實施例之使用交叉耦合電晶體組態的一般鎖存電路。第一PMOS電晶體401與第一NMOS電晶體407的閘極電氣相連（如電連接裝置491所示）。第二PMOS電晶體403與第二NMOS電晶體405的閘極係電氣相連（如電連接裝置493所示）。四個交叉耦合電晶體中的每一個係與共用節點495電氣相連。應了解到，共用節點495在此鎖存電路中係作為儲存節點。上拉主動邏輯電路1805在相對於共用節點495之端與第二PMOS電晶體403電氣相連。下拉主動邏輯電路1807在相對於共用節點495之端與第一NMOS電晶體407電氣相連。上拉反饋邏輯電路（Pull up feedback logic）1809在相對於共用節點495之端與第一PMOS電晶體401電氣相連。下拉反饋邏輯電路（Pull down feedback logic）1811在相對於共用節點495之端與第二NMOS電晶體405電氣相連。另外，共用節點495與反相器1801的輸入端相連。反相器1801的輸出端係與回饋節點（feedback node）1803電氣相連。應了解到，在其它實施例中，反相器1801可由任何邏輯函數取代，例如二輸入NOR閘極、二輸入NAND閘極等等，或由任何複雜邏輯函數取代。
圖18B顯示依據本發明之一實施例之鎖存電路（圖18A）的示範性實作，其帶有上拉主動邏輯電路1805、下拉主動邏輯電路1807、上拉反饋邏輯電路1809、與下拉反饋邏輯電路1811的詳細視圖。上拉主動邏輯電路1805係由PMOS電晶體1805A定義的，PMOS電晶體1805A銜接VDD與第二PMOS電晶體403之相對於共用節點495之端。下拉主動邏輯電路1807係由NMOS電晶體1807A定義的，NMOS電晶體1807A銜接GND與第一NMOS電晶體407之相對於共用節點495之端。PMOS電晶體1805A與NMOS電晶體1807A的各自閘極係在節點1804處相連一起。上拉反饋邏輯電路1809係由PMOS電晶體1809A定義的，PMOS電晶體1809A銜接VDD與第一PMOS電晶體401之相對於共用節點495之端。下拉反饋邏輯電路1811係由NMOS電晶體1811A定義的，NMOS電晶體1811A銜接GND與第二NMOS電晶體405之相對於共用節點495之端。PMOS電晶體1809A與NMOS電晶體1811A的各自閘極係在節點1803處相連一起。應了解到，圖18B所示之上拉主動邏輯電路1805、下拉主動邏輯電路1807、上拉反饋邏輯電路1809、與下拉反饋邏輯電路1811的實作係示範性的。在其它實施例中，可使用異於圖18B所示之邏輯電路的邏輯電路，以實現上拉主動邏輯電路1805、下拉主動邏輯電路1807、上拉反饋邏輯電路1809、與下拉反饋邏輯電路1811。
圖18C顯示依據本發明之一實施例之鎖存電路（圖18B）的多層次布局，其使用限制邏輯閘階層布局架構的交叉耦合電晶體布局而實現。藉由多層次連接（包括閘極接觸點1813、（一維的）第一金屬層結構1815、介層孔1817、（一維的）第二金屬層結構1819、介層孔1821、（一維的）第一金屬層結構1823、與閘極接觸點1825）形成第一PMOS電晶體401的閘極401A與第一NMOS電晶體407的閘極407A之間的電連接裝置491。藉由多層次連接（包括閘極接觸點1827、（二維的）第一金屬層結構1829、與閘極接觸點1831）形成第二PMOS電晶體403的閘極403A與第二NMOS電晶體405的閘極405A之間的電連接裝置493。藉由多層次連接（包括擴散區接觸點1833、（一維的）第一金屬層結構1835、介層孔1837、（一維的）第二金屬層結構1839、介層孔1841、（二維的）第一金屬層結構1843、與擴散區接觸點1845）形成共用節點電連接裝置495。形成反相器1801的電晶體顯示在虛線1801L所圍的區域內。
圖19A顯示依據本發明之一實施例之圖18A的鎖存電路，其中二交叉耦合電晶體401與405仍直接與輸出節點495相連，且其中二交叉耦合電晶體403與407各自相對於共用節點495，而置在上拉主動邏輯電路1805與下拉主動邏輯電路1807的外側。上拉主動邏輯電路1805使第二PMOS電晶體403與共用節點495電氣相連。下拉主動邏輯電路1807使第一NMOS電晶體407與共用節點495電氣相連。除了PMOS/NMOS電晶體403/407相對於共用節點495而置在其上拉/下拉主動邏輯電路1805/1807外側之外，圖19A的電路與圖18A的電路相同。
圖19B顯示依據本發明之一實施例之鎖存電路（圖19A）的示範性實作，其帶有上拉主動邏輯電路1805、下拉主動邏輯電路1807、上拉反饋邏輯電路1809、與下拉反饋邏輯電路1811的詳細視圖。如先前關於圖18B所討論的，上拉反饋邏輯電路1809係由PMOS電晶體1809A定義的，PMOS電晶體1809A銜接VDD與第一PMOS電晶體401之相對於共用節點495之端。而且，下拉反饋邏輯電路1811係由NMOS電晶體1811A定義的，NMOS電晶體1811A銜接GND與第二NMOS電晶體405之相對於共用節點495之端。PMOS電晶體1809A與NMOS電晶體1811A的各自閘極係在回饋節點1803處相連一起。上拉主動邏輯電路1805係由PMOS電晶體1805A定義的，PMOS電晶體1805A銜接第二PMOS電晶體403與共用節點495。下拉主動邏輯電路1807係由NMOS電晶體1807A定義的，NMOS電晶體1807A銜接第一NMOS電晶體407與共用節點495。PMOS電晶體1805A與電晶體1807A的各自閘極係在節點1804處相連一起。應了解到，圖19B所示之上拉主動邏輯電路1805、下拉主動邏輯電路1807、上拉反饋邏輯電路1809、與下拉反饋邏輯電路1811的實作係示範性的。在其它實施例中，可使用異於圖19B所示之邏輯電路的邏輯電路，以實現上拉主動邏輯電路1805、下拉主動邏輯電路1807、上拉反饋邏輯電路1809、與下拉反饋邏輯電路1811。
圖19C顯示依據本發明之一實施例之鎖存電路（圖19B）的多層次布局，其使用限制邏輯閘階層布局架構的交叉耦合電晶體布局而實現。藉由多層次連接（包括閘極接觸點1901、（一維的）第一金屬層結構1903、介層孔1905、（一維的）第二金屬層結構1907、介層孔1909、（一維的）第一金屬層結構1911、與閘極接觸點1913）形成第一PMOS電晶體401的閘極401A與第一NMOS電晶體407的閘極407A之間的電連接裝置491。藉由多層次連接（包括閘極接觸點1915、（二維的）第一金屬層結構1917、與閘極接觸點1919）形成第二PMOS電晶體403的閘極403A與第二NMOS電晶體405的閘極405A之間的電連接裝置493。藉由多層次連接（包括擴散區接觸點1921、（一維的）第一金屬層結構1923、介層孔1925、（一維的）第二金屬層結構1927、介層孔1929、（二維的）第一金屬層結構1931、與擴散區接觸點1933）形成共用節點電連接裝置495。形成反相器1801的電晶體顯示在虛線1801L所圍的區域內。
圖20A顯示依據本發明之一實施例之圖18A的鎖存電路，其中二交叉耦合電晶體403與407仍直接與輸出節點495相連，且其中二交叉耦合電晶體401與405各自相對於於共用節點495，而置在上拉反饋邏輯電路1809與下拉反饋邏輯電路1811的外側。上拉反饋邏輯電路1809使第一PMOS電晶體401與共用節點495電氣相連。下拉反饋邏輯電路1811使第二NMOS電晶體405與共用節點495電氣相連。除了PMOS/NMOS電晶體401/405相對於共用節點495而置在其上拉/下拉反饋邏輯電路1809/1811外側之外，圖20A的電路與圖18A的電路相同。
圖20B顯示依據本發明之一實施例之鎖存電路（圖20A）的示範性實作，其帶有上拉主動邏輯電路1805、下拉主動邏輯電路1807、上拉反饋邏輯電路1809、與下拉反饋邏輯電路1811的詳細視圖。上拉反饋邏輯電路1809係由PMOS電晶體1809A定義的，PMOS電晶體1809A銜接第一PMOS電晶體401與共用節點495。而且，下拉反饋邏輯電路1811係由NMOS電晶體1811A定義的，NMOS電晶體1811A銜接第二NMOS電晶體405與共用節點495。PMOS電晶體1809A與NMOS電晶體1811A的各自閘極係在回饋節點1803處相連一起。上拉主動邏輯電路1805係由PMOS電晶體1805A定義的，PMOS電晶體1805A銜接VDD與第二PMOS電晶體403。下拉主動邏輯電路1807係由NMOS電晶體1807A定義的，NMOS電晶體1807A銜接GND與第一NMOS電晶體407。PMOS電晶體1805A與電晶體1807A的各自閘極係在節點1804處相連一起。應了解到，圖20B所示之上拉主動邏輯電路1805、下拉主動邏輯電路1807、上拉反饋邏輯電路1809、與下拉反饋邏輯電路1811的實作係示範性的。在其它實施例中，可使用異於圖20B所示之邏輯電路的邏輯電路，以實現上拉主動邏輯電路1805、下拉主動邏輯電路1807、上拉反饋邏輯電路1809、與下拉反饋邏輯電路1811。
圖20C顯示依據本發明之一實施例之鎖存電路（圖20B）的多層次布局，其使用限制邏輯閘階層布局架構的交叉耦合電晶體布局而實現。藉由多層次連接（包括閘極接觸點2001、（一維的）第一金屬層結構2003、介層孔2005、（一維的）第二金屬層結構2007、介層孔2009、（一維的）第一金屬層結構2011、與閘極接觸點2013）形成第一PMOS電晶體401的閘極401A與第一NMOS電晶體407的閘極407A之間的電連接裝置491。藉由多層次連接（包括閘極接觸點2015、（一維的）第一金屬層結構2017、與閘極接觸點2019）形成第二PMOS電晶體403的閘極403A與第二NMOS電晶體405的閘極405A之間的電連接裝置493。藉由多層次連接（包括擴散區接觸點2021、（二維的）第一金屬層結構2023、與擴散區接觸點2025）形成共用節點電連接裝置495。形成反相器1801的電晶體顯示在虛線1801L所圍的區域內。
圖21A顯示依據本發明之一實施例的一般鎖存電路，其中連接交叉耦合電晶體（401、403、405、407），以形成連接共用節點495的二傳輸閘2103與2105。如先前所討論的，第一PMOS電晶體401與第一NMOS電晶體407的閘極係電氣相連（如電連接裝置491所示）。而且，第二PMOS電晶體403與第二NMOS電晶體405的閘極係電氣相連（如電連接裝置493所示）。第一PMOS電晶體401及第二NMOS電晶體405相連，以形成連接共用節點495的第一傳輸閘2103。第二PMOS電晶體403及第一NMOS電晶體407相連，以形成連接共用節點495的第二傳輸閘2105。反饋邏輯電路2109在相對於共用節點495之端與第一PMOS電晶體401及第二NMOS電晶體405兩者電氣相連。主動邏輯電路2107在相對於共用節點495之端與第二PMOS電晶體403及第一NMOS電晶體407兩者電氣相連。另外，共用節點495與反相器1801的輸入端相連。反相器1801的輸出端係與反饋節點2101電氣相連。應了解到，在其它實施例中，反相器1801可由任何邏輯函數取代，例如二輸入NOR閘極、二輸入NAND閘極等等，或由任何複雜邏輯函數取代。
圖21B顯示依據本發明之一實施例之鎖存電路（圖21A）的示範性實作，其帶有主動邏輯電路2107與反饋邏輯電路2109的詳細視圖。主動邏輯電路2107係由反相器2107A定義的。同樣地，反饋邏輯電路2109係由反相器2109A定義的。應了解到，在其它實施例中，可用異於反相器的邏輯電路定義動邏輯電路2107與/或反饋邏輯電路2109。
圖21C顯示依據本發明之一實施例之鎖存電路（圖21B）的多層次布局，其使用限制邏輯閘階層布局架構的交叉耦合電晶體布局而實現。藉由多層次連接（包括閘極接觸點2111、（一維的）第一金屬層結構2113、介層孔2115、（一維的）第二金屬層結構2117、介層孔2119、（一維的）第一金屬層結構2121、與閘極接觸點2123）形成第一PMOS電晶體401的閘極401A與第一NMOS電晶體407的閘極407A之間的電連接裝置491。藉由多層次連接（包括閘極接觸點2125、（二維的）第一金屬層結構2127、與閘極接觸點2129）形成第二PMOS電晶體403的閘極403A與第二NMOS電晶體405的閘極405A之間的電連接裝置493。藉由多層次連接（包括擴散區接觸點2131、（一維的）第一金屬層結構2133、介層孔2135、（一維的）第二金屬層結構2137、介層孔2139、（二維的）第一金屬層結構2141、與擴散區接觸點2143）形成共用節點電連接裝置495。形成反相器2107A的電晶體顯示在虛線2107AL所圍的區域內。形成反相器2109A的電晶體顯示在虛線2109AL所圍的區域內。形成反相器1801的電晶體顯示在虛線1801L所圍的區域內。
圖22A顯示依據本發明一實施例的一般鎖存電路，其中連接四個交叉耦合電晶體中的二電晶體（403與407），以形成連接共用節點495的傳輸閘2105。如先前所討論的，第一PMOS電晶體401與第一NMOS電晶體407的閘極電氣相連（如電連接裝置491所示）。而且，第二PMOS電晶體403與第二NMOS電晶體405的閘極係電氣相連（如電連接裝置493所示）。連接第二PMOS電晶體403及第一NMOS電晶體407，以形成連接共用節點495的第二傳輸閘2105。主動邏輯電路2201在相對於共用節點495之端與第二PMOS電晶體403及第一NMOS電晶體407兩者電氣相連。上拉反饋邏輯電路2203在相對於共用節點495之端與第一PMOS電晶體401電氣相連。而且，下拉反饋邏輯電路2205在相對於共用節點495之端與第二NMOS電晶體405電氣相連。
圖22B顯示依據本發明之一實施例之鎖存電路（圖22A）的示範性實作，其帶有主動邏輯電路2201、上拉反饋邏輯電路2203、與下拉反饋邏輯電路2205的詳細視圖。主動邏輯電路2201係由反相器2201A定義的。上拉反饋邏輯電路2203係由PMOS電晶體2203A定義的，PMOS電晶體2203A銜接VDD與第一PMOS電晶體401。下拉反饋邏輯電路2205係由NMOS電晶體2205A定義的，PMOS電晶體2205A銜接GND與第二NMOS電晶體405。PMOS電晶體2203A與NMOS電晶體2205A的各自閘極在反饋節點2101處相連一起。應了解到，在其它實施例中，可使用異於反相器的邏輯電路定義主動邏輯電路2201。而且，應了解到，在其它實施例中，可使用異於圖22B所示之邏輯電路的邏輯電路，以實現上拉反饋邏輯電路2203與/或下拉反饋邏輯電路2205。
圖22C顯示依據本發明之一實施例之鎖存電路（圖22B）的多層次布局，其使用限制邏輯閘階層布局架構的交叉耦合電晶體布局而實現。藉由多層次連接（包括閘極接觸點2207、（一維的）第一金屬層結構2209、介層孔2211、（一維的）第二金屬層結構2213、介層孔2215、（一維的）第一金屬層結構2217、與閘極接觸點2219）形成第一PMOS電晶體401的閘極401A與第一NMOS電晶體407的閘極407A之間的電連接裝置491。藉由多層次連接（包括閘極接觸點2221、（二維的）第一金屬層結構2223、與閘極接觸點2225）形成第二PMOS電晶體403的閘極403A與第二NMOS電晶體405的閘極405A之間的電連接裝置493。藉由多層次連接（包括擴散區接觸點2227、（一維的）第一金屬層結構2229、介層孔2231、（一維的）第二金屬層結構2233、介層孔2235、（二維的）第一金屬層結構2237、與擴散區接觸點2239）形成共用節點電連接裝置495。形成反相器2201A的電晶體顯示在虛線2201AL所圍的區域內。形成反相器1801的電晶體顯示在虛線1801L所圍的區域內。
示範性實施例
在一實施例中，交叉耦合電晶體組態係定義在半導體晶片內。關於圖2已部分地說明此實施例。在此實施例中，第一P通道電晶體（401）係定義成包括第一閘極（401A），其定義在該晶片的邏輯閘階層內。而且，第一N通道電晶體（407）係定義成包括第二閘極（407A），其定義在該晶片的邏輯閘階層內。第一N通道電晶體（407）的第二閘極（407A）係與第一P通道電晶體（401）的第一閘極（401A）係電氣相連。此外，第二P通道電晶體（403）係定義成包括第三閘極（403A），其定義在該晶片的邏輯閘階層內。而且，第二N通道電晶體（405）係定義成包括第四閘極（405A），其定義在該晶片的邏輯閘階層內。第二N通道電晶體（405）的第四閘極（405A）係與第二P通道電晶體（403）的第三閘極（403A）係電氣相連。另外，第一P通道電晶體（401）、第一N通道電晶體（407）、第二P通道電晶體（403）、與第二N通道電晶體（405）中的每一個各自具有與共用節點495電氣相連的擴散端。
應了解到，在若干實施例中，可用若干並聯的電晶體分別實現一個以上的第一P通道電晶體（401）、第一N通道電晶體（407）、第二P通道電晶體（403）、與第二N通道電晶體（405）。在這種情況下，並聯的電晶體可被認為是一裝置，對應著第一P通道電晶體（401）、第一N通道電晶體（407）、第二P通道電晶體（403）、與第二N通道電晶體（405）中的任一個。應了解到，可利用形成交叉耦合電晶體組態之既定電晶體的多個並聯電晶體之電性連接，以完成該既定電晶體之所需的驅動強度（drive strength）。
在一實施例中，第一（401A）、第二（407A）、第三（403A）、與第四（405A）閘極中的每一個，係定義成如關於圖3所述般沿著若干閘極軌道中任一個而延伸。該若干閘極軌道以相對彼此之平行指向跨越晶片的邏輯閘階層而延伸。而且，應了解到，第一（401A）、第二（407A）、第三（403A）、與第四（405A）閘極中的任一個，對應著各自邏輯閘階層特徵部（定義在邏輯閘階層特徵部布局通道內）的一部分。每一邏輯閘階層特徵部係定義在其邏輯閘階層特徵部布局通道內，不實體接觸鄰接的邏輯閘階層特徵部布局通道內所定義的另一邏輯閘階層特徵部。如關於圖3B所述的，每一邏輯閘階層特徵部布局通道係與既定閘極軌道相關，且對應著一布局區，該布局區沿著該既定閘極軌道，並垂直地以每個相對方向向外延伸（自該既定閘極軌道向毗鄰的閘極軌道或向布局邊界外的虛擬閘極軌道）。
在上述實施例的各種實作中，如圖10、11、14C、15C、16C、17C、18C、19C、20C、21C、22C的示範性布局，第二閘極（407A）係經至少一導電體與第一閘極（401A）電氣相連，該至少一導電體係定義在非邏輯閘階層的晶片階層內。而且，第四閘極（405A）經至少一導電體與第三閘極（403A）電氣相連，該至少一導電體係定義在非邏輯閘階層的晶片階層內。
在上述實施例的各種實作中，如圖13的示範性布局，第二閘極（407A）與第一閘極（401A）兩者係由相同邏輯閘階層特徵部布局通道內所定義的單一邏輯閘階層特徵部形成的，該邏輯閘階層特徵部布局通道沿著單一閘極軌道跨越p型擴散區與n型擴散區兩者。而且，第四閘極（405A）經至少一導電體與第三閘極（403A）電氣相連，該至少一導電體係定義在非邏輯閘階層的晶片階層內。
在上述實施例的各種實作中，如圖12的示範性布局，第二閘極（407A）與第一閘極（401A）兩者係由第一邏輯閘階層特徵部布局通道內所定義的第一邏輯閘階層特徵部形成的，第一邏輯閘階層特徵部布局通道通道沿著第一閘極軌道跨越p型擴散區與n型擴散區兩者。而且，第四閘極（405A）與第三閘極（403A）兩者係由第二邏輯閘階層特徵部布局通道內所定義的第二邏輯閘階層特徵部形成的，第二邏輯閘階層特徵部布局通道通道沿著第二閘極軌道跨越p型擴散區與n型擴散區兩者。
在一實施例中，使用上述閘極交叉耦合電晶體組態，以實現具有無傳輸閘的多工器電路。關於圖14-15已部分地說明此實施例。在此實施例中，上拉邏輯電路（1401）的第一組態與第一P通道電晶體（401）電氣相連、下拉邏輯電路（1407）的第一組態與第一N通道電晶體（407）電氣相連、上拉邏輯電路（1405）的第二組態與第二P通道電晶體（403）電氣相連、及下拉邏輯電路（1403）的第二組態與第二N通道電晶體（405）電氣相連。
在圖14B與15B的特定實施例中，第三P通道電晶體（1401A）定義上拉邏輯電路（1401）的第一組態，及第三N通道電晶體（1403A）定義下拉邏輯電路（1403）的第二組態。第三P通道電晶體（1401A）與第三N通道電晶體（1403A）的各自閘極係電氣相連一起，俾接收實質等價的電子信號。再者，第四N通道電晶體（1407A）定義下拉拉邏輯電路（1407）的第一組態，及第四P通道電晶體（1405A）定義上拉邏輯電路（1405）的第二組態。第四P通道電晶體（1405A）與第四N通道電晶體（1407A）的各自閘極係電氣相連，俾接收實質等價的電子信號。
在一實施例中，使用上述閘極交叉耦合電晶體組態，以實現具有一傳輸閘的多工器電路。關於圖17已部分地說明此實施例。在此實施例中，上拉邏輯電路（1703）的第一組態與第一P通道電晶體（401）電氣相連、下拉邏輯電路（1705）的第一組態與第二N通道電晶體（405）電氣相連、與多工主動邏輯電路（1701）與第二P通道電晶體（403）及第一N通道電晶體（407）電氣相連。
在圖17B的示範性實施例中，第三P通道電晶體（1703A）定義上拉邏輯電路（1703）的第一組態，及第三N通道電晶體（1705A）定義下拉邏輯電路（1705）的第一組態。第三P通道電晶體（1703A）與第三N通道電晶體（1705A）的各自閘極係電氣相連一起，俾接收實質等價的電子信號。而且，多工主動邏輯電路（1701）係由反相器（1701A）定義的。
在一實施例中，使用上述閘極交叉耦合電晶體組態，以實現具有無傳輸閘的鎖存電路。關於圖18-20已部分地說明此實施例。在此實施例中，上拉邏輯電路（1805）與第二P通道電晶體（403）電氣相連、下拉邏輯電路（1807）與第一N通道電晶體（407）電氣相連、上拉反饋邏輯電路（1809）與第一P通道電晶體（401）電氣相連、及下拉反饋邏輯電路（1811）與第二N通道電晶體（405）電氣相連。而且，該鎖存電路包括反相器（1801），其具有與共用節點（495）相連的輸入端，及與回饋節點（1803）相連的輸出端。上拉反饋邏輯電路（1809）與下拉反饋邏輯電路（1811）中的每一個係與回饋節點（1803）相連。
在圖18B、19B、與20B的示範性實施例中，第三P通道電晶體（1805A）定義上拉主動邏輯電路（1805），及第三N通道電晶體（1807A）定義下拉主動邏輯電路（1807）。第三P通道電晶體（1805A）與第三N通道電晶體（1807A）的各自閘極係電氣相連一起，俾接收實質等價的電子信號。另外，第四P通道電晶體（1809A）定義上拉反饋邏輯電路（1809），及第四N通道電晶體（1811A）定義下拉反饋邏輯電路（1811）。第四P通道電晶體（1809A）與第四N通道電晶體（1811A）的各自閘極於回饋節點（1803）處電氣相連一起。
在一實施例中，使用上述閘極交叉耦合電晶體組態，以實現具有二傳輸閘的鎖存電路。關於圖21已部分地說明此實施例。在此實施例中，主動邏輯電路（2107）與第二P通道電晶體（403）及第一N通道電晶體（407）二者電氣相連。而且，反饋邏輯電路（2109）與第一P通道電晶體（401）及第二N通道電晶體（405）電氣相連。該鎖存電路包括第一反相器（1801），其具有與共用節點（495）相連的輸入端，及與回饋節點（2101）相連的輸出端。反饋邏輯電路（2109）係與回饋節點（2101）電氣相連。在圖21B的示範性實施例中，第二反相器（2107A）定義主動邏輯電路（2107），及第三反相器（2109A）定義反饋邏輯電路（2109）。
在一實施例中，使用上述閘極交叉耦合電晶體組態，以實現具有一傳輸閘的鎖存電路。關於圖22已部分地說明此實施例。在此實施例中，主動邏輯電路（2201）與第二P通道電晶體（403）及第一N通道電晶體（407）二者電氣相連。而且，上拉反饋邏輯電路（2203）與第一P通道電晶體（401）電氣相連，及下拉反饋邏輯電路（2205）與第二N通道電晶體（405）電氣相連。該鎖存電路包括第一反相器（1801），其具有與共用節點（495）相連的輸入端，及與回饋節點（2101）相連的輸出端。上拉反饋邏輯電路（2203）及下拉反饋邏輯電路（2205）二者係與回饋節點（2101）電氣相連。在圖22B的示範性實施例中，第二反相器（2201A）定義主動邏輯電路（2201）。而且，第三P通道電晶體（2203A）定義上拉反饋邏輯電路（2203），第三P通道電晶體（2203A）使第一P通道電晶體（401）與回饋節點（2101）電氣相連。第三N通道電晶體（2205A）定義下拉反饋邏輯電路（2205），第三N通道電晶體（2205A）使第二N通道電晶體（405）與回饋節點（2101）電氣相連。
應了解到，如本文所述之限制邏輯閘階層布局架構內所實現的交叉耦合電晶體布局可以有形形式儲存，如電腦可讀式媒體上的數位格式。而且，本文所述的發明可體現為電腦可讀式媒體上的電腦可讀式編碼。該電腦可讀式媒體係任一數據儲存裝置，其所存數據之後能由電腦系統讀取。電腦可讀取媒體的例子包括硬碟、網路磁碟機（network attached storage ，NAS）、唯讀記憶體、隨機存取記憶體、CD-ROMs、CR-Rs、CD-RWs、磁帶及其它光學與非光學數據儲存元件。此電腦可讀取媒介也可以分佈在網絡耦合的電腦系統，使電腦可讀式編碼以一種分佈的方式儲存和執行。
任何在此描述能構成本發明之一部分的操作是有用的機械操作。本發明也與能執行這些操作的元件或設備有關。此設備可以是為所需目的，如特殊用途電腦，而特別建構。當定義為特殊用途電腦時，該電腦可執行非特殊用途之部分的其它處理、程式執行或例行工作，同時還能夠為特殊用途而操作。或者，該操作可由一般用途的電腦處理，藉儲存在電腦記憶體、高速緩衝存儲器或自網路所獲得的一或多個電腦程式來選擇性啟動或架構。當自網路獲得數據時，該數據可由網路（如計算資源的叢集）上的其它電腦處理。
本發明的實施例也可定義為使數據自一狀態轉成另一狀態的機器。該數據表示物件，其可表為電子訊號與電子操縱數據。在若干情形中，此已轉換的數據可直觀地顯於顯示器上，表示由數據轉換引起的實體物件。此已轉換的數據可以一般或特定形式（其可建構或描繪實體與有形物件）儲於儲存器。在若干實施例中，可由處理器執行該操縱。在如此範例中，該處理器因此使數據自一物轉換成另一物。更進一步，此方法可由一或多個機器或連接在網上的處理器處理。每一機器可使數據自一狀態轉換成另一狀態，且也可處理數據、使數據儲於儲存器、在網上遞送數據、顯示結果、或與另一機器傳達結果。
雖然本發明已藉由數個實施例敘述，應理解熟悉本技藝者研讀先前詳述及研究圖式時可在其中做各種各樣替換、增加、變更及等價動作。因此，意味著本發明包含落入本發明的真實精神及範圍內之所有如替代、增加、變更及等價動作。
100‧‧‧NMOS傳輸電晶體
102‧‧‧反相器
102A‧‧‧輸入端
102B‧‧‧輸出端
103‧‧‧位元線
104‧‧‧NMOS傳輸電晶體
105‧‧‧位元線
106‧‧‧反相器
106A‧‧‧輸入端
106B‧‧‧輸出端
107‧‧‧字元線
109‧‧‧節點
111‧‧‧節點
113‧‧‧NMOS電晶體
115 ‧‧‧PMOS電晶體
117‧‧‧電源供應器
119‧‧‧接地電位
121‧‧‧PMOS電晶體
123‧‧‧NMOS電晶體
209A‧‧‧上拉邏輯電路
209B‧‧‧上拉邏輯電路
211A‧‧‧下拉邏輯電路
211B‧‧‧下拉邏輯電路
301A‧‧‧閘極軌道
301A-1‧‧‧邏輯閘階層特徵部布局通道
301B‧‧‧閘極軌道
301B-1‧‧‧邏輯閘階層特徵部布局通道
301C‧‧‧閘極軌道
301C-1‧‧‧邏輯閘階層特徵部布局通道
301D‧‧‧閘極軌道
301D-1‧‧‧邏輯閘階層特徵部布局通道
301E‧‧‧閘極軌道
301E-1‧‧‧邏輯閘階層特徵部布局通道
303‧‧‧擴散區
305‧‧‧擴散區
307‧‧‧閘極間距
309‧‧‧邏輯閘階層特徵部
311‧‧‧邏輯閘階層特徵部
313‧‧‧邏輯閘階層特徵部
315‧‧‧邏輯閘階層特徵部
317‧‧‧邏輯閘階層特徵部
319‧‧‧邏輯閘階層特徵部
321‧‧‧邏輯閘階層特徵部
323‧‧‧邏輯閘階層特徵部
401‧‧‧PMOS電晶體/第一PMOS電晶體
401A‧‧‧閘極
403‧‧‧PMOS電晶體/第二PMOS電晶體
403A‧‧‧閘極
405‧‧‧NMOS電晶體/第二NMOS電晶體
405A‧‧‧閘極
407‧‧‧NMOS電晶體/第一NMOS電晶體
407A‧‧‧閘極
448‧‧‧閘極軌道
450‧‧‧閘極軌道
452‧‧‧閘極軌道
454‧‧‧閘極軌道
456‧‧‧閘極軌道
458‧‧‧閘極軌道
480‧‧‧p型擴散區
482‧‧‧p型擴散區
484‧‧‧n型擴散區
486‧‧‧n型擴散區
491‧‧‧閘極節點/控制節點/第一閘極節點/線/電連接裝置
493‧‧‧閘極節點/控制節點/第二閘極節點/線/電連接裝置
495‧‧‧共用節點/共用輸出節點/線/電連接裝置
1001‧‧‧閘極接觸點
1003‧‧‧第一金屬層結構
1005‧‧‧閘極接觸點
1007‧‧‧閘極接觸點
1009‧‧‧第一金屬層結構
1011‧‧‧閘極接觸點
1013‧‧‧擴散區接觸點
1015‧‧‧第一金屬層結構
1017‧‧‧擴散區接觸點
1019‧‧‧擴散區接觸點
1101‧‧‧閘極接觸點
1103‧‧‧第一金屬層結構
1105‧‧‧閘極接觸點
1107‧‧‧閘極接觸點
1109‧‧‧第一金屬層結構
1111‧‧‧介層孔
1113‧‧‧第二金屬層結構
1115‧‧‧介層孔
1117‧‧‧第一金屬層結構
1119‧‧‧閘極接觸點
1121‧‧‧擴散區接觸點
1123‧‧‧第一金屬層結構
1125‧‧‧擴散區接觸點
1127‧‧‧擴散區接觸點
1205‧‧‧擴散區接觸點
1207‧‧‧第一金屬層結構
1209‧‧‧擴散區接觸點
1220‧‧‧擴散區
1222‧‧‧擴散區
1224‧‧‧電連接裝置
1230‧‧‧擴散區
1232‧‧‧擴散區
1234‧‧‧電連接裝置
1303‧‧‧閘極接觸點
1305‧‧‧第一金屬層結構
1307‧‧‧閘極接觸點
1311‧‧‧擴散區接觸點
1313‧‧‧第一金屬層結構
1315‧‧‧擴散區接觸點
1401‧‧‧上拉邏輯電路
1401A‧‧‧PMOS電晶體
1403‧‧‧下拉邏輯電路
1403A‧‧‧NMOS電晶體
1405‧‧‧上拉邏輯電路
1405A‧‧‧PMOS電晶體
1407‧‧‧下拉邏輯電路
1407A‧‧‧NMOS電晶體
1411‧‧‧端
1413‧‧‧端
1415‧‧‧節點
1417‧‧‧端
1419‧‧‧端
1421‧‧‧節點
1431‧‧‧閘極接觸點
1433‧‧‧第一金屬層結構
1435‧‧‧介層孔
1436‧‧‧第二金屬層結構
1437‧‧‧介層孔
1439‧‧‧第一金屬層結構
1441‧‧‧閘極接觸點
1443‧‧‧閘極接觸點
1445‧‧‧閘極接觸點
1447‧‧‧第一金屬層結構
1449‧‧‧閘極接觸點
1451‧‧‧擴散區接觸點
1453‧‧‧第一金屬層結構
1455‧‧‧介層孔
1457‧‧‧第二金屬層結構
1459‧‧‧介層孔
1461‧‧‧第一金屬層結構
1463‧‧‧擴散區接觸點
1465‧‧‧閘極接觸點
1501‧‧‧閘極接觸點
1503‧‧‧第一金屬層結構
1505‧‧‧介層孔
1507‧‧‧第二金屬層結構
1509‧‧‧介層孔
1511‧‧‧第一金屬層結構
1513‧‧‧閘極接觸點
1515‧‧‧閘極接觸點
1517‧‧‧第一金屬層結構
1519‧‧‧閘極接觸點
1521‧‧‧擴散區接觸點
1523‧‧‧第一金屬層結構
1525‧‧‧介層孔
1527‧‧‧第二金屬層結構
1529‧‧‧介層孔
1531‧‧‧第一金屬層結構
1533‧‧‧擴散區接觸點
1535‧‧‧閘極接觸點
1539‧‧‧閘極接觸點
1601‧‧‧主動邏輯電路
1601A‧‧‧反相器
1601AL‧‧‧虛線
1602‧‧‧第一傳輸閘
1603‧‧‧主動邏輯電路
1603A‧‧‧反相器
1603AL‧‧‧虛線
1604‧‧‧第二傳輸閘
1605‧‧‧閘極接觸點
1607‧‧‧第一金屬層結構
1609‧‧‧介層孔
1611‧‧‧第二金屬層結構
1613‧‧‧介層孔
1615‧‧‧第一金屬層結構
1617‧‧‧閘極接觸點
1619‧‧‧閘極接觸點
1621‧‧‧第一金屬層結構
1623‧‧‧閘極接觸點
1625‧‧‧擴散區接觸點
1627‧‧‧第一金屬層結構
1629‧‧‧介層孔
1631‧‧‧第二金屬層結構
1633‧‧‧介層孔
1635‧‧‧第一金屬層結構
1637‧‧‧擴散區接觸點
1701‧‧‧主動邏輯電路
1701A‧‧‧反相器
1701AL‧‧‧虛線
1702‧‧‧傳輸閘
1703‧‧‧上拉邏輯電路
1703A‧‧‧PMOS電晶體
1705‧‧‧下拉邏輯電路
1705A‧‧‧NMOS電晶體
1707‧‧‧節點
1709‧‧‧閘極接觸點
1711‧‧‧第一金屬層結構
1713‧‧‧介層孔
1715‧‧‧第二金屬層結構
1717‧‧‧介層孔
1719‧‧‧第一金屬層結構
1721‧‧‧閘極接觸點
1723‧‧‧閘極接觸點
1725‧‧‧第一金屬層結構
1727‧‧‧閘極接觸點
1729‧‧‧擴散區接觸點
1731‧‧‧第一金屬層結構
1733‧‧‧介層孔
1735‧‧‧第二金屬層結構
1737‧‧‧介層孔
1739‧‧‧第一金屬層結構
1741‧‧‧擴散區接觸點
1743‧‧‧閘極接觸點
1801‧‧‧反相器
1801L ‧‧‧虛線
1803‧‧‧回饋節點
1804‧‧‧節點
1805‧‧‧上拉主動邏輯電路
1805A‧‧‧PMOS電晶體
1807‧‧‧下拉主動邏輯電路
1807A‧‧‧NMOS電晶體
1809‧‧‧上拉反饋邏輯電路
1809A‧‧‧PMOS電晶體
1811‧‧‧下拉反饋邏輯電路
1811A‧‧‧NMOS電晶體
1813‧‧‧閘極接觸點
1815‧‧‧第一金屬層結構
1817‧‧‧介層孔
1819‧‧‧第二金屬層結構
1821‧‧‧介層孔
1823‧‧‧第一金屬層結構
1825‧‧‧閘極接觸點
1827‧‧‧閘極接觸點
1829‧‧‧第一金屬層結構
1831‧‧‧閘極接觸點
1833‧‧‧擴散區接觸點
1835‧‧‧第一金屬層結構
1837‧‧‧介層孔
1839‧‧‧第二金屬層結構
1841‧‧‧介層孔
1843‧‧‧第一金屬層結構
1845‧‧‧擴散區接觸點
1901‧‧‧閘極接觸點
1903‧‧‧第一金屬層結構
1905‧‧‧介層孔
1907‧‧‧第二金屬層結構
1909‧‧‧介層孔
1911‧‧‧第一金屬層結構
1913‧‧‧閘極接觸點
1915‧‧‧閘極接觸點
1917‧‧‧第一金屬層結構
1919‧‧‧閘極接觸點
1921‧‧‧擴散區接觸點
1923‧‧‧第一金屬層結構
1925‧‧‧介層孔
1927‧‧‧第二金屬層結構
1929‧‧‧介層孔
1931‧‧‧第一金屬層結構
1933‧‧‧擴散區接觸點
2001‧‧‧閘極接觸點
2003‧‧‧第一金屬層結構
2005‧‧‧介層孔
2007‧‧‧第二金屬層結構
2009‧‧‧介層孔
2011‧‧‧第一金屬層結構
2013‧‧‧閘極接觸點
2015‧‧‧閘極接觸點
2017‧‧‧第一金屬層結構
2019‧‧‧閘極接觸點
2021‧‧‧擴散區接觸點
2023‧‧‧第一金屬層結構
2025‧‧‧擴散區接觸點
2101‧‧‧反饋節點
2103‧‧‧傳輸閘
2105‧‧‧傳輸閘
2107‧‧‧主動邏輯電路
2107A‧‧‧反相器
2107AL‧‧‧虛線
2109‧‧‧反饋邏輯電路
2109A‧‧‧反相器
2109AL‧‧‧虛線
2111‧‧‧閘極接觸點
2113‧‧‧第一金屬層結構
2115‧‧‧介層孔
2117‧‧‧第二金屬層結構
2119‧‧‧介層孔
2121‧‧‧第一金屬層結構
2123‧‧‧閘極接觸點
2125‧‧‧閘極接觸點
2127‧‧‧第一金屬層結構
2129‧‧‧閘極接觸點
2131‧‧‧擴散區接觸點
2133‧‧‧第一金屬層結構
2135‧‧‧介層孔
2137‧‧‧第二金屬層結構
2139‧‧‧介層孔
2141‧‧‧第一金屬層結構
2143‧‧‧擴散區接觸點
2201‧‧‧主動邏輯電路
2201A‧‧‧反相器
2201AL‧‧‧虛線
2203‧‧‧上拉反饋邏輯電路
2203A‧‧‧PMOS電晶體
2205‧‧‧下拉反饋邏輯電路
2205A‧‧‧NMOS電晶體
2207‧‧‧閘極接觸點
2209‧‧‧第一金屬層結構
2211‧‧‧介層孔
2213‧‧‧第二金屬層結構
2215‧‧‧介層孔
2217‧‧‧第一金屬層結構
2219‧‧‧閘極接觸點
2221‧‧‧閘極接觸點
2223‧‧‧第一金屬層結構
2225‧‧‧閘極接觸點
2227‧‧‧擴散區接觸點
2229‧‧‧第一金屬層結構
2231‧‧‧介層孔
2233‧‧‧第二金屬層結構
2235‧‧‧介層孔
2237‧‧‧第一金屬層結構
2239‧‧‧擴散區接觸點
VDD‧‧‧電源供應器
GND‧‧‧接地電位
圖1A顯示依據先前技藝的SRAM位元格電路。
圖1B顯示圖1A之依據先前技藝的SRAM位元格，其中展開反相器以顯現其各自內部的電晶體組態。
圖2顯示依據本發明之一實施例的交叉耦合電晶體組態。
圖3A顯示數個閘極軌道的範例，該等閘極軌道係依據本發明之一實施例而被定義在限制邏輯閘階層布局架構內。
圖3B顯示圖3A的示範性限制邏輯閘階層布局架構，其中依據本發明之一實施例在其中定義若干示範性邏輯閘階層特徵部。
圖4顯示依據本發明之一實施例之交叉耦合電晶體組態的擴散與邏輯閘階層布局。
圖5顯示圖4之交叉耦合電晶體組態的變體，其中在三條閘極軌道上定義帶有交叉閘極接觸點的交叉耦合電晶體組態。
圖6顯示圖4之交叉耦合電晶體組態的變體，其中在四條閘極軌道上定義帶有交叉閘極接觸點的交叉耦合電晶體組態。
圖7顯示圖4之交叉耦合電晶體組態的變體，其中在二條閘極軌道上定義無交叉閘極接觸點的交叉耦合電晶體組態。
圖8顯示圖4之交叉耦合電晶體組態的變體，其中在三條閘極軌道上定義無交叉閘極接觸點的交叉耦合電晶體組態。
圖9顯示圖4之交叉耦合電晶體組態的變體，其中在四條閘極軌道上定義無閘極接觸點的交叉耦合電晶體組態。
圖10顯示多層次布局，包括依據本發明之一實施例在三電極軌道上所定義帶有交叉閘極接觸點的交叉耦合電晶體組態。
圖11顯示多層次布局，包括依據本發明之一實施例在四電極軌道上所定義之帶有交叉閘極接觸點的交叉耦合電晶體組態。
圖12顯示多層次布局，包括依據本發明之一實施例在二電極軌道上所定義無交叉閘極接觸點的交叉耦合電晶體組態。
圖13顯示多層次布局，包括依據本發明之一實施例在三電極軌道上所定義無交叉閘極接觸點的交叉耦合電晶體組態。
圖14A顯示依據本發明之一實施例的一般多工器電路，其中四個交叉耦合電晶體皆直接與共用節點相連。
圖14B顯示依據本發明之一實施例之多工器電路（圖14A）的示範性實作，其帶有上拉邏輯電路及下拉邏輯電路的詳細視圖。
圖14C顯示依據本發明之一實施例之多工器電路（圖14B）的多層次布局，其使用限制邏輯閘階層布局架構的交叉耦合電晶體布局而實現。
圖15A顯示依據本發明之一實施例之圖14A的多工器電路，其中二交叉耦合電晶體仍直接與共用節點相連，且其中二交叉耦合電晶體各自相對於於共用節點，而置在上拉邏輯電路與下拉邏輯電路外側。
圖15B顯示依據本發明之一實施例之多工器電路（圖15A）的示範性實作，其帶有上拉邏輯電路及下拉邏輯電路的詳細視圖。
圖15C顯示依據本發明之一實施例之多工器電路（圖15B）的多層次布局，其使用限制邏輯閘階層布局架構的交叉耦合電晶體布局而實現。
圖16A顯示依據本發明之一實施例的一般多工器電路，其中連接交叉耦合電晶體，以形成連接共用節點的二傳輸閘。
圖16B顯示依據本發明之一實施例之多工器電路（圖16A）的示範性實作，其帶有主動邏輯電路的詳細視圖。
圖16C顯示依據本發明之一實施例之多工器電路（圖16B）的多層次布局，其使用限制邏輯閘階層布局架構的交叉耦合電晶體布局而實現。
圖17A顯示依據本發明之一實施例的一般多工器電路，其中使四交叉耦合電晶體中的二電晶體相連，以形成連接共用節點的傳輸閘。
圖17B顯示依據本發明之一實施例之多工器電路（圖17A）的示範性實作，其帶有主動邏輯電路的詳細視圖。
圖17C顯示依據本發明之一實施例之多工器電路（圖17B）的多層次布局，其使用限制邏輯閘階層布局架構的交叉耦合電晶體布局而實現。
圖18A顯示依據本發明一實施例之使用交叉耦合電晶體組態的一般鎖存電路。
圖18B顯示依據本發明之一實施例之鎖存電路（圖18A）的示範性實作，其帶有上拉主動邏輯電路、下拉主動邏輯電路、上拉反饋邏輯電路、與下拉反饋邏輯電路的詳細視圖。
圖18C顯示依據本發明之一實施例之鎖存電路（圖18B）的多層次布局，其使用限制邏輯閘階層布局架構的交叉耦合電晶體布局而實現。
圖19A顯示依據本發明之一實施例之圖18A的鎖存電路，其中二交叉耦合電晶體仍直接與共用節點相連，且其中二交叉耦合電晶體各自相對於於共用節點，而置在上拉主動邏輯電路與下拉主動邏輯電路外側。
圖19B顯示依據本發明之一實施例之鎖存電路（圖19A）的示範性實作，其帶有上拉主動邏輯電路、下拉主動邏輯電路、上拉反饋邏輯電路、與下拉反饋邏輯電路的詳細視圖。
圖19C顯示依據本發明之一實施例之鎖存電路（圖19B）的多層次布局，其使用限制邏輯閘階層布局架構的交叉耦合電晶體布局而實現。
圖20A顯示依據本發明之一實施例之圖18A的鎖存電路，其中二交叉耦合電晶體仍直接與共用節點相連，且其中二交叉耦合電晶體各自相對於於共用節點，而置在上拉反饋邏輯電路與下拉反饋邏輯電路外側。
圖20B顯示依據本發明之一實施例之鎖存電路（圖20A）的示範性實作，其帶有上拉主動邏輯電路、下拉主動邏輯電路、上拉反饋邏輯電路、與下拉反饋邏輯電路的詳細視圖。
圖20C顯示依據本發明之一實施例之鎖存電路（圖20B）的多層次布局，其使用限制邏輯閘階層布局架構的交叉耦合電晶體布局而實現。
圖21A顯示依據本發明之一實施例的一般鎖存電路，其中連接交叉耦合電晶體，以形成連接共用節點的二傳輸閘。
圖21B顯示依據本發明之一實施例之鎖存電路（圖21A）的示範性實作，其帶有主動邏輯電路與反饋邏輯電路的詳細視圖。
圖21C顯示依據本發明之一實施例之鎖存電路（圖21B）的多層次布局，其使用限制邏輯閘階層布局架構的交叉耦合電晶體布局而實現。
圖22A顯示依據本發明一實施例的一般鎖存電路，其中使四個交叉耦合電晶體中的二電晶體相連，以形成連接共用節點的傳輸閘。
圖22B顯示依據本發明之一實施例之鎖存電路（圖22A）的示範性實作，其帶有主動邏輯電路、上拉反饋邏輯電路、與下拉反饋邏輯電路的詳細視圖。
圖22C顯示依據本發明之一實施例之鎖存電路（圖22B）的多層次布局，其使用限制邏輯閘階層布局架構的交叉耦合電晶體布局而實現。
209A‧‧‧上拉邏輯電路
209B‧‧‧上拉邏輯電路
211A‧‧‧下拉邏輯電路
211B‧‧‧下拉邏輯電路
401‧‧‧PMOS電晶體/第一PMOS電晶體
403‧‧‧PMOS電晶體/第二PMOS電晶體
405‧‧‧NMOS電晶體/第二NMOS電晶體
407‧‧‧NMOS電晶體/第一NMOS電晶體
491‧‧‧閘極節點/控制節點/第一閘極節點/線/電連接裝置
493‧‧‧閘極節點/控制節點/第二閘極節點/線/電連接裝置
495‧‧‧共用節點/共用輸出節點/線/電連接裝置

Claims (30)

  1. 一種半導體晶片，包含： 一區域，包含複數電晶體，該區域中的該複數電晶體其中每一者形成與一或更多邏輯函數之執行相關的一數位邏輯電路之部份，該區域包含形成於該半導體晶片內的至少五導電結構，該至少五導電結構其中一些者形成至少一電晶體閘極， 該至少五導電結構其中每一者分別具有對應的一頂表面，其中對應的該頂表面之週邊的整體係由對應的一第一端、對應的一第二端、對應的一第一邊緣、及對應的一第二邊緣所定義，使得沿著對應的該頂表面之週邊的整體的一總距離等於沿著對應的該第一邊緣的一總距離與沿著對應的該第二邊緣的一總距離與沿著對應的該第一端的一總距離與沿著對應的該第二端的一總距離之總和， 其中沿著對應的該第一邊緣的該總距離大於沿著對應的該第一端的該總距離之兩倍， 其中沿著對應的該第一邊緣的該總距離大於沿著對應的該第二端的該總距離之兩倍， 其中沿著對應的該第二邊緣的該總距離大於沿著對應的該第一端的該總距離之兩倍， 其中沿著對應的該第二邊緣的該總距離大於沿著對應的該第二端的該總距離之兩倍， 其中對應的該第一端從對應的該第一邊緣延伸至對應的該第二邊緣且實質上位於在對應的該第一邊緣與對應的該第二邊緣之間的空間內， 其中對應的該第二端從對應的該第一邊緣延伸至對應的該第二邊緣且實質上位於在對應的該第一邊緣與對應的該第二邊緣之間的空間內， 該至少五導電結構的該等頂表面彼此係共平面， 該至少五導電結構其中每一者具有沿著其頂表面定向在一第一方向上且從其第一端延伸至其第二端之對應的一縱向中線， 該至少五導電結構其中每一者具有沿著其縱向中線從其第一端量測至其第二端的一長度， 其中該至少五導電結構其中每一者的該第一邊緣係實質上為直的， 其中該至少五導電結構其中每一者的該第二邊緣係實質上為直的， 該至少五導電結構其中每一者其第一邊緣及其第二邊緣皆定向為實質上平行於其縱向中線， 該至少五導電結構其中每一者具有在其縱向中線之中點於垂直於該第一方向的一第二方向上所量測的一寬度， 該第一方向及該第二方向其中每一者係定向為實質上平行於該至少五導電結構之共平面的該等頂表面， 其中該至少五導電結構包含一第一導電結構，該第一導電結構包含形成一第一電晶體類型的一第一電晶體的一閘極之一部分，該第一導電結構亦包含形成一第二電晶體類型的一第一電晶體的一閘極之一部分， 其中該至少五導電結構包含一第二導電結構，該第二導電結構包含形成該第一電晶體類型的一第二電晶體的一閘極之一部分，其中任何由該第二導電結構所形成之閘極係該第一電晶體類型， 其中該至少五導電結構包含一第三導電結構，該第三導電結構包含形成該第二電晶體類型的一第二電晶體的一閘極之一部分，其中任何由該第三導電結構所形成之閘極係該第二電晶體類型， 其中該第一導電結構係以垂直於該第一方向的該第二方向設置在該第二導電結構與該第三導電結構之間， 其中該第一電晶體類型的一第三電晶體的一閘極係由該至少五導電結構其中一者形成， 其中該第二電晶體類型的一第三電晶體的一閘極係由該至少五導電結構其中一者形成， 其中該第一電晶體類型的一第四電晶體的一閘極係由該至少五導電結構其中一者形成， 其中該第二電晶體類型的一第四電晶體的一閘極係由該至少五導電結構其中一者形成， 其中具有由該至少五導電結構其中任何者所形成之閘極的該第一電晶體類型的每一電晶體係包含在一第一電晶體群集中，且其中具有由該至少五導電結構其中任何者所形成之閘極的該第二電晶體類型的每一電晶體係包含在一第二電晶體群集中，其中該第一電晶體群集與該第二電晶體群集係藉由該區域的一內部子區域而分隔，其中該內部子區域不包含任何電晶體之源極或汲極， 其中該第一電晶體類型的該第一電晶體及該第二電晶體係設置為彼此毗鄰， 其中該第一電晶體類型的該第一電晶體包含一第一擴散端，且該第一電晶體類型的該第二電晶體包含一第一擴散端，該第一電晶體類型的該第一電晶體的該第一擴散端物理且電連接至該第一電晶體類型的該第二電晶體的該第一擴散端，該第一電晶體類型的該第一電晶體的該第一擴散端亦電連接至一共用節點，該第一電晶體類型的該第二電晶體的該第一擴散端亦電連接至該共用節點， 其中該第二電晶體類型的該第一電晶體及該第二電晶體係設置為彼此毗鄰， 其中該第二電晶體類型的該第一電晶體包含一第一擴散端，且該第二電晶體類型的該第二電晶體包含一第一擴散端，該第二電晶體類型的該第一電晶體的該第一擴散端物理且電連接至該第二電晶體類型的該第二電晶體的該第一擴散端，該第二電晶體類型的該第一電晶體的該第一擴散端亦電連接至該共用節點，該第二電晶體類型的該第二電晶體的該第一擴散端亦電連接至該共用節點， 其中該第一電晶體類型的該第一電晶體包含一第二擴散端，且該第一電晶體類型的該第三電晶體包含一第一擴散端，該第一電晶體類型的該第三電晶體的該第一擴散端電連接至該第一電晶體類型的該第一電晶體的該第二擴散端， 其中該第一電晶體類型的該第二電晶體包含一第二擴散端，且該第一電晶體類型的該第四電晶體包含一第一擴散端，該第一電晶體類型的該第四電晶體的該第一擴散端電連接至該第一電晶體類型的該第二電晶體的該第二擴散端， 其中該第二電晶體類型的該第一電晶體包含一第二擴散端，且該第二電晶體類型的該第三電晶體包含一第一擴散端，該第二電晶體類型的該第三電晶體的該第一擴散端電連接至該第二電晶體類型的該第一電晶體的該第二擴散端， 其中該第二電晶體類型的該第二電晶體包含一第二擴散端，且該第二電晶體類型的該第四電晶體包含一第一擴散端，該第二電晶體類型的該第四電晶體的該第一擴散端電連接至該第二電晶體類型的該第二電晶體的該第二擴散端， 其中該第一電晶體類型的該第三電晶體的該閘極係電連接至該第二電晶體類型的該第四電晶體的該閘極， 其中該第二電晶體類型的該第三電晶體的該閘極電連接至該第一電晶體類型的該第四電晶體的該閘極， 其中該第一導電結構包含與該數位邏輯電路之另一導電結構物理連接的一電連接區域，該第一導電結構的該電連接區域為該第一導電結構在該半導體晶片之基板上方與該數位邏輯電路之另一導電結構物理連接的唯一部分， 其中該第二導電結構包含與該數位邏輯電路之另一導電結構物理連接的一電連接區域，該第二導電結構的該電連接區域為該第二導電結構在該半導體晶片之該基板上方與該數位邏輯電路之另一導電結構物理連接的唯一部分， 其中該第三導電結構包含與該數位邏輯電路之另一導電結構物理連接的一電連接區域，該第三導電結構的該電連接區域為該第三導電結構在該半導體晶片之該基板上方與該數位邏輯電路之另一導電結構物理連接的唯一部分， 其中與該第二導電結構的該電連接區域及該第三導電結構的該電連接區域其中一者或兩者物理接觸的任何導電結構形成在該第二導電結構與該第三導電結構之間的一電連接之部分； 一第一互連導電結構，位於該半導體晶片的一第一互連晶片階層內，該第一互連晶片階層係形成於該半導體晶片之包含該至少五導電結構的一階層上方，該第一互連導電結構的一部分係設置在該第一導電結構的該電連接區域上方，該第一互連導電結構的該部分係電連接至該第一導電結構； 一第二互連導電結構，位於該半導體晶片的該第一互連晶片階層內，該第二互連導電結構的一部分係設置在該第二導電結構的該電連接區域上方，該第二互連導電結構的該部分係電連接至該第二導電結構；及 一第三互連導電結構，位於該半導體晶片的該第一互連晶片階層內，該第三互連導電結構的一部分係設置在該第三導電結構的該電連接區域上方，該第三互連導電結構的該部分係電連接至該第三導電結構。
  2. 如申請專利範圍第1項之半導體晶片，其中該至少五導電結構包含一第四導電結構，該第四導電結構包含形成該第一電晶體類型的該第三電晶體的該閘極之一部分，且其中該第四導電結構亦包含形成該第二電晶體類型的該第四電晶體的該閘極之一部分， 其中該至少五導電結構包含一第五導電結構，該第五導電結構包含形成該第一電晶體類型的該第四電晶體的該閘極之一部分，且其中該第五導電結構亦包含形成該第二電晶體類型的該第三電晶體的該閘極之一部分， 其中該第一導電結構的該縱向中線與該第二導電結構的該縱向中線係藉由於該第二方向上所量測的一第一間距而間隔， 其中該第一導電結構的該縱向中線與該第三導電結構的該縱向中線係藉由於該第二方向上所量測的該第一間距而間隔， 其中該第二導電結構的該縱向中線與該第五導電結構的該縱向中線係藉由於該第二方向上所量測的該第一間距而間隔， 其中該第三導電結構的該縱向中線與該第四導電結構的該縱向中線係藉由於該第二方向上所量測的該第一間距而間隔， 其中該第一電晶體類型的該第二電晶體的該第二擴散端係物理連接至該第一電晶體類型的該第四電晶體的該第一擴散端， 其中該第二電晶體類型的該第二電晶體的該第二擴散端係物理連接至該第二電晶體類型的該第四電晶體的該第一擴散端， 其中該第一導電結構的該縱向中線與該第四導電結構的該縱向中線係藉由於該第二方向上所量測的一第二間距而間隔，該第二間距等於該第一間距的兩倍， 其中該第一導電結構的該縱向中線與該第五導電結構的該縱向中線係藉由於該第二方向上所量測的該第二間距而間隔，且 其中該第一導電結構、該第二導電結構、該第三導電結構、該第四導電結構、及該第五導電結構其中每一者於該第二方向上所量測之寬度係小於193奈米。
  3. 如申請專利範圍第2項之半導體晶片，其中下述條件中至少一者成立，該等條件為： A) 該第一電晶體類型的該第三電晶體的該第一擴散端係透過形成於在該半導體晶片的一擴散階層上方之該半導體晶片的一階層中之至少一導電結構而電連接至該第一電晶體類型的該第一電晶體的該第二擴散端，或 B) 該第二電晶體類型的該第三電晶體的該第一擴散端係透過形成於在該半導體晶片的該擴散階層上方之該半導體晶片的一階層中之至少一導電結構而電連接至該第二電晶體類型的該第一電晶體的該第二擴散端，或 A)及B)皆成立。
  4. 如申請專利範圍第3項之半導體晶片，其中該至少五導電結構包含不形成任何電晶體之閘極的一第六導電結構， 其中該第六導電結構係以與該至少五導電結構其中多個毗鄰設置者並排之方式設置，使得在該第六導電結構的該縱向中線與該至少五導電結構其中該多個毗鄰設置者其中每一者之縱向中線之間於該第二方向上所量測到的一距離係等於該第一間距， 其中該第六導電結構的該寬度係實質上等於該至少五導電結構其中該多個毗鄰設置者其中至少一者之寬度， 其中該至少五導電結構其中該多個毗鄰設置者其中至少一者形成一電晶體的至少一閘極，且 其中下述條件中至少一者成立，該等條件為： C) 該第六導電結構的該第一端係實質上設置於在該第二方向上延伸的一第一線上，且形成該第一電晶體類型的一電晶體的一閘極之該至少五導電結構其中另一者的一端亦係實質上設置於在該第二方向上延伸的該第一線上，或 D) 該第六導電結構的該第二端係實質上設置於在該第二方向上延伸的一第二線上，且形成該第二電晶體類型的一電晶體的一閘極之該至少五導電結構其中另一者的一端亦係實質上設置於在該第二方向上延伸的該第二線上，或 C)及D)皆成立。
  5. 如申請專利範圍第4項之半導體晶片，其中該共用節點包含了若干導電結構，該若干導電結構包含在該半導體晶片的該第一互連晶片階層中之至少一互連導電結構， 其中該第一導電結構的該電連接區域延伸通過於該第一方向上量測的一第一距離，該第一距離的一中點對應於該第一導電結構的該電連接區域的一第一方向中點，該第一導電結構的該電連接區域具有於該第二方向上延伸穿過該第一導電結構的該電連接區域的該第一方向中點之一第二方向定向之中線， 其中該第二導電結構的該電連接區域延伸通過於該第一方向上量測的一第二距離，該第二距離的一中點對應於該第二導電結構的該電連接區域的一第一方向中點，該第二導電結構的該電連接區域具有於該第二方向上延伸穿過該第二導電結構的該電連接區域的該第一方向中點之一第二方向定向之中線， 其中該第三導電結構的該電連接區域延伸通過於該第一方向上量測的一第三距離，該第三距離的一中點對應於該第三導電結構的該電連接區域的一第一方向中點，該第三導電結構的該電連接區域具有於該第二方向上延伸穿過該第三導電結構的該電連接區域的該第一方向中點之一第二方向定向之中線，且 其中該第二導電結構的該電連接區域的該第二方向定向之中線係實質上對齊於該第三導電結構的該電連接區域的該第二方向定向之中線。
  6. 如申請專利範圍第5項之半導體晶片，其中該第二導電結構的該長度係實質上等於該第一導電結構的該長度。
  7. 如申請專利範圍第6項之半導體晶片，其中該數位邏輯電路包含由若干互連晶片階層其中一或更多者內之多個互連導電結構其中一或更多者所形成的複數電連接，該若干互連晶片階層包含該第一互連晶片階層及在該第一互連晶片階層上方的任何互連晶片階層， 其中形成該數位邏輯電路內的任何電連接之部分的該多個互連導電結構其中每一者係配置成具有對應的一上表面，其中對應的該上表面之週邊的整體係由對應的一第一端、對應的一第二端、對應的一第一邊緣、及對應的一第二邊緣所定義，使得沿著對應的該上表面之週邊的整體的一總距離等於沿著對應的該第一邊緣的一總距離與沿著對應的該第二邊緣的一總距離與沿著對應的該第一端的一總距離與沿著對應的該第二端的一總距離之總和，其中對應的該第一端從對應的該第一邊緣延伸至對應的該第二邊緣且實質上位於在對應的該第一邊緣與對應的該第二邊緣之間的空間內，其中對應的該第二端從對應的該第一邊緣延伸至對應的該第二邊緣且實質上位於在對應的該第一邊緣與對應的該第二邊緣之間的該空間內，其中對應的該第一邊緣係實質上為直的，且其中對應的該第二邊緣係實質上為直的，且 其中形成該數位邏輯電路內的任何電連接之部分的該多個互連導電結構其中每一者係配置成具有沿其上表面從其第一端延伸至其第二端且定向為實質上平行於其第一邊緣及其第二邊緣之對應的一縱向中線。
  8. 如申請專利範圍第7項之半導體晶片，更包含： 一第一閘極接觸點，與該第一導電結構的該電連接區域物理連接，該第一閘極接觸點係配置成從該第一導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第一導電結構的該電連接區域上方之另一導電結構的一部分； 一第二閘極接觸點，與該第二導電結構的該電連接區域物理連接，該第二閘極接觸點係配置成從該第二導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第二導電結構的該電連接區域上方之另一導電結構的一部分；及 一第三閘極接觸點，與該第三導電結構的該電連接區域物理連接，該第三閘極接觸點係配置成從該第三導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第三導電結構的該電連接區域上方之另一導電結構的一部分。
  9. 如申請專利範圍第4項之半導體晶片，其中該第四導電結構包含與該數位邏輯電路之另一導電結構物理連接的一電連接區域，該第四導電結構的該電連接區域為該第四導電結構在該半導體晶片之該基板上方與該數位邏輯電路之另一導電結構物理連接的唯一部分， 其中該第五導電結構包含與該數位邏輯電路之另一導電結構物理連接的一電連接區域，該第五導電結構的該電連接區域為該第五導電結構在該半導體晶片之該基板上方與該數位邏輯電路之另一導電結構物理連接的唯一部分， 其中該第二導電結構的該長度係實質上等於該第一導電結構的該長度，且 其中該數位邏輯電路係包含在一單一布局格(single layout cell)中。
  10. 如申請專利範圍第9項之半導體晶片，更包含： 一第一閘極接觸點，與該第一導電結構的該電連接區域物理連接，該第一閘極接觸點係配置成從該第一導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第一導電結構的該電連接區域上方之另一導電結構的一部分； 一第二閘極接觸點，與該第二導電結構的該電連接區域物理連接，該第二閘極接觸點係配置成從該第二導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第二導電結構的該電連接區域上方之另一導電結構的一部分；及 一第三閘極接觸點，與該第三導電結構的該電連接區域物理連接，該第三閘極接觸點係配置成從該第三導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第三導電結構的該電連接區域上方之另一導電結構的一部分。
  11. 如申請專利範圍第4項之半導體晶片，其中該第一導電結構的該寬度係小於34奈米， 其中該第二導電結構的該寬度係小於34奈米， 其中該第三導電結構的該寬度係小於34奈米， 其中該第四導電結構的該寬度係小於34奈米，且 其中該第五導電結構的該寬度係小於34奈米。
  12. 如申請專利範圍第1項之半導體晶片，其中該至少五導電結構包含一第四導電結構，該第四導電結構包含形成該第一電晶體類型的該第三電晶體的該閘極之一部分，且其中該第四導電結構亦包含形成該第二電晶體類型的該第四電晶體的該閘極之一部分，其中該第四導電結構包含與該數位邏輯電路之另一導電結構物理連接的一電連接區域，該第四導電結構的該電連接區域為該第四導電結構在該半導體晶片之該基板上方與該數位邏輯電路之另一導電結構物理連接的唯一部分， 其中該至少五導電結構包含一第五導電結構，該第五導電結構包含形成該第一電晶體類型的該第四電晶體的該閘極之一部分，且其中該第五導電結構亦包含形成該第二電晶體類型的該第三電晶體的該閘極之一部分，其中該第五導電結構包含與該數位邏輯電路之另一導電結構物理連接的一電連接區域，該第五導電結構的該電連接區域為該第五導電結構在該半導體晶片之該基板上方與該數位邏輯電路之另一導電結構物理連接的唯一部分， 其中該第一、第二、第三、第四、及第五導電結構其中任何者之縱向中線係藉由在該第二方向上量所量測的一固定間距的一整數倍數而與該第一、第二、第三、第四、及第五導電結構其中任何其他者之縱向中線分隔， 其中該第一導電結構的該寬度係小於193奈米， 其中該第二導電結構的該寬度係小於193奈米， 其中該第三導電結構的該寬度係小於193奈米， 其中該第四導電結構的該寬度係小於193奈米， 其中該第五導電結構的該寬度係小於193奈米， 該半導體晶片包含一第一閘極接觸點，該第一閘極接觸點與該第一導電結構的該電連接區域物理連接，該第一閘極接觸點係配置成從該第一導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第一導電結構的該電連接區域上方之另一導電結構的一部分， 該半導體晶片包含一第二閘極接觸點，該第二閘極接觸點與該第二導電結構的該電連接區域物理連接，該第二閘極接觸點係配置成從該第二導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第二導電結構的該電連接區域上方之另一導電結構的一部分， 該半導體晶片包含一第三閘極接觸點，該第三閘極接觸點與該第三導電結構的該電連接區域物理連接，該第三閘極接觸點係配置成從該第三導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第三導電結構的該電連接區域上方之另一導電結構的一部分， 該半導體晶片包含一第四閘極接觸點，該第四閘極接觸點與該第四導電結構的該電連接區域物理連接，該第四閘極接觸點係配置成從該第四導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第四導電結構的該電連接區域上方之另一導電結構的一部分，且 該半導體晶片包含一第五閘極接觸點，該第五閘極接觸點與該第五導電結構的該電連接區域物理連接，該第五閘極接觸點係配置成從該第五導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第五導電結構的該電連接區域上方之另一導電結構的一部分。
  13. 如申請專利範圍第12項之半導體晶片，其中該至少五導電結構包含不形成任何電晶體之閘極的一第六導電結構， 其中該第六導電結構係以與該至少五導電結構其中多個毗鄰設置者並排之方式設置，使得在該第六導電結構的該縱向中線與該至少五導電結構其中該多個毗鄰設置者其中每一者之縱向中線之間於該第二方向上所量測到的一距離係等於該第一間距， 其中該第六導電結構的該寬度係實質上等於該至少五導電結構其中該多個毗鄰設置者其中至少一者之寬度， 其中該至少五導電結構其中該多個毗鄰設置者其中至少一者形成一電晶體的至少一閘極，且 其中下述條件中至少一者成立，該等條件為： A) 該第六導電結構的該第一端係實質上設置於在該第二方向上延伸的一第一線上，且形成該第一電晶體類型的一電晶體的一閘極之該至少五導電結構其中另一者的一端亦係實質上設置於在該第二方向上延伸的該第一線上，或 B) 該第六導電結構的該第二端係實質上設置於在該第二方向上延伸的一第二線上，且形成該第二電晶體類型的一電晶體的一閘極之該至少五導電結構其中另一者的一端亦係實質上設置於在該第二方向上延伸的該第二線上，或 A)及B)皆成立。
  14. 如申請專利範圍第13項之半導體晶片，其中該數位邏輯電路包含由若干互連晶片階層其中一或更多者內之多個互連導電結構其中一或更多者所形成的複數電連接，該若干互連晶片階層包含該第一互連晶片階層及在該第一互連晶片階層上方的任何互連晶片階層， 其中形成該數位邏輯電路內的任何電連接之部分的該多個互連導電結構其中每一者係配置成具有對應的一上表面，其中對應的該上表面之週邊的整體係由對應的一第一端、對應的一第二端、對應的一第一邊緣、及對應的一第二邊緣所定義，使得沿著對應的該上表面之週邊的整體的一總距離等於沿著對應的該第一邊緣的一總距離與沿著對應的該第二邊緣的一總距離與沿著對應的該第一端的一總距離與沿著對應的該第二端的一總距離之總和，其中對應的該第一端從對應的該第一邊緣延伸至對應的該第二邊緣且實質上位於在對應的該第一邊緣與對應的該第二邊緣之間的空間內，其中對應的該第二端從對應的該第一邊緣延伸至對應的該第二邊緣且實質上位於在對應的該第一邊緣與對應的該第二邊緣之間的該空間內，其中對應的該第一邊緣係實質上為直的，且其中對應的該第二邊緣係實質上為直的，且 其中形成該數位邏輯電路內的任何電連接之部分的該多個互連導電結構其中每一者係配置成具有沿其上表面從其第一端延伸至其第二端且定向為實質上平行於其第一邊緣及其第二邊緣之對應的一縱向中線。
  15. 如申請專利範圍第1項之半導體晶片，其中該至少五導電結構包含一第一延伸類型的至少一導電結構，用以形成該第一電晶體類型的至少一電晶體的至少一閘極，其中具有由該第一延伸類型的該至少一導電結構所形成之閘極的任何電晶體係該第一電晶體類型，其中該第一延伸類型的該至少一導電結構在該第一方向上縱向延伸穿過該區域的該內部子區域並完全通過該第二電晶體類型之至少一電晶體之一擴散端，且 其中該至少五導電結構包含一第二延伸類型的至少一導電結構，用以形成該第二電晶體類型的至少一電晶體的至少一閘極，其中具有由該第二延伸類型的該至少一導電結構所形成之閘極的任何電晶體係該第二電晶體類型，其中該第二延伸類型的該至少一導電結構在該第一方向上縱向延伸穿過該區域的該內部子區域且完全通過該第一電晶體類型之至少一電晶體之一擴散端。
  16. 如申請專利範圍第15項之半導體晶片，其中該第一延伸類型之該至少一導電結構係該第二導電結構，或該第二延伸類型之該至少一導電結構係該第三導電結構。
  17. 如申請專利範圍第16項之半導體晶片，其中該第一延伸類型的該至少一導電結構在該第一方向上縱向延伸於該第二電晶體類型之電晶體的至少二擴散端之間，或 其中該第二延伸類型的該至少一導電結構在該第一方向上縱向延伸於該第一電晶體類型之電晶體的至少二擴散端之間，或 其中該第一延伸類型的該至少一導電結構在該第一方向上縱向延伸於該第二電晶體類型之電晶體的至少二擴散端之間且該第二延伸類型的該至少一導電結構在該第一方向上縱向延伸於該第一電晶體類型之電晶體的至少二擴散端之間。
  18. 如申請專利範圍第17項之半導體晶片，其中該第一延伸類型之該至少一導電結構係該第二導電結構，該第二導電結構在該第一方向上縱向延伸於該第二電晶體類型之電晶體的至少二擴散端之間，且 其中該第二延伸類型之該至少一導電結構係該第三導電結構，該第三導電結構在該第一方向上縱向延伸於該第一電晶體類型之電晶體的至少二擴散端之間。
  19. 如申請專利範圍第18項之半導體晶片，其中該至少五導電結構包含一第四導電結構，該第四導電結構包含形成該第一電晶體類型的該第三電晶體的該閘極之一部分，且其中該第四導電結構亦包含形成該第二電晶體類型的該第四電晶體的該閘極之一部分， 其中該至少五導電結構包含一第五導電結構，該第五導電結構包含形成該第一電晶體類型的該第四電晶體的該閘極之一部分，且其中該第五導電結構亦包含形成該第二電晶體類型的該第三電晶體的該閘極之一部分， 其中該第一導電結構的該縱向中線與該第二導電結構的該縱向中線係藉由於該第二方向上所量測的一第一間距而間隔， 其中該第一導電結構的該縱向中線與該第三導電結構的該縱向中線係藉由於該第二方向上所量測的該第一間距而間隔， 其中該第二導電結構的該縱向中線與該第五導電結構的該縱向中線係藉由於該第二方向上所量測的該第一間距而間隔， 其中該第三導電結構的該縱向中線與該第四導電結構的該縱向中線係藉由於該第二方向上所量測的該第一間距而間隔， 其中該第一電晶體類型的該第二電晶體的該第二擴散端係物理連接至該第一電晶體類型的該第四電晶體的該第一擴散端， 其中該第二電晶體類型的該第二電晶體的該第二擴散端係物理連接至該第二電晶體類型的該第四電晶體的該第一擴散端， 其中該第一導電結構的該縱向中線與該第四導電結構的該縱向中線係藉由於該第二方向上所量測的一第二間距而間隔，該第二間距等於該第一間距的兩倍， 其中該第一導電結構的該縱向中線與該第五導電結構的該縱向中線係藉由於該第二方向上所量測的該第二間距而間隔，且 其中該第一導電結構、該第二導電結構、該第三導電結構、該第四導電結構、及該第五導電結構其中每一者於該第二方向上所量測之寬度係小於193奈米。
  20. 如申請專利範圍第19項之半導體晶片，其中該數位邏輯電路包含由若干互連晶片階層其中一或更多者內之多個互連導電結構其中一或更多者所形成的複數電連接，該若干互連晶片階層包含該第一互連晶片階層及在該第一互連晶片階層上方的任何互連晶片階層， 其中形成該數位邏輯電路內的任何電連接之部分的該多個互連導電結構其中每一者係配置成具有對應的一上表面，其中對應的該上表面之週邊的整體係由對應的一第一端、對應的一第二端、對應的一第一邊緣、及對應的一第二邊緣所定義，使得沿著對應的該上表面之週邊的整體的一總距離等於沿著對應的該第一邊緣的一總距離與沿著對應的該第二邊緣的一總距離與沿著對應的該第一端的一總距離與沿著對應的該第二端的一總距離之總和，其中對應的該第一端從對應的該第一邊緣延伸至對應的該第二邊緣且實質上位於在對應的該第一邊緣與對應的該第二邊緣之間的空間內，其中對應的該第二端從對應的該第一邊緣延伸至對應的該第二邊緣且實質上位於在對應的該第一邊緣與對應的該第二邊緣之間的該空間內，其中對應的該第一邊緣係實質上為直的，且其中對應的該第二邊緣係實質上為直的，且 其中形成該數位邏輯電路內的任何電連接之部分的該多個互連導電結構其中每一者係配置成具有沿其上表面從其第一端延伸至其第二端且定向為實質上平行於其第一邊緣及其第二邊緣之對應的一縱向中線。
  21. 如申請專利範圍第19項之半導體晶片，更包含 一第一閘極接觸點，與該第一導電結構的該電連接區域物理連接，該第一閘極接觸點係配置成從該第一導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第一導電結構的該電連接區域上方之另一導電結構的一部分； 一第二閘極接觸點，與該第二導電結構的該電連接區域物理連接，該第二閘極接觸點係配置成從該第二導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第二導電結構的該電連接區域上方之另一導電結構的一部分；及 一第三閘極接觸點，與該第三導電結構的該電連接區域物理連接，該第三閘極接觸點係配置成從該第三導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第三導電結構的該電連接區域上方之另一導電結構的一部分。
  22. 如申請專利範圍第16項之半導體晶片，其中該至少五導電結構包含一第四導電結構，該第四導電結構包含形成該第一電晶體類型的該第三電晶體的該閘極之一部分，且其中該第四導電結構亦包含形成該第二電晶體類型的該第四電晶體的該閘極之一部分， 其中該至少五導電結構包含一第五導電結構，該第五導電結構包含形成該第一電晶體類型的該第四電晶體的該閘極之一部分，且其中該第五導電結構亦包含形成該第二電晶體類型的該第三電晶體的該閘極之一部分， 其中該第一導電結構的該縱向中線與該第二導電結構的該縱向中線係藉由於該第二方向上所量測的一第一間距而間隔， 其中該第一導電結構的該縱向中線與該第三導電結構的該縱向中線係藉由於該第二方向上所量測的該第一間距而間隔， 其中該第二導電結構的該縱向中線與該第五導電結構的該縱向中線係藉由於該第二方向上所量測的該第一間距而間隔， 其中該第三導電結構的該縱向中線與該第四導電結構的該縱向中線係藉由於該第二方向上所量測的該第一間距而間隔， 其中該第一電晶體類型的該第二電晶體的該第二擴散端係物理連接至該第一電晶體類型的該第四電晶體的該第一擴散端， 其中該第二電晶體類型的該第二電晶體的該第二擴散端係物理連接至該第二電晶體類型的該第四電晶體的該第一擴散端， 其中該第一導電結構的該縱向中線與該第四導電結構的該縱向中線係藉由於該第二方向上所量測的一第二間距而間隔，該第二間距等於該第一間距的兩倍， 其中該第一導電結構的該縱向中線與該第五導電結構的該縱向中線係藉由於該第二方向上所量測的該第二間距而間隔，且 其中該第一導電結構、該第二導電結構、該第三導電結構、該第四導電結構、及該第五導電結構其中每一者於該第二方向上所量測之寬度係小於193奈米。
  23. 如申請專利範圍第22項之半導體晶片，其中該共用節點包含若干導電結構，該若干導電結構包含在該半導體晶片之該第一互連晶片階層內的至少一互連導電結構。
  24. 如申請專利範圍第23項之半導體晶片，其中該第一導電結構的該電連接區域延伸通過於該第一方向上量測的一第一距離，該第一距離的一中點對應於該第一導電結構的該電連接區域的一第一方向中點，該第一導電結構的該電連接區域具有於該第二方向上延伸穿過該第一導電結構的該電連接區域的該第一方向中點之一第二方向定向之中線， 其中該第二導電結構的該電連接區域延伸通過於該第一方向上量測的一第二距離，該第二距離的一中點對應於該第二導電結構的該電連接區域的一第一方向中點，該第二導電結構的該電連接區域具有於該第二方向上延伸穿過該第二導電結構的該電連接區域的該第一方向中點之一第二方向定向之中線， 其中該第三導電結構的該電連接區域延伸通過於該第一方向上量測的一第三距離，該第三距離的一中點對應於該第三導電結構的該電連接區域的一第一方向中點，該第三導電結構的該電連接區域具有於該第二方向上延伸穿過該第三導電結構的該電連接區域的該第一方向中點之一第二方向定向之中線，且 其中該第二導電結構的該電連接區域的該第二方向定向之中線係實質上對齊於該第三導電結構的該電連接區域的該第二方向定向之中線。
  25. 如申請專利範圍第24項之半導體晶片，更包含： 一第一閘極接觸點，與該第一導電結構的該電連接區域物理連接，該第一閘極接觸點係配置成從該第一導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第一導電結構的該電連接區域上方之另一導電結構的一部分； 一第二閘極接觸點，與該第二導電結構的該電連接區域物理連接，該第二閘極接觸點係配置成從該第二導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第二導電結構的該電連接區域上方之另一導電結構的一部分；及 一第三閘極接觸點，與該第三導電結構的該電連接區域物理連接，該第三閘極接觸點係配置成從該第三導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第三導電結構的該電連接區域上方之另一導電結構的一部分。
  26. 如申請專利範圍第24項之半導體晶片，其中該數位邏輯電路包含由若干互連晶片階層其中一或更多者內之多個互連導電結構其中一或更多者所形成的複數電連接，該若干互連晶片階層包含該第一互連晶片階層及在該第一互連晶片階層上方的任何互連晶片階層， 其中形成該數位邏輯電路內的任何電連接之部分的該多個互連導電結構其中每一者係配置成具有對應的一上表面，其中對應的該上表面之週邊的整體係由對應的一第一端、對應的一第二端、對應的一第一邊緣、及對應的一第二邊緣所定義，使得沿著對應的該上表面之週邊的整體的一總距離等於沿著對應的該第一邊緣的一總距離與沿著對應的該第二邊緣的一總距離與沿著對應的該第一端的一總距離與沿著對應的該第二端的一總距離之總和，其中對應的該第一端從對應的該第一邊緣延伸至對應的該第二邊緣且實質上位於在對應的該第一邊緣與對應的該第二邊緣之間的空間內，其中對應的該第二端從對應的該第一邊緣延伸至對應的該第二邊緣且實質上位於在對應的該第一邊緣與對應的該第二邊緣之間的該空間內，其中對應的該第一邊緣係實質上為直的，且其中對應的該第二邊緣係實質上為直的，且 其中形成該數位邏輯電路內的任何電連接之部分的該多個互連導電結構其中每一者係配置成具有沿其上表面從其第一端延伸至其第二端且定向為實質上平行於其第一邊緣及其第二邊緣之對應的一縱向中線。
  27. 如申請專利範圍第26項之半導體晶片，更包含： 一第一閘極接觸點，與該第一導電結構的該電連接區域物理連接，該第一閘極接觸點係配置成從該第一導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第一導電結構的該電連接區域上方之另一導電結構的一部分； 一第二閘極接觸點，與該第二導電結構的該電連接區域物理連接，該第二閘極接觸點係配置成從該第二導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第二導電結構的該電連接區域上方之另一導電結構的一部分；及 一第三閘極接觸點，與該第三導電結構的該電連接區域物理連接，該第三閘極接觸點係配置成從該第三導電結構的該電連接區域延伸穿過一介電材料以物理接觸位於該第三導電結構的該電連接區域上方之另一導電結構的一部分。
  28. 如申請專利範圍第27項之半導體晶片，其中該數位邏輯電路係包含在一單一布局格(single layout cell)中。
  29. 一種製造半導體晶片的方法，包含： 於該半導體晶片的一區域內形成複數電晶體，該區域中的該複數電晶體其中每一者形成與一或更多邏輯函數之執行相關的一數位邏輯電路之部份，該複數電晶體具有由存在於該區域中的至少五導電結構其中一些者所形成之分別的複數閘極， 其中該形成該複數電晶體之步驟包含將該至少五導電結構其中每一者形成為分別具有對應的一頂表面，其中對應的該頂表面之週邊的整體係由對應的一第一端、對應的一第二端、對應的一第一邊緣、及對應的一第二邊緣所定義，使得沿著對應的該頂表面之週邊的整體的一總距離等於沿著對應的該第一邊緣的一總距離與沿著對應的該第二邊緣的一總距離與沿著對應的該第一端的一總距離與沿著對應的該第二端的一總距離之總和， 其中沿著對應的該第一邊緣的該總距離大於沿著對應的該第一端的該總距離之兩倍， 其中沿著對應的該第一邊緣的該總距離大於沿著對應的該第二端的該總距離之兩倍， 其中沿著對應的該第二邊緣的該總距離大於沿著對應的該第一端的該總距離之兩倍， 其中沿著對應的該第二邊緣的該總距離大於沿著對應的該第二端的該總距離之兩倍， 其中對應的該第一端從對應的該第一邊緣延伸至對應的該第二邊緣且實質上位於在對應的該第一邊緣與對應的該第二邊緣之間的空間內， 其中對應的該第二端從對應的該第一邊緣延伸至對應的該第二邊緣且實質上位於在對應的該第一邊緣與對應的該第二邊緣之間的該空間內， 該至少五導電結構的該等頂表面彼此係共平面， 該至少五導電結構其中每一者具有沿著其頂表面定向在一第一方向上且從其第一端延伸至其第二端之對應的一縱向中線， 該至少五導電結構其中每一者具有沿著其縱向中線從其第一端量測至其第二端的一長度， 其中該至少五導電結構其中每一者的該第一邊緣係實質上為直的， 其中該至少五導電結構其中每一者的該第二邊緣係實質上為直的， 該至少五導電結構其中每一者其第一邊緣及其第二邊緣皆定向為實質上平行於其縱向中線， 該至少五導電結構其中每一者具有在其縱向中線之中點於垂直於該第一方向的一第二方向上所量測的一寬度， 該第一方向及該第二方向其中每一者係定向為實質上平行於該至少五導電結構之共平面的該等頂表面， 其中該至少五導電結構包含一第一導電結構，該第一導電結構包含形成一第一電晶體類型的一第一電晶體的一閘極之一部分，該第一導電結構亦包含形成一第二電晶體類型的一第一電晶體的一閘極之一部分， 其中該至少五導電結構包含一第二導電結構，該第二導電結構包含形成該第一電晶體類型的一第二電晶體的一閘極之一部分，其中任何由該第二導電結構所形成之閘極係該第一電晶體類型， 其中該至少五導電結構包含一第三導電結構，該第三導電結構包含形成該第二電晶體類型的一第二電晶體的一閘極之一部分，其中任何由該第三導電結構所形成之閘極係該第二電晶體類型， 其中該至少五導電結構包含一第四導電結構，該第四導電結構包含形成該第一電晶體類型的一第三電晶體的一閘極之一部分，且其中該第四導電結構亦包含形成該第二電晶體類型的一第四電晶體的一閘極之一部分， 其中該至少五導電結構包含一第五導電結構，該第五導電結構包含形成該第一電晶體類型的一第四電晶體的一閘極之一部分，且其中該第五導電結構亦包含形成該第二電晶體類型的一第三電晶體的一閘極之一部分， 其中該第一導電結構的該縱向中線與該第二導電結構的該縱向中線係藉由於該第二方向上所量測的一第一間距而間隔， 其中該第一導電結構的該縱向中線與該第三導電結構的該縱向中線係藉由於該第二方向上所量測的該第一間距而間隔， 其中該第二導電結構的該縱向中線與該第五導電結構的該縱向中線係藉由於該第二方向上所量測的該第一間距而間隔， 其中該第三導電結構的該縱向中線與該第四導電結構的該縱向中線係藉由於該第二方向上所量測的該第一間距而間隔， 其中該第一導電結構的該縱向中線與該第四導電結構的該縱向中線係藉由於該第二方向上所量測的一第二間距而間隔，該第二間距等於該第一間距的兩倍， 其中該第一導電結構的該縱向中線與該第五導電結構的該縱向中線係藉由於該第二方向上所量測的該第二間距而間隔， 其中具有由該至少五導電結構其中任何者所形成之閘極的該第一電晶體類型的每一電晶體係包含在一第一電晶體群集中，且其中具有由該至少五導電結構其中任何者所形成之閘極的該第二電晶體類型的每一電晶體係包含在一第二電晶體群集中，其中該第一電晶體群集與該第二電晶體群集係藉由該區域的一內部子區域而分隔，其中該內部子區域不包含任何電晶體之源極或汲極， 其中該形成該複數電晶體之步驟包含以垂直於該第一方向的該第二方向將該第一導電結構設置於該第二導電結構與該第三導電結構之間， 其中該形成該複數電晶體之步驟包含將該第一電晶體類型的該第一電晶體及該第二電晶體設置為彼此毗鄰， 其中該第一電晶體類型的該第一電晶體包含一第一擴散端，且該第一電晶體類型的該第二電晶體包含一第一擴散端，該第一電晶體類型的該第一電晶體的該第一擴散端物理且電連接至該第一電晶體類型的該第二電晶體的該第一擴散端，該第一電晶體類型的該第一電晶體的該第一擴散端亦電連接至一共用節點，該第一電晶體類型的該第二電晶體的該第一擴散端亦電連接至該共用節點， 其中該形成該複數電晶體之步驟包含將該第二電晶體類型的該第一電晶體及該第二電晶體設置為彼此毗鄰， 其中該第二電晶體類型的該第一電晶體包含一第一擴散端，且該第二電晶體類型的該第二電晶體包含一第一擴散端，該第二電晶體類型的該第一電晶體的該第一擴散端物理且電連接至該第二電晶體類型的該第二電晶體的該第一擴散端，該第二電晶體類型的該第一電晶體的該第一擴散端亦電連接至該共用節點，該第二電晶體類型的該第二電晶體的該第一擴散端亦電連接至該共用節點， 其中該第一電晶體類型的該第一電晶體包含一第二擴散端，且該第一電晶體類型的該第三電晶體包含一第一擴散端，該第一電晶體類型的該第三電晶體的該第一擴散端電連接至該第一電晶體類型的該第一電晶體的該第二擴散端， 其中該第一電晶體類型的該第二電晶體包含一第二擴散端，且該第一電晶體類型的該第四電晶體包含一第一擴散端，該第一電晶體類型的該第四電晶體的該第一擴散端物理且電連接至該第一電晶體類型的該第二電晶體的該第二擴散端， 其中該第二電晶體類型的該第一電晶體包含一第二擴散端，且該第二電晶體類型的該第三電晶體包含一第一擴散端，該第二電晶體類型的該第三電晶體的該第一擴散端電連接至該第二電晶體類型的該第一電晶體的該第二擴散端， 其中該第二電晶體類型的該第二電晶體包含一第二擴散端，且該第二電晶體類型的該第四電晶體包含一第一擴散端，該第二電晶體類型的該第四電晶體的該第一擴散端物理且電連接至該第二電晶體類型的該第二電晶體的該第二擴散端， 其中該第一電晶體類型的該第三電晶體的該閘極係電連接至該第二電晶體類型的該第四電晶體的該閘極， 其中該第二電晶體類型的該第三電晶體的該閘極電連接至該第一電晶體類型的該第四電晶體的該閘極， 其中該第一導電結構包含與該數位邏輯電路之另一導電結構物理連接的一電連接區域，該第一導電結構的該電連接區域為該第一導電結構在該半導體晶片之基板上方與該數位邏輯電路之另一導電結構物理連接的唯一部分， 其中該第二導電結構包含與該數位邏輯電路之另一導電結構物理連接的一電連接區域，該第二導電結構的該電連接區域為該第二導電結構在該半導體晶片之該基板上方與該數位邏輯電路之另一導電結構物理連接的唯一部分， 其中該第三導電結構包含與該數位邏輯電路之另一導電結構物理連接的一電連接區域，該第三導電結構的該電連接區域為該第三導電結構在該半導體晶片之該基板上方與該數位邏輯電路之另一導電結構物理連接的唯一部分， 其中與該第二導電結構的該電連接區域及該第三導電結構的該電連接區域其中一者或兩者物理接觸的任何導電結構形成在該第二導電結構與該第三導電結構之間的一電連接之部分； 其中該第四導電結構包含與該數位邏輯電路之另一導電結構物理連接的一電連接區域，該第四導電結構的該電連接區域為該第四導電結構在該半導體晶片之該基板上方與該數位邏輯電路之另一導電結構物理連接的唯一部分， 其中該第五導電結構包含與該數位邏輯電路之另一導電結構物理連接的一電連接區域，該第五導電結構的該電連接區域為該第五導電結構在該半導體晶片之該基板上方與該數位邏輯電路之另一導電結構物理連接的唯一部分， 其中該第一導電結構、該第二導電結構、該第三導電結構、該第四導電結構、及該第五導電結構其中每一者於該第二方向上所量測之寬度係小於193奈米， 其中該至少五導電結構包含不形成任何電晶體之閘極的一第六導電結構， 其中該第六導電結構係以與該至少五導電結構其中多個毗鄰設置者並排之方式設置，使得在該第六導電結構的該縱向中線與該至少五導電結構其中該多個毗鄰設置者其中每一者之縱向中線之間於該第二方向上所量測到的一距離係等於該第一間距， 其中該第六導電結構的該寬度係實質上等於該至少五導電結構其中該多個毗鄰設置者其中至少一者之寬度， 其中該至少五導電結構其中該多個毗鄰設置者其中至少一者形成一電晶體的至少一閘極，且 其中下述條件中至少一者成立，該等條件為： A) 該第六導電結構的該第一端係實質上設置於在該第二方向上延伸的一第一線上，且形成該第一電晶體類型的一電晶體的一閘極之該至少五導電結構其中另一者的一端亦係實質上設置於在該第二方向上延伸的該第一線上，或 B) 該第六導電結構的該第二端係實質上設置於在該第二方向上延伸的一第二線上，且形成該第二電晶體類型的一電晶體的一閘極之該至少五導電結構其中另一者的一端亦係實質上設置於在該第二方向上延伸的該第二線上，或 A)及B)皆成立； 於該半導體晶片的一第一互連晶片階層內形成一第一互連導電結構，該第一互連晶片階層係形成於包含該至少五導電結構的該半導體晶片之一階層上方，該第一互連導電結構的一部分係設置在該第一導電結構的該電連接區域上方，該第一互連導電結構的該部分電連接至該第一導電結構； 形成位於該半導體晶片的該第一互連晶片階層內的一第二互連導電結構，該第二互連導電結構的一部分係設置在該第二導電結構的該電連接區域上方，該第二互連導電結構的該部分電連接至該第二導電結構；及 形成位於該半導體晶片的該第一互連晶片階層內的一第三互連導電結構，該第三互連導電結構的一部分係設置在該第三導電結構的該電連接區域上方，該第三互連導電結構的該部分電連接至該第三導電結構， 其中該數位邏輯電路係包含在一單一布局格(single layout cell)中。
  30. 如申請專利範圍第29項之製造半導體晶片的方法，其中該第一導電結構、該第二導電結構、該第三導電結構、該第四導電結構、該第五導電結構、及該第六導電結構其中每一者於該第二方向上所測量之寬度係小於34奈米。
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