JPS63296240A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63296240A JPS63296240A JP63099777A JP9977788A JPS63296240A JP S63296240 A JPS63296240 A JP S63296240A JP 63099777 A JP63099777 A JP 63099777A JP 9977788 A JP9977788 A JP 9977788A JP S63296240 A JPS63296240 A JP S63296240A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマスタースライス方式による半導体集積回路装
置に関し、特に回路構成に使用したトランジスタを他の
トランジスタから分離する構造に関するものでるる・ 半導体集積回路装置は多品種化の一途をたどりているが
、中には少量生産品も多い。少量生産品を多斂住産品と
同じように最初から生産していたのでは生産コストが高
くなり、製造期間も長くなるので、これらの欠点を解決
する方法としてマスタースライス（ｍａｓｔ＠ｒ ５１
１ｅ・）方式による生産が行わｎるようＫなりた。
置に関し、特に回路構成に使用したトランジスタを他の
トランジスタから分離する構造に関するものでるる・ 半導体集積回路装置は多品種化の一途をたどりているが
、中には少量生産品も多い。少量生産品を多斂住産品と
同じように最初から生産していたのでは生産コストが高
くなり、製造期間も長くなるので、これらの欠点を解決
する方法としてマスタースライス（ｍａｓｔ＠ｒ ５１
１ｅ・）方式による生産が行わｎるようＫなりた。
マスタースライス方式とは、一枚の午導体ウェーー中に
トランジスタや抵抗から成り基本回路を構成できる基本
セルを予め多量に形成しておき、生産する品種に応じて
配線マスクを作成し、トランジスタや抵抗ｔ−接続して
所望Ｏ苧導体集積回路を完成ばせるものでるる。このよ
うなマスタースライス方式に対してはいくつかの提案が
なさｎて匹る。
トランジスタや抵抗から成り基本回路を構成できる基本
セルを予め多量に形成しておき、生産する品種に応じて
配線マスクを作成し、トランジスタや抵抗ｔ−接続して
所望Ｏ苧導体集積回路を完成ばせるものでるる。このよ
うなマスタースライス方式に対してはいくつかの提案が
なさｎて匹る。
第１図は従来のマスタ・スライス用基本セルの一例の等
価回路図でめシ、３対ＯＰチヤンネル型およびＮチャン
ネルｆｆｉＭＩ！ｉ）ランゾスタでなる基本セルと２対
ＯＰチヤンネル型およびＮチャンネルＩＩＭＩｓ）ラン
ジスメでなる基本セルとの２櫨類が用いられている。
価回路図でめシ、３対ＯＰチヤンネル型およびＮチャン
ネルｆｆｉＭＩ！ｉ）ランゾスタでなる基本セルと２対
ＯＰチヤンネル型およびＮチャンネルＩＩＭＩｓ）ラン
ジスメでなる基本セルとの２櫨類が用いられている。
こｎは、金属配置″ｆスクだけｔ−ニーデーが薔いて所
望の集８１回路を得ることを目的として、米国インタデ
ディン社（Ｉｚ＋ｔ＠ｒｄｅｓ１ｇｎ社）から提案され
ているｃＭＯｓテッノの基本セルＯ等価回路図でるる。
望の集８１回路を得ることを目的として、米国インタデ
ディン社（Ｉｚ＋ｔ＠ｒｄｅｓ１ｇｎ社）から提案され
ているｃＭＯｓテッノの基本セルＯ等価回路図でるる。
図において、１ 、２、−・・、５はＰチャンネルｍ。
ＭＩＳ トランジスタを示し、６，７．・・・１０はＮ
チャンネル型のＭｘＳトヲンゾスタ七示す。そして同一
チャンネル同志のトランジスタは１と２，２と３．４と
５，６と７，７と８．９とｌＯとそれぞれのソースまた
はげレインの一方ｔ−共有している。
チャンネル型のＭｘＳトヲンゾスタ七示す。そして同一
チャンネル同志のトランジスタは１と２，２と３．４と
５，６と７，７と８．９とｌＯとそれぞれのソースまた
はげレインの一方ｔ−共有している。
また第１の電源１１１ｉｌＶＤおよび第２の電源線Ｖ、
が拡散層で接続されている。０印は拡散層とＡｔのコン
タクトるるいはＡＬ？−トのコンタクトを示す。
が拡散層で接続されている。０印は拡散層とＡｔのコン
タクトるるいはＡＬ？−トのコンタクトを示す。
第２因Ｆｉ第１図に示した２ａ類の基本セルを半導体基
板に夾現するときの不純物導入領域パターンとｒ−）電
極／４ターンのレイアウト図でるる。
板に夾現するときの不純物導入領域パターンとｒ−）電
極／４ターンのレイアウト図でるる。
第２図において、１人、２人、・・・５人および１８．
２Ｂ、３Ｂ、３Ｃ，４Ｂ、５Ｂ、５ＣＦｉそれぞれ第１
図のＰチャンネルＭＩ８ トランジスタ１ 、２、−・
・５０ダート電極およびソース（またはドレイン）ｔ−
示す、６人、７Ａ・・・ＩＯＡおよび６Ｂ、７Ｂ、８Ｂ
、８Ｃ，９Ｂ、ＩＯＢ、ｌ０Ｃ４同様にＮチャンネルＭ
Ｈ１）ランジスメロ、７゜・・・ｌ０ｃ）ゲートを極お
よびソース（ｔたはドレイン）ｔ−示す、ＶＤはａＥｌ
ｃ）を原線、ｖｌは第２０電源ｉａ１：表わし、共に拡
散層で作られる。また、０印は拡散層とΩ配線とＯ：Ｉ
ンタクトを表わす、３対ＣＩＭＩＳ）ランジスメで形成
ぢれゐ基本セルと、２対の［８）？ンジスメで形成盲ｎ
る基本セルは分離Ｓｉ域１５で分離して配置冨れている
。
２Ｂ、３Ｂ、３Ｃ，４Ｂ、５Ｂ、５ＣＦｉそれぞれ第１
図のＰチャンネルＭＩ８ トランジスタ１ 、２、−・
・５０ダート電極およびソース（またはドレイン）ｔ−
示す、６人、７Ａ・・・ＩＯＡおよび６Ｂ、７Ｂ、８Ｂ
、８Ｃ，９Ｂ、ＩＯＢ、ｌ０Ｃ４同様にＮチャンネルＭ
Ｈ１）ランジスメロ、７゜・・・ｌ０ｃ）ゲートを極お
よびソース（ｔたはドレイン）ｔ−示す、ＶＤはａＥｌ
ｃ）を原線、ｖｌは第２０電源ｉａ１：表わし、共に拡
散層で作られる。また、０印は拡散層とΩ配線とＯ：Ｉ
ンタクトを表わす、３対ＣＩＭＩＳ）ランジスメで形成
ぢれゐ基本セルと、２対の［８）？ンジスメで形成盲ｎ
る基本セルは分離Ｓｉ域１５で分離して配置冨れている
。
次に、第２図に示す基本セルを用いて鍮埋否定和回路（
ＮＯＲ回路）を構成する例を説明する。
ＮＯＲ回路）を構成する例を説明する。
第３図（ａ）は３人力ＮＯＲ回路Ｃ１路図、第３図（ｂ
）は２人力ＮＯＲ回路の回路図である。
）は２人力ＮＯＲ回路の回路図である。
第３９（畠） 、 （ｂ） ＩＣおいてム１ ＃ Ａ２
ｅ人、およびＢ、。
ｅ人、およびＢ、。
Ｂ が入力１子、ＹおよびＹ２が出力端子である。
ｘ４図は第２図に示す基本セルを用いて酵成しｆｃＮＣ
Ｒ回路のレイアウト図である。
Ｒ回路のレイアウト図である。
第３図（ａ） 、 （ｂ）と第４図とは対応する所を同
じ番号にとりて６る。太い笑籾はニーデーが配線マスク
ｔＭ６て配線する！！所を示す。
じ番号にとりて６る。太い笑籾はニーデーが配線マスク
ｔＭ６て配線する！！所を示す。
このように％第２図に示す２種類Ｏ基本セルを配置した
マスタースライスを用いてＮＯＲ回路を作ることが可能
でめる。もし、２つの基本セルが丁ぺて３ペアでできて
いると一様で６る０で一つのファンクシ璽ンブロックを
作るのに−りＯ配線／４ターンを用意しておけば良く、
また、コンビ為−タによる自動配ｌＩＩが中り易い。し
かし第８１図および第２ｒＩＡＫ示す基本セルはＰチャ
ンネル形のＭＯＳ トランジスタとＮチャンネル形０Ｍ
０８トランジスタが３ペアと２ペアの２種類用いておシ
、合計ｌＯ個Ｏトツンジスタからなル、一様でないので
コンピュータによる自動配ａがやシにくい欠点がるる、
更に、この基本セルを用りて、ダイナミックシフトレジ
スメを作ろうとすると、配縁が交差してしまりて実際に
はできないという欠点がるる、また、２つＯ分離した基
本セルを用いているので分離領域が余分な領域として必
要となル、集′！Ｒｒ！！１度を低下してしまう。
マスタースライスを用いてＮＯＲ回路を作ることが可能
でめる。もし、２つの基本セルが丁ぺて３ペアでできて
いると一様で６る０で一つのファンクシ璽ンブロックを
作るのに−りＯ配線／４ターンを用意しておけば良く、
また、コンビ為−タによる自動配ｌＩＩが中り易い。し
かし第８１図および第２ｒＩＡＫ示す基本セルはＰチャ
ンネル形のＭＯＳ トランジスタとＮチャンネル形０Ｍ
０８トランジスタが３ペアと２ペアの２種類用いておシ
、合計ｌＯ個Ｏトツンジスタからなル、一様でないので
コンピュータによる自動配ａがやシにくい欠点がるる、
更に、この基本セルを用りて、ダイナミックシフトレジ
スメを作ろうとすると、配縁が交差してしまりて実際に
はできないという欠点がるる、また、２つＯ分離した基
本セルを用いているので分離領域が余分な領域として必
要となル、集′！Ｒｒ！！１度を低下してしまう。
マスタースライスの別の方式として特開昭５４−９３３
７５ｒ雫導体果覆回路装置」が知られている。
７５ｒ雫導体果覆回路装置」が知られている。
こ０万式では配線の自由度が大きい利点を有するｔのの
％ニーデーはマスクを３枚作らなけｎばいけないと−う
欠点がる夕、３！Ｋま危、専用化するためＯａ造工程が
畏（なる欠点がるる。
％ニーデーはマスクを３枚作らなけｎばいけないと−う
欠点がる夕、３！Ｋま危、専用化するためＯａ造工程が
畏（なる欠点がるる。
本発明は上記欠点ｆ、除き、ＩｉＱ接する相補型ＭＩＳ
トランジスタのゲート１！極のうちの一部を電源を位に
接続してその両側を電気的に分離することＫより、従来
のマスタースライス方式では実現できなかったより果状
密度の高いマスタースライス方式の中導体呆積回絡装蓋
を提供するものでるる。
トランジスタのゲート１！極のうちの一部を電源を位に
接続してその両側を電気的に分離することＫより、従来
のマスタースライス方式では実現できなかったより果状
密度の高いマスタースライス方式の中導体呆積回絡装蓋
を提供するものでるる。
本発明の半導体集積回路は、そｎぞれＰチャンネルｈｉ
Ｏ５トランジスタとＮチャンネルＭＯＳトランジスタと
からなるα数１１の対を６対の間に分離領域を設けるこ
となく互いに′Ａ接する上記対について上記Ｐチャンネ
ルＭＯＳ ）ランゾスタおよび上記ＮチャンネルＭＯＳ
トランジスタがそれぞｎ相隣りて並ぶように配設し、上
記複数個の対のうちの所要個数の対を用いて論理機能を
有する機能素子を構成し、かつ上記機能票子に４接する
上記対の上記ＰチャンネルＭＯＳトランジスタおよび上
記ＮチャンネルＭＯ８）ランゾスメのｒ−）電極をそれ
ぞｎ正′ＩｊＬ源電位および負１１ｉ源電位に保持して
当６ｐチャンネルＭＯＳトランジスタおよびＮチャンネ
ルＭＯ８）ランジス／七し中ＩｆｒさせることＫよりて
上記機能素子を残余の部分から電気的に分離するように
している。
Ｏ５トランジスタとＮチャンネルＭＯＳトランジスタと
からなるα数１１の対を６対の間に分離領域を設けるこ
となく互いに′Ａ接する上記対について上記Ｐチャンネ
ルＭＯＳ ）ランゾスタおよび上記ＮチャンネルＭＯＳ
トランジスタがそれぞｎ相隣りて並ぶように配設し、上
記複数個の対のうちの所要個数の対を用いて論理機能を
有する機能素子を構成し、かつ上記機能票子に４接する
上記対の上記ＰチャンネルＭＯＳトランジスタおよび上
記ＮチャンネルＭＯ８）ランゾスメのｒ−）電極をそれ
ぞｎ正′ＩｊＬ源電位および負１１ｉ源電位に保持して
当６ｐチャンネルＭＯＳトランジスタおよびＮチャンネ
ルＭＯ８）ランジス／七し中ＩｆｒさせることＫよりて
上記機能素子を残余の部分から電気的に分離するように
している。
次に、本発明を爽施例により説明する。
第５図は本発明の半導体集積回路を構成する基本セルの
等価回路図である。
等価回路図である。
基本セルはソースまたはドレインを共有して連結する３
個のＰチャンネルＭＩＳトランジスタＴＲＩ 、 ＴＲ
２。
個のＰチャンネルＭＩＳトランジスタＴＲＩ 、 ＴＲ
２。
ＴＲ３と、ソースまたはドレインを共有して連結する３
イ固のＮチャンネルＭＩＳ トランジスタＴＲ４、ＴＲ
５、ＴＲ６と、ＰチャンネルＭｉｓ トランジスタの一
つのゲートとＮチャンネルＭＩＳトランジスタの一つの
ダートとを共通接続するｒ−）配線２０７と、埋込み配
線２０８と、第１の電源線ＶＤと第２のｔ原線Ｖ−とを
有す、残りの２対のトランジスタ（第５図ではＴＲＩと
ＴＲ４およびＴＲ２とＴＲ５）のダートは独立しており
必要があれば接続する。埋込み配線２０８は第１の電源
線ＶＤおよび１１ｇ２の電源線Ｖ、と交差する信号線を
配線するときに使用する。交差する信号線を配線しなけ
ればならないとき、この埋込み線２０８を用いると交差
する信号−を絶縁分離する必要がなく、製造が極めて容
易となる利点がある。
イ固のＮチャンネルＭＩＳ トランジスタＴＲ４、ＴＲ
５、ＴＲ６と、ＰチャンネルＭｉｓ トランジスタの一
つのゲートとＮチャンネルＭＩＳトランジスタの一つの
ダートとを共通接続するｒ−）配線２０７と、埋込み配
線２０８と、第１の電源線ＶＤと第２のｔ原線Ｖ−とを
有す、残りの２対のトランジスタ（第５図ではＴＲＩと
ＴＲ４およびＴＲ２とＴＲ５）のダートは独立しており
必要があれば接続する。埋込み配線２０８は第１の電源
線ＶＤおよび１１ｇ２の電源線Ｖ、と交差する信号線を
配線するときに使用する。交差する信号線を配線しなけ
ればならないとき、この埋込み線２０８を用いると交差
する信号−を絶縁分離する必要がなく、製造が極めて容
易となる利点がある。
第６図は第６図の基本セルの不純物導入領域パターンと
ｒ−）電極パターンのレイアウト図である。第６図では
第５図と同じ番号を付して対応させている。
ｒ−）電極パターンのレイアウト図である。第６図では
第５図と同じ番号を付して対応させている。
Ｎ型半導体基板に間隔を吐いて４個のＰ型領域２１〜２
４を設け、このＰ型領域をソースあるいはドレイン領域
として共有して連結する３個のＰチャンネルＭＩＪ ト
ランジスタＴＲＩ 、 ＴＲ２、ＴＲ３を設ける。４個
のＰ型領域２１〜２４の下を該ＰＷ領領域接触せずに通
るＰ型のｇ】の電源ｉ１ ＶＤを通す・ ３個厘列のＰチャンネルＭＩＳ トランジスタの隣シに
Ｐ型島状領域（Ｐウェル）を設け、その中に間隔を！い
て４個のＮ型領域２５〜２８を般け。
４を設け、このＰ型領域をソースあるいはドレイン領域
として共有して連結する３個のＰチャンネルＭＩＪ ト
ランジスタＴＲＩ 、 ＴＲ２、ＴＲ３を設ける。４個
のＰ型領域２１〜２４の下を該ＰＷ領領域接触せずに通
るＰ型のｇ】の電源ｉ１ ＶＤを通す・ ３個厘列のＰチャンネルＭＩＳ トランジスタの隣シに
Ｐ型島状領域（Ｐウェル）を設け、その中に間隔を！い
て４個のＮ型領域２５〜２８を般け。
このＮ型領域をソースあるいはドレイン領域として共有
して連結する３個のＮチャンネルＭＩＳ トランジスタ
ＴＲ４、ＴＲ５、ＴＲ６を設ける。Ｐ型島状領域と接触
せずにその下を通るＰ型のｇ２のｔ深緑ｖ１を設ける。
して連結する３個のＮチャンネルＭＩＳ トランジスタ
ＴＲ４、ＴＲ５、ＴＲ６を設ける。Ｐ型島状領域と接触
せずにその下を通るＰ型のｇ２のｔ深緑ｖ１を設ける。
＆状領域と第２の電源線とをＰＨ領領域短絡しておく。
３対のＰチャンネルおよびＮチャンネルのＭＩＳ＝トラ
ンジスタのうちの１対、例えばＴＲ３とＴＲ６とのダー
トを共通ダート線２０７でｆｉ！続し残りのトランジス
タのｒ−）は独立にする。またこれらのトランジスタの
横ＫＪＩ込み配！１２０ｇを設ける。
ンジスタのうちの１対、例えばＴＲ３とＴＲ６とのダー
トを共通ダート線２０７でｆｉ！続し残りのトランジス
タのｒ−）は独立にする。またこれらのトランジスタの
横ＫＪＩ込み配！１２０ｇを設ける。
ｒ−）［極、城込み配線はポリシリ；ンで形成すると絶
縁膜を被覆するのが容易で６る利点がある。
縁膜を被覆するのが容易で６る利点がある。
マスタースライスとして使用するときの配縁の容易性を
もたせるために、Ｐ型領域２１〜２４、Ｎ型領域２５〜
２８並びにｒ−）を極に図のようＫＨンｐクト用窓２０
１Ａ 〜２０１Ｄ、２０２Ａ 〜２０２０゜・・・２０
６Ａ〜２０６Ｅ、２０８Ａ、２０８Ｂを設ける。
もたせるために、Ｐ型領域２１〜２４、Ｎ型領域２５〜
２８並びにｒ−）を極に図のようＫＨンｐクト用窓２０
１Ａ 〜２０１Ｄ、２０２Ａ 〜２０２０゜・・・２０
６Ａ〜２０６Ｅ、２０８Ａ、２０８Ｂを設ける。
このようくして構成されるものを単位セルとしこの単位
セルを半尋体基板内に少くとも−り含むようにする。か
かる半導体集積回路をマスタースライスとして便用する
と極めて容易に配線できるようになシ、かつ従来のマス
タースライスでＦｉ実現できなかつ九か、あるいは笑埃
できるとしても極めて襠雑な工程を要した電子回路が極
めて容易にかつ高集積密度で実現できる。こｔ′Ｌｔ−
次に伐倒しよう。
セルを半尋体基板内に少くとも−り含むようにする。か
かる半導体集積回路をマスタースライスとして便用する
と極めて容易に配線できるようになシ、かつ従来のマス
タースライスでＦｉ実現できなかつ九か、あるいは笑埃
できるとしても極めて襠雑な工程を要した電子回路が極
めて容易にかつ高集積密度で実現できる。こｔ′Ｌｔ−
次に伐倒しよう。
第７図は従来のダイナミック・シフトレジスタの回路図
である。
である。
データ入力信号りを配縁３００からクロック入力信号Φ
が１１の時トランスファーｒ−）を介してｆｆ１Ｈ３０
７に胱込み、クロック入力信号Φが一″Ｏ’になると配
線３０７に付く寄生容量に読込んだ↑イ報が蓄えられる
。配線３１４には配線３０７の電圧がインバーターで反
転され九情報が伝搬し、クロック入力信号Φ（クロック
入力信号Φの反転信号）が＠１’ Ｋなると、すなわち
クロック入力信号Φが＠０１になると端子３１４の情報
は配縁３２１へ伝搬する。配線３２１の反転された情報
が配線３２８に伝搬する。データ入力信号りが２回反転
されて元と同じ極性の情報が配線３２８に現われる。こ
の回路を第２図の基本セルを用いて構成することはＡＬ
パターンが交差して実親するのは不可能でろる。たとえ
できたとしても、トランスファーダートとインバーター
は別々の基本セル＃Ｃ形成されるので、多くの基本セル
を必張としていた。しかしながら、第６図に示した基本
セルを用いて、基本セル内でｂ数の６１城に℃気的に分
離すると容易にしかも高集積密度で実現できる。
が１１の時トランスファーｒ−）を介してｆｆ１Ｈ３０
７に胱込み、クロック入力信号Φが一″Ｏ’になると配
線３０７に付く寄生容量に読込んだ↑イ報が蓄えられる
。配線３１４には配線３０７の電圧がインバーターで反
転され九情報が伝搬し、クロック入力信号Φ（クロック
入力信号Φの反転信号）が＠１’ Ｋなると、すなわち
クロック入力信号Φが＠０１になると端子３１４の情報
は配縁３２１へ伝搬する。配線３２１の反転された情報
が配線３２８に伝搬する。データ入力信号りが２回反転
されて元と同じ極性の情報が配線３２８に現われる。こ
の回路を第２図の基本セルを用いて構成することはＡＬ
パターンが交差して実親するのは不可能でろる。たとえ
できたとしても、トランスファーダートとインバーター
は別々の基本セル＃Ｃ形成されるので、多くの基本セル
を必張としていた。しかしながら、第６図に示した基本
セルを用いて、基本セル内でｂ数の６１城に℃気的に分
離すると容易にしかも高集積密度で実現できる。
以下、？：な
第８図は第７図く示したダイナミック・シフトレジスタ
を第６図に示した基本セルを用いて実現したときのレイ
アウト図で、第８図に示した番号は第７図に示した番号
と対応させである。、また、太い実線はニーデーがＡＡ
配線を行って接続する箇所を示す、埋込み配９２０８は
この場合使用していない。
を第６図に示した基本セルを用いて実現したときのレイ
アウト図で、第８図に示した番号は第７図に示した番号
と対応させである。、また、太い実線はニーデーがＡＡ
配線を行って接続する箇所を示す、埋込み配９２０８は
この場合使用していない。
ソース（ドレイン）領域３０１と３０４ 、３０３と３
０５，３１５と３１８および３１６と３１９とをそれぞ
れ接続し、ダート電極３０６と３１７をクロック配線Φ
に接続し、デート電極３０２と３２０をクロック配線Φ
に接続して２つのトランスファーゲートを形成している
。ソース（ドレイン）領域３０８，３２２を電源配−ｖ
０に接続し、ソース（ドレイン）領域３０９と３１１を
出力配線３１４で接続し、ソース（ドレイン）領域３２
３と３２５を出力量＠３２８で接続し、ソース（ドレイ
ン）領域３１２と３２６を接地配ｄ ＧＮＤに接続して
、２つのインバーターを形成している。これらトランス
ファーｒ−トを構成するトランジスタとインバーターを
構成するトランジスタとは、Ｐ型のソース（ドレイン）
ａ域３０３と３０８との間のダート電極３３１とＰ型の
ソース（ドレイン）領域３１６と３２２との間のｒ−）
電極３３３とを電源配４ｖ□に接続するとともに、Ｎ型
のソース（ドレイン）領域３０５と３１２との間のダー
ト１を極３３２とＮ型のソース（ドレイン）＠域３１９
と３２６との間のｒ−）’ｌｔ極３３４とを接地配線Ｇ
ＮＤに接続することによって分離されて層ル、スナわち
、ｒ−）を極３３１と３３３ｒｉＰチャンネル型ＭＯ８
）う・ンジスタ用のゲート電ヅであり、電源電圧ＶＤ、
を与えることにより遮断状暢となり、この両側のトラン
ジスタが分離される。同様にｒ−）電極３３２と３３４
はＮチャンネル型ＭＯＳトランジスタ用のｒ−ト電極で
あり、接地電圧ＧＮＤを与えることにより遮断状態とな
り、この両側のトランジスタが分離される。このように
、同じ基本セル内の隣接するトランジスタであっても′
這気的に分離でき、同一セル内に複数の回路を形成でき
る。
０５，３１５と３１８および３１６と３１９とをそれぞ
れ接続し、ダート電極３０６と３１７をクロック配線Φ
に接続し、デート電極３０２と３２０をクロック配線Φ
に接続して２つのトランスファーゲートを形成している
。ソース（ドレイン）領域３０８，３２２を電源配−ｖ
０に接続し、ソース（ドレイン）領域３０９と３１１を
出力配線３１４で接続し、ソース（ドレイン）領域３２
３と３２５を出力量＠３２８で接続し、ソース（ドレイ
ン）領域３１２と３２６を接地配ｄ ＧＮＤに接続して
、２つのインバーターを形成している。これらトランス
ファーｒ−トを構成するトランジスタとインバーターを
構成するトランジスタとは、Ｐ型のソース（ドレイン）
ａ域３０３と３０８との間のダート電極３３１とＰ型の
ソース（ドレイン）領域３１６と３２２との間のｒ−）
電極３３３とを電源配４ｖ□に接続するとともに、Ｎ型
のソース（ドレイン）領域３０５と３１２との間のダー
ト１を極３３２とＮ型のソース（ドレイン）＠域３１９
と３２６との間のｒ−）’ｌｔ極３３４とを接地配線Ｇ
ＮＤに接続することによって分離されて層ル、スナわち
、ｒ−）を極３３１と３３３ｒｉＰチャンネル型ＭＯ８
）う・ンジスタ用のゲート電ヅであり、電源電圧ＶＤ、
を与えることにより遮断状暢となり、この両側のトラン
ジスタが分離される。同様にｒ−）電極３３２と３３４
はＮチャンネル型ＭＯＳトランジスタ用のｒ−ト電極で
あり、接地電圧ＧＮＤを与えることにより遮断状態とな
り、この両側のトランジスタが分離される。このように
、同じ基本セル内の隣接するトランジスタであっても′
這気的に分離でき、同一セル内に複数の回路を形成でき
る。
このように、従来の基本セルでは実現不可能であったダ
イナミック・シフトレジスタの製造が本発明の基本セル
を用いれば６対のトランジスタで５４現町牝となる。
イナミック・シフトレジスタの製造が本発明の基本セル
を用いれば６対のトランジスタで５４現町牝となる。
本発明の基本セルは従来の基本セルで５）！埃可能であ
った回路を半熱実現できる。
った回路を半熱実現できる。
本賛明の基太セルｔ１３対のトランジスタで構成される
のでコ／ピ為−夕による自動自己線が極めて容易Ｖこな
る。
のでコ／ピ為−夕による自動自己線が極めて容易Ｖこな
る。
以上詳繍に説明したように、本発明によれば、従来の基
本セルでは実現できなかった回路の構成も可能となり、
容易に集積密度のＳ妬いマスタースライス方式の半導体
集積回路装！りが得られるのでその効果は大きい。
本セルでは実現できなかった回路の構成も可能となり、
容易に集積密度のＳ妬いマスタースライス方式の半導体
集積回路装！りが得られるのでその効果は大きい。
ｍ１図は従来のマスタースライス用基本セルの一例の等
価回路図、第２図は第１図に示した基本セルを半導体基
板に実現するときの不純物導入領域パターンとｒ−ト電
極ノ々ターンのレイアウト図、第３図ｔａｌＦｉ３人力
ＮＯＲ回路の回路図、第３図（ｂ）は２人力ＮＯＲ回路
の回路図、第４図はＮ＜２図に示す基本セルを用いて４
４ｆｆしたＮＯＲＩＰ！回路のレイアウト図、第５図は
本発明の半導体集積回路を構成する基本セルの等価回路
図、第６図Ｆｉ４５図の基本セルの不純物尋人領域パタ
ーンとダート電極／ダターンのレイアウト図、第７図は
従来のダイナミック・シフトレジスタの回路図、第８図
は第７図に示したダイナミック・シフトレジスタを第６
図に示した基本セルを用いて１ｔｊｌしたときのレイア
ウト図である。 １．２，３，４．５・・・ＰチャンネルＭＩＳ トラン
ジスタ、６．７．ｉ９．１０−Ｎチャ／ネＡ／ ＭＩＳ
） ランジスタ、ＩＡ、２Ａ、３Ａ、４人、５Ａ・・
・Ｐチャンネル型トランジスタのダート１ｌｉＥ極、Ｉ
Ｂ、２Ｂ、３Ｂ。 ４Ｂ、５Ｂ・・・ＰチャンネルＭＩＳ トランジスタの
ソースまたはドレイン、６Ａ、フＡ、８Ａ、９Ａ、１０
Ａ・・・ＮチャンネルＭＩＳ トランジスタのｒ−ト”
Ｉ！極、６Ｂ、７Ｂ、８Ｂ、９８．１０Ｂ・・・Ｎチャ
ンネルＭＩＳトランジスタのｒ−）電極、２１〜２４・
・・Ｐ型領域、２５〜２８・−Ｎ型領域、２０７・・・
ダート配”線、２０゛８・・・埋込み配線、 ＴＲ４〜
τＲ６・・・ＰチャンネルＭＩＳトランジスタ、ＴＲ４
〜τＲ６・・・ＮチャンネルＭＩ８ トランジスタ、Ｖ
Ｄ・・・第１の電ａｆｆ！、ｖ−・・・第２の電源線・ ； 代理人 弁理士 内 原 晋 第１図 １！； 第２図 第３図 第４図 第５図 ｊ８６ 囚 第７図 第８図
価回路図、第２図は第１図に示した基本セルを半導体基
板に実現するときの不純物導入領域パターンとｒ−ト電
極ノ々ターンのレイアウト図、第３図ｔａｌＦｉ３人力
ＮＯＲ回路の回路図、第３図（ｂ）は２人力ＮＯＲ回路
の回路図、第４図はＮ＜２図に示す基本セルを用いて４
４ｆｆしたＮＯＲＩＰ！回路のレイアウト図、第５図は
本発明の半導体集積回路を構成する基本セルの等価回路
図、第６図Ｆｉ４５図の基本セルの不純物尋人領域パタ
ーンとダート電極／ダターンのレイアウト図、第７図は
従来のダイナミック・シフトレジスタの回路図、第８図
は第７図に示したダイナミック・シフトレジスタを第６
図に示した基本セルを用いて１ｔｊｌしたときのレイア
ウト図である。 １．２，３，４．５・・・ＰチャンネルＭＩＳ トラン
ジスタ、６．７．ｉ９．１０−Ｎチャ／ネＡ／ ＭＩＳ
） ランジスタ、ＩＡ、２Ａ、３Ａ、４人、５Ａ・・
・Ｐチャンネル型トランジスタのダート１ｌｉＥ極、Ｉ
Ｂ、２Ｂ、３Ｂ。 ４Ｂ、５Ｂ・・・ＰチャンネルＭＩＳ トランジスタの
ソースまたはドレイン、６Ａ、フＡ、８Ａ、９Ａ、１０
Ａ・・・ＮチャンネルＭＩＳ トランジスタのｒ−ト”
Ｉ！極、６Ｂ、７Ｂ、８Ｂ、９８．１０Ｂ・・・Ｎチャ
ンネルＭＩＳトランジスタのｒ−）電極、２１〜２４・
・・Ｐ型領域、２５〜２８・−Ｎ型領域、２０７・・・
ダート配”線、２０゛８・・・埋込み配線、 ＴＲ４〜
τＲ６・・・ＰチャンネルＭＩＳトランジスタ、ＴＲ４
〜τＲ６・・・ＮチャンネルＭＩ８ トランジスタ、Ｖ
Ｄ・・・第１の電ａｆｆ！、ｖ−・・・第２の電源線・ ； 代理人 弁理士 内 原 晋 第１図 １！； 第２図 第３図 第４図 第５図 ｊ８６ 囚 第７図 第８図
Claims (1)
- 【特許請求の範囲】 １）それぞれＰチャンネルＭＯＳトランジスタとＮチャ
ンネルＭＯＳトランジスタとからなる複数個の対を各対
の間に分離領域を設けることなく互いに隣接する上記対
について上記ＰチャンネルＭＯＳトランジスタおよび上
記ＮチャンネルＭＯＳトランジスタがそれぞれ相隣って
並ぶように配設し、上記複数個の対のうちの所要個数の
対を用いて論理機能を有する機能素子を構成し、かつ上
記機能素子に隣接する上記対の上記ＰチャンネルＭＯＳ
トランジスタおよび上記ＮチャンネルＭＯＳトランジス
タのゲート電極をそれぞれ正電源電位および負電源電位
に保持して当該ＰチャンネルＭＯＳトランジスタおよび
ＮチャンネルＭＯＳトランジスタをしゃ断させることに
よって上記機能素子を残余の部分から電気的に分離する
ようにしたことを特徴とする半導体集積回路装置。 ２）前記機能素子は所定の回路を構成するＰチャンネル
ＭＯＳトランジスタおよびＮチャンネルＭＯＳトランジ
スタであることを特徴とする特許請求の範囲第１項記載
の半導体集積回路装置。 ３）前記ＰチャンネルＭＯＳトランジスタとＮチャンネ
ルＭＯＳトランジスタとからなる複数個の対は基本セル
内に形成されていることを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63099777A JPS63296240A (ja) | 1988-04-22 | 1988-04-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63099777A JPS63296240A (ja) | 1988-04-22 | 1988-04-22 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55121526A Division JPS5745948A (en) | 1980-09-02 | 1980-09-02 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63296240A true JPS63296240A (ja) | 1988-12-02 |
Family
ID=14256381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63099777A Pending JPS63296240A (ja) | 1988-04-22 | 1988-04-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63296240A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016208047A (ja) * | 2008-03-13 | 2016-12-08 | テラ イノヴェイションズ インコーポレイテッド | 制限付きゲートレベルレイアウトアーキテクチャにおける交差結合トランジスタレイアウト |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582449A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Cell of master slice semiconductor integrated circuit |
-
1988
- 1988-04-22 JP JP63099777A patent/JPS63296240A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582449A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Cell of master slice semiconductor integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016208047A (ja) * | 2008-03-13 | 2016-12-08 | テラ イノヴェイションズ インコーポレイテッド | 制限付きゲートレベルレイアウトアーキテクチャにおける交差結合トランジスタレイアウト |
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