JPS5877065U - 集積回路装置 - Google Patents

集積回路装置

Info

Publication number
JPS5877065U
JPS5877065U JP17183181U JP17183181U JPS5877065U JP S5877065 U JPS5877065 U JP S5877065U JP 17183181 U JP17183181 U JP 17183181U JP 17183181 U JP17183181 U JP 17183181U JP S5877065 U JPS5877065 U JP S5877065U
Authority
JP
Japan
Prior art keywords
conductivity type
contact holes
mos transistor
gate
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP17183181U
Other languages
English (en)
Other versions
JPS6350850Y2 (ja
Inventor
藤木　國光
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP17183181U priority Critical patent/JPS5877065U/ja
Publication of JPS5877065U publication Critical patent/JPS5877065U/ja
Application granted granted Critical
Publication of JPS6350850Y2 publication Critical patent/JPS6350850Y2/ja
Granted legal-status Critical Current

Links

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のＣＭＯ３型マスダマスタースライスの平
面図、第２図は第１図の等価配置図、第３図ａはダイナ
ミック・フリップフロップ回路の回路図、第３図すは第
２図に示すマスタースライスを用いて第３図ａの回路を
実現したときのレイアウト図、第４図は本考案の一実施
例の平面図、−第５図は第４図の等価配置図、第６図は
本考案の一実施例を用いて第３図ａに示した回路を実現
したときのレイアウト図である。 １・・・・・・ｎ型シリコン基板、２・・・・・・ｐウ
ェル、３ａ、　　３ｂ、　　３ｂ’・・・・・・ゲート
・ポリシリコン層、３Ｃ・・・・・・フィードスルー・
ポリシリコン層、４−・・・・・ｎ＋ソース・ドレイン
層、５・・・・・・ｐ子基板電圧印加用コンタクト層、
６＝ｐ＋ソース・ドレイン層、７・・・・・・ｎ子基板
電圧印加用コンタクト層、８・・・・・・コンタクト穴
、９・・・・・・アルミニウム導電膜、１０・・・・・
・薄いゲート酸化膜、１１・・・・・・Ｙ格子。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第１導電型半導体基板に一定間隔で平行に設けられた三
    つの第２導電型領域をソース及びドレイン領域とする直
    列接続された２個の第２導電型ＭＯ３トランジスタと、
    前記ＭＯＳトランジスタの隣に設けられた第２導電型ウ
    エル内に一定間隔で平行に設けられた三つの第１導電型
    領域をソース及びドレイン領域とする直列接続された２
    個の第１導電型ＭＯＳトランジスタとを含む集積回路装
    置において、前記第１導電型ＭＯ３トランジスタの一つ
    のゲートと前記第２導電型ＭＯ３）ランジスタの１つの
    ゲートを構成するゲート・ポリシリコン層が接続されて
    ２個のコンタクト穴で終端された共通のゲート・ポリシ
    リコン層をなし、前記第１導電型ＭＯＳトランジスタと
    第２導電型ＭＯＳトランジスタの各々の残りの他方のゲ
    ートはそれぞれ独立のゲートポリシリコン層をなしてそ
    れぞれ２個のコンタクト穴で終端しかつ該それぞれ２個
    のコンタクト穴の一方のコンタクト穴は同−Ｙ格子上に
    あり他方のコンタクト穴はそれぞれ前記共通のゲート・
    ポリシリコン層のコンタクト穴と同−Ｙ格子上にあるこ
    とを特徴とする集積回路装置。
JP17183181U 1981-11-18 1981-11-18 集積回路装置 Granted JPS5877065U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP17183181U JPS5877065U (ja) 1981-11-18 1981-11-18 集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17183181U JPS5877065U (ja) 1981-11-18 1981-11-18 集積回路装置

Publications (2)

Publication Number Publication Date
JPS5877065U true JPS5877065U (ja) 1983-05-24
JPS6350850Y2 JPS6350850Y2 (ja) 1988-12-27

Family

ID=29963740

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17183181U Granted JPS5877065U (ja) 1981-11-18 1981-11-18 集積回路装置

Country Status (1)

Country Link
JP (1) JPS5877065U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015057856A (ja) * 2008-03-13 2015-03-26 テラ イノヴェイションズ インコーポレイテッド 制限付きゲートレベルレイアウトアーキテクチャにおける交差結合トランジスタレイアウト

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015057856A (ja) * 2008-03-13 2015-03-26 テラ イノヴェイションズ インコーポレイテッド 制限付きゲートレベルレイアウトアーキテクチャにおける交差結合トランジスタレイアウト

Also Published As

Publication number Publication date
JPS6350850Y2 (ja) 1988-12-27

Similar Documents

Publication Publication Date Title
JPS5936262U (ja) 半導体メモリ素子
JPS591199U (ja) 半導体メモリ素子
JPS5877065U (ja) 集積回路装置
JPS618969A (ja) 半導体集積回路装置
JPS63132453U (ja)
JPS60166158U (ja) メモリーセル
JPS5834949B2 (ja) 半導体メモリ装置
JPS6142863U (ja) Ｍｏｓ半導体装置
JPS60942U (ja) 半導体装置
JPS59119045U (ja) 高出力高周波トランジスタ
JPH0527996B2 (ja)
JP2585708Y2 (ja) 半導体メモリ
JPS6142860U (ja) 相補型ｍｏｓ半導体装置
JPH02146849U (ja)
JPH0241456U (ja)
JPS5951392U (ja) 表示装置
JPS6457647U (ja)
JPS59164254U (ja) 絶縁ゲ−ト型電界効果トランジスタ
JPS60149149U (ja) Ｃｍｏｓ集積回路
JPS6085846U (ja) 半導体集積回路装置
JPS60166156U (ja) 相補型ｍｏｓ集積回路装置
JPS58180646U (ja) 電界効果トランジスタ
JPS5999460U (ja) 電荷転送装置
JPS5926265U (ja) 半導体装置
JPS6018558U (ja) 薄膜トランジスタ素子