JPS5877065U - 集積回路装置 - Google Patents

集積回路装置

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Publication number
JPS5877065U
JPS5877065U JP17183181U JP17183181U JPS5877065U JP S5877065 U JPS5877065 U JP S5877065U JP 17183181 U JP17183181 U JP 17183181U JP 17183181 U JP17183181 U JP 17183181U JP S5877065 U JPS5877065 U JP S5877065U
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JP
Japan
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conductivity type
contact holes
mos transistor
gate
integrated circuit
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JP17183181U
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JPS6350850Y2 (ja
Inventor
藤木　國光
Original Assignee
日本電気株式会社
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のＣＭＯ３型マスダマスタースライスの平
面図、第２図は第１図の等価配置図、第３図ａはダイナ
ミック・フリップフロップ回路の回路図、第３図すは第
２図に示すマスタースライスを用いて第３図ａの回路を
実現したときのレイアウト図、第４図は本考案の一実施
例の平面図、−第５図は第４図の等価配置図、第６図は
本考案の一実施例を用いて第３図ａに示した回路を実現
したときのレイアウト図である。 １・・・・・・ｎ型シリコン基板、２・・・・・・ｐウ
ェル、３ａ、　　３ｂ、　　３ｂ’・・・・・・ゲート
・ポリシリコン層、３Ｃ・・・・・・フィードスルー・
ポリシリコン層、４−・・・・・ｎ＋ソース・ドレイン
層、５・・・・・・ｐ子基板電圧印加用コンタクト層、
６＝ｐ＋ソース・ドレイン層、７・・・・・・ｎ子基板
電圧印加用コンタクト層、８・・・・・・コンタクト穴
、９・・・・・・アルミニウム導電膜、１０・・・・・
・薄いゲート酸化膜、１１・・・・・・Ｙ格子。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第１導電型半導体基板に一定間隔で平行に設けられた三
    つの第２導電型領域をソース及びドレイン領域とする直
    列接続された２個の第２導電型ＭＯ３トランジスタと、
    前記ＭＯＳトランジスタの隣に設けられた第２導電型ウ
    エル内に一定間隔で平行に設けられた三つの第１導電型
    領域をソース及びドレイン領域とする直列接続された２
    個の第１導電型ＭＯＳトランジスタとを含む集積回路装
    置において、前記第１導電型ＭＯ３トランジスタの一つ
    のゲートと前記第２導電型ＭＯ３）ランジスタの１つの
    ゲートを構成するゲート・ポリシリコン層が接続されて
    ２個のコンタクト穴で終端された共通のゲート・ポリシ
    リコン層をなし、前記第１導電型ＭＯＳトランジスタと
    第２導電型ＭＯＳトランジスタの各々の残りの他方のゲ
    ートはそれぞれ独立のゲートポリシリコン層をなしてそ
    れぞれ２個のコンタクト穴で終端しかつ該それぞれ２個
    のコンタクト穴の一方のコンタクト穴は同−Ｙ格子上に
    あり他方のコンタクト穴はそれぞれ前記共通のゲート・
    ポリシリコン層のコンタクト穴と同−Ｙ格子上にあるこ
    とを特徴とする集積回路装置。
JP17183181U 1981-11-18 1981-11-18 集積回路装置 Granted JPS5877065U (ja)

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JP17183181U JPS5877065U (ja) 1981-11-18 1981-11-18 集積回路装置

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JP17183181U JPS5877065U (ja) 1981-11-18 1981-11-18 集積回路装置

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Publication Number Publication Date
JPS5877065U true JPS5877065U (ja) 1983-05-24
JPS6350850Y2 JPS6350850Y2 (ja) 1988-12-27

Family

ID=29963740

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JP17183181U Granted JPS5877065U (ja) 1981-11-18 1981-11-18 集積回路装置

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JP (1) JPS5877065U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015057856A (ja) * 2008-03-13 2015-03-26 テラ イノヴェイションズ インコーポレイテッド 制限付きゲートレベルレイアウトアーキテクチャにおける交差結合トランジスタレイアウト

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* Cited by examiner, † Cited by third party
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JP2015057856A (ja) * 2008-03-13 2015-03-26 テラ イノヴェイションズ インコーポレイテッド 制限付きゲートレベルレイアウトアーキテクチャにおける交差結合トランジスタレイアウト

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Publication number Publication date
JPS6350850Y2 (ja) 1988-12-27

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