JPS5926265U - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS5926265U
JPS5926265U JP12107582U JP12107582U JPS5926265U JP S5926265 U JPS5926265 U JP S5926265U JP 12107582 U JP12107582 U JP 12107582U JP 12107582 U JP12107582 U JP 12107582U JP S5926265 U JPS5926265 U JP S5926265U
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JP
Japan
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semiconductor device
insulating film
mos
utility
model registration
Prior art date
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Pending
Application number
JP12107582U
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English (en)
Inventor
篤雄 渡辺
池田　隆英
佃　清
充 平尾
宣明 宮川
Original Assignee
株式会社日立製作所
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Publication date
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Pending legal-status Critical Current

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  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図ａ、　ｂは従来のＢ１ＣＭＯＳプロセスの断面図
、第２図ａ、　ｂは、従来のＢ１ＣＭＯＳプロセスのバ
イポーラ素子部の断面図、第３図ａ、　　ｂ。 Ｃは、従来のバイポーラ素子のエミッタ形成法の断面図
、第４図ａ、　　ｂは従来のポリシリコンエミッタ用い
たバイポーラ素子の断面図、第５図は、第３図Ｂ１ＣＭ
ＯＳプロセスに適用した場合の断面図、第６図ａ、　　
ｂ、　　ｃ、　ｄ、　　ｅは、本考案の実施例の断面図
、第７図は、第６図のエミッタ部分の拡大図、第８図ａ
、　　ｂ、　　ｃ、　　ｄは本考案の他の実施例の断面
図である。

Claims (1)

  1. 【実用新案登録請求の範囲】 １　シリコンゲートを備えたＭＯＳ）ランジスタおよび
    バイポーラトランジスタを同一基板上に配置した半導体
    装置において、前記バイポーラトランジスタのエミツタ
    層が露出している表面に、絶縁膜を介してポリシリコン
    層を前記エミツタ層の露出する領域より大きく、かつ１
    ．その領域の周辺のみを取り囲むように設置したことを
    特徴とする半導体装置。 ２　実用新案登録請求の範囲第１項において、前記ポリ
    シリコン層の上にさらに絶縁膜を設け、その絶縁膜に設
    けたエミッタ電極取出し用のコンタクト窓を前記ポリシ
    リコン領域内に設けたことを特徴とする半導体装置。
JP12107582U 1982-08-11 1982-08-11 半導体装置 Pending JPS5926265U (ja)

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JP12107582U JPS5926265U (ja) 1982-08-11 1982-08-11 半導体装置

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JPS5926265U true JPS5926265U (ja) 1984-02-18

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