JPS6142860U - 相補型mos半導体装置 - Google Patents

相補型mos半導体装置

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JPS6142860U
JPS6142860U JP12742784U JP12742784U JPS6142860U JP S6142860 U JPS6142860 U JP S6142860U JP 12742784 U JP12742784 U JP 12742784U JP 12742784 U JP12742784 U JP 12742784U JP S6142860 U JPS6142860 U JP S6142860U
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JP
Japan
Prior art keywords
semiconductor device
oxide film
source
region
gate oxide
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Pending
Application number
JP12742784U
Other languages
English (en)
Inventor
宏之 大薮
武 鯨井
Original Assignee
三洋電機株式会社
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Publication date
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Publication of JPS6142860U publication Critical patent/JPS6142860U/ja
Pending legal-status Critical Current

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  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第j図は従来の相補型MOS半導体装置を説明する断面
図、第2図は本考案の相補型MOS半導体装置を説明す
る断面図である。 主な図番の説明、31は半導体基板、32はウエル領域
、33はPチャンネル型の第IMOS半i体装置、34
はNチャンネル型の第2MOS半導体装置、49.50
は基板31およびウエル領域32のフィールド領域、5
1は第1フィールド酸化膜、52は導電層、53は第2
フィールド酸化膜、55は第1接続電極、57は第2接
続電極である。

Claims (1)

    【実用新案登録請求の範囲】
  1. 一導電型の半導体基板と、該基板表面に離間して設けた
    逆導電型の第1ソースおよび第1ドレイン領域と該第1
    ソースおよび第1ドレイン領域間の第1チャンネル領域
    上に設けたゲート酸化膜と該ゲート酸化膜上に設けた第
    1ゲート電極より成る第IMOS半導体装置と、前記木
    板表面に設けた逆導電型のウエル領域と該ウエル領域表
    面に離間して設けた一導電型の第2ソースおよび第2ド
    レイン領域と該第2ソースおよび第2ドレイン領域間の
    第2チャンネル領域上に設けたゲート酸化膜と該ゲート
    酸化膜上に設けた第2ゲート電極より成る前記第IMO
    s半導体装置と導電チャンネルを異にする第2MOS半
    導体装置とを具備する相補型MOS半導体装置に於いて
    、前記基板およびウエル領域上のフィールド酸化膜上に
    ポリシリコンより成る導電層を設けることを特徴とする
    相補型MOS半導体装置。
JP12742784U 1984-08-22 1984-08-22 相補型mos半導体装置 Pending JPS6142860U (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04264753A (ja) * 1991-02-19 1992-09-21 Nec Corp 半導体装置の製造方法

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