JP2018067726A - 制限付きゲートレベルレイアウトアーキテクチャにおける交差結合トランジスタレイアウト - Google Patents

Abstract

【課題】制限付きゲートレベルレイアウトアーキテクチャにおける交差結合トランジスタのレイアウト技術を提供する。【解決手段】第１のＰチャンネルトランジスタ、第１のＮチャンネルトランジスタ、第２のＰチャンネルトランジスタ、及び第２のＮチャンネルトランジスタの各々は、共通ノードに電気的に接続されたそれぞれの拡散端子を有する。第１、第２、第３、及び第４のゲート電極の各々は、平行に配向されたいくつかのゲート電極トラックのうちのいずれかに沿って、そのゲート電極トラックに隣接するゲート電極トラックに関連付けられたいずれのゲートレベル特徴部レイアウトチャンネル内に形成されたゲートレベル特徴部とも物理的に接触することなく延びるように形成される。【選択図】図４

Description

本発明は、制限付きゲートレベルレイアウトアーキテクチャにおける交差結合トランジスタのレイアウトに関する。

より高い性能及びより小さいダイへの高い要求を背景に、半導体産業は、回路チップ面積を２年毎にほぼ５０％だけ縮小させている。チップ面積の縮小は、新しい技術へと移行するのに経済的な恩典をもたらす。５０％のチップ面積の縮小は、特徴部のサイズ（feature sizes）を２５％と３０％の間で縮小することによって達成される。特徴部サイズ（feature sizes）の縮小は、製造機器及び材料における改善によって可能になる。例えば、リソグラフィ工程における改善は、より小さい特徴部サイズを得ることを可能にし、その一方で化学機械研磨（ＣＭＰ）における改善は、より多数の相互接続層を一部可能にした。

リソグラフィの発展において、最小特徴部サイズが、特徴部形状（feature shapes）を露光するのに用いられる光源の波長に近づく時に、隣接する特徴部の間で意図しない相互作用が発生した。今日、最小特徴部サイズは、４５ｎｍ（ナノメートル）に近づいており、その一方でフォトリソグラフィ工程に用いられる光源の波長は１９３ｎｍのままに留まっている。最小特徴部サイズとフォトリソグラフィ工程に用いられる光の波長の間の差は、リソグラフィギャップとして定められる。リソグラフィギャップが増長すると、リソグラフィ工程の解像機能は低下する。

マスク上の各形状が光と相互作用すると、干渉パターンが発生する。隣接する形状からの干渉パターンは、建設的干渉又は破壊的干渉を発生させる可能性がある。建設的干渉の場合には、望ましくない形状が不用意に達成される可能性がある。破壊的干渉の場合には、望ましい形状が不用意に除去される可能性がある。いずれの場合にも、特定の形状が、目標とするものとは異なる方式で印刷され、場合によってはデバイス障害を引き起こす。
光学近接効果補正（ＯＰＣ）のような補正法は、隣接する形状からの影響を予測し、印刷される形状が望み通りに製作されるようにマスクを修正することを試る。光相互作用予測の質は、工程の幾何学形状が縮小すると、更に、光相互作用が複雑になると低下する。

以上の考察から、技術が半導体素子のより小さい特徴部サイズへと邁進し続ける中で、リソグラフィギャップを管理するための解決法が必要である。

一実施形態では、半導体チップ内の交差結合（cross-coupled）トランジスタ構成を開示する。交差結合トランジスタ構成は、チップのゲートレベル内に形成された第１のゲート電極を有する第１のＰチャンネルトランジスタを含む。同様に、交差結合トランジスタ構成は、チップのゲートレベル内に形成された第２のゲート電極を有する第１のＮチャンネルトランジスタを含む。第１のＮチャンネルトランジスタの第２のゲート電極は、第１のＰチャンネルトランジスタの第１のゲート電極に電気的に接続される。更に、交差結合トランジスタ構成は、チップのゲートレベル内に形成された第３のゲート電極を有する第２のＰチャンネルトランジスタを含む。同様に、交差結合トランジスタ構成は、チップのゲートレベル内に形成された第４のゲート電極を有する第２のＮチャンネルトランジスタを含む。第２のＮチャンネルトランジスタの第４のゲート電極は、第２のＰチャンネルトランジスタの第３のゲート電極に電気的に接続される。第１のＰチャンネルトランジスタ、第１のＮチャンネルトランジスタ、第２のＰチャンネルトランジスタ、及び第２のＮチャンネルトランジスタの各々は、共通ノードに電気的に接続されたそれぞれの拡散端子を有する。また、第１、第２、第３、及び第４のゲート電極の各々は、ゲートレベル特徴部（gate level feature）レイアウトチャンネル内に形成されたそれぞれのゲートレベル特徴部の一部分に対応する。各ゲートレベル特徴部は、そのゲートレベル特徴部レイアウトチャンネル内で、隣接するゲートレベル特徴部レイアウトチャンネル内に形成された別のゲートレベル特徴部と物理的に接触することなく形成される。

一実施形態では、交差結合トランジスタレイアウトを開示する。交差結合トランジスタレイアウトは、チップのゲートレベル内に形成された第１のゲート電極を有する第１のＰチャンネルトランジスタを含む。同様に、交差結合トランジスタレイアウトは、チップのゲートレベル内に形成された第２のゲート電極を有する第１のＮチャンネルトランジスタを含む。第１のＮチャンネルトランジスタの第２のゲート電極は、第１のＰチャンネルトランジスタの第１のゲート電極に電気的に接続される。更に、交差結合トランジスタレイアウトは、チップのゲートレベル内に形成された第３のゲート電極を有する第２のＰチャンネルトランジスタを含む。同様に、交差結合トランジスタレイアウトは、チップのゲートレベル内に形成された第４のゲート電極を有する第２のＮチャンネルトランジスタを含む。第２のＮチャンネルトランジスタの第４のゲート電極は、第２のＰチャンネルトランジスタの第３のゲート電極に電気的に接続される。第１のＰチャンネルトランジスタ、第１のＮチャンネルトランジスタ、第２のＰチャンネルトランジスタ、及び第２のＮチャンネルトランジスタの各々は、共通ノードに電気的に接続されたそれぞれの拡散端子を有する。また、第１、第２、第３、及び第４のゲート電極の各々は、ゲートレベル特徴部レイアウトチャンネル内に形成されたそれぞれのゲートレベル特徴部の一部分に対応する。各ゲートレベル特徴部は、そのゲートレベル特徴部レイアウトチャンネル内で、隣接するゲートレベル特徴部レイアウトチャンネル内に形成された別のゲートレベル特徴部と物理的に接触することなく形成される。

別の実施形態では、半導体チップを開示する。チップは、対応するゲート電極によって形成される第１のＰチャンネルトランジスタを含む。同様に、チップは、対応するゲート電極によって形成される第１のＮチャンネルトランジスタを含む。同様に、チップは、対応するゲート電極によって形成される第２のＰチャンネルトランジスタを含む。同様に、チップは、対応するゲート電極によって形成される第２のＮチャンネルトランジスタを含む。第１のＰチャンネルトランジスタ、第１のＮチャンネルトランジスタ、第２のＰチャンネルトランジスタ、及び第２のＮチャンネルトランジスタの各々は、チップのゲートレベル内に形成され、共通拡散ノードに電気的に接続される。第１のＰチャンネルトランジスタのゲート電極は、第１のＮチャンネルトランジスタのゲート電極に電気的に接続される。第２のＰチャンネルトランジスタのゲート電極は、第２のＮチャンネルトランジスタのゲート電極に電気的に接続される。第１、第２、第３、及び第４のゲート電極の各々は、ゲートレベル特徴部レイアウトチャンネル内に形成されたそれぞれのゲートレベル特徴部の一部分に対応する。また、各ゲートレベル特徴部は、そのゲートレベル特徴部レイアウトチャンネル内で、隣接するゲートレベル特徴部レイアウトチャンネル内に形成された別のゲートレベル特徴部に物理的に接触することなく形成される。

本発明の他の態様及び利点は、本発明を例示的に示す添付図面と併せて以下の詳細説明を参照することによってより明らかになるであろう。

従来技術のＳＲＡＭビットセル回路の図である。 インバータのそれぞれの内部トランジスタ構成を指定するためにこれらのインバータを拡大した従来技術の図１ＡのＳＲＡＭビットセルの図である。 本発明の一実施形態による交差結合トランジスタ構成の図である。 制限付きゲートレベルレイアウトアーキテクチャ内に形成された本発明の一実施形態によるゲート電極トラックの図である。 いくつかの例示的なゲートレベル特徴部が内部に形成された本発明の一実施形態による図３Ａの例示的な制限付きゲートレベルレイアウトアーキテクチャの図である。 本発明の一実施形態による交差結合トランジスタ構成の拡散レベル及びゲートレベルのレイアウトの図である。 交差結合トランジスタ構成が交差ゲート電極接続を用いて３つのゲート電極トラック上に形成された図４の交差結合トランジスタ構成の変形の図である。 交差結合トランジスタ構成が交差ゲート電極接続を用いて４つのゲート電極トラック上に形成された図４の交差結合トランジスタ構成の変形の図である。 交差結合トランジスタ構成が交差ゲート電極接続を用いずに２つのゲート電極トラック上に形成された図４の交差結合トランジスタ構成の変形の図である。 交差結合トランジスタ構成が交差ゲート電極接続を用いずに３つのゲート電極トラック上に形成された図４の交差結合トランジスタ構成の変形の図である。 交差結合トランジスタ構成が交差ゲート電極接続を用いずに４つのゲート電極トラック上に形成された図４の交差結合トランジスタ構成の変形の図である。 交差ゲート電極接続を用いて３つのゲート電極トラック上に形成された交差結合トランジスタ構成を含む本発明の一実施形態による多重レベルレイアウトの図である。 交差ゲート電極接続を用いて４つのゲート電極トラック上に形成された交差結合トランジスタ構成を含む本発明の一実施形態による多重レベルレイアウトの図である。 交差ゲート電極接続を用いずに２つのゲート電極トラック上に形成された交差結合トランジスタ構成を含む本発明の一実施形態による多重レベルレイアウトの図である。 交差ゲート電極接続を用いずに３つのゲート電極トラック上に形成された交差結合トランジスタ構成を含む本発明の一実施形態による多重レベルレイアウトの図である。 ４つ全ての交差結合トランジスタが共通ノードに直接に接続した本発明の一実施形態による汎用マルチプレクサ回路の図である。 プルアップ論理回路及びプルダウン論理回路の詳細図を併せた本発明の一実施形態による図１４Ａの例示的実施の図である。 制限付きゲートレベルレイアウトアーキテクチャの交差結合トランジスタレイアウトを用いて実施された本発明の一実施形態による図１４Ｂのマルチプレクサ回路の多重レベルレイアウトの図である。 ２つの交差結合トランジスタが共通ノードに直接に接続したままであり、かつ２つの交差結合トランジスタが共通ノードに対してそれぞれプルアップ論理回路及びプルダウン論理回路の外側に位置決めされた本発明の一実施形態による図１４Ａのマルチプレクサ回路の図である。 プルアップ論理回路及びプルダウン論理回路の詳細図を併せた本発明の一実施形態による図１５Ａのマルチプレクサ回路の例示的実施の図である。 制限付きゲートレベルレイアウトアーキテクチャの交差結合トランジスタレイアウトを用いて実施された本発明の一実施形態による図１５Ｂのマルチプレクサ回路の多重レベルレイアウトの図である。 交差結合トランジスタが接続されて共通ノードへの２つの伝送ゲートが形成された本発明の一実施形態による汎用マルチプレクサ回路の図である。 駆動論理回路の詳細図を併せた本発明の一実施形態による図１６Ａのマルチプレクサ回路の例示的実施の図である。 制限付きゲートレベルレイアウトアーキテクチャの交差結合トランジスタレイアウトを用いて実施された本発明の一実施形態による図１６Ｂのマルチプレクサ回路の多重レベルレイアウトの図である。 ４つの交差結合トランジスタのうちの２つのトランジスタが接続されて共通ノードへの伝送ゲートが形成された本発明の一実施形態による汎用マルチプレクサ回路の図である。 駆動論理回路の詳細図と併せた本発明の一実施形態による図１７Ａのマルチプレクサ回路の例示的実施の図である。 制限付きゲートレベルレイアウトアーキテクチャの交差結合トランジスタレイアウトを用いて実施された本発明の一実施形態による図１７Ｂのマルチプレクサ回路の多重レベルレイアウトの図である。 交差結合トランジスタ構成を用いて実施された本発明の一実施形態による汎用ラッチ回路の図である。 プルアップドライバ論理回路、プルダウンドライバ論理回路、プルアップフィードバック論理回路、及びプルダウンフィードバック論理回路の詳細図と併せた本発明の一実施形態による図１８Ａのラッチ回路の例示的実施の図である。 制限付きゲートレベルレイアウトアーキテクチャの交差結合トランジスタレイアウトを用いて実施された本発明の一実施形態による図１８Ｂのラッチ回路の多重レベルレイアウトの図である。 ２つの交差結合トランジスタが出力ノードに直接に接続したままであり、かつ２つの交差結合トランジスタが共通ノードに対してそれぞれプルアップドライバ論理回路及びプルダウンドライバ論理回路の外側に位置決めされた本発明の一実施形態による図１８Ａのラッチ回路の図である。 プルアップドライバ論理回路、プルダウンドライバ論理回路、プルアップフィードバック論理回路、及びプルダウンフィードバック論理回路の詳細図と併せた本発明の一実施形態による図１９Ａのラッチ回路の例示的実施の図である。 制限付きゲートレベルレイアウトアーキテクチャの交差結合トランジスタレイアウトを用いて実施された本発明の一実施形態による図１９Ｂのラッチ回路の多重レベルレイアウトの図である。 ２つの交差結合トランジスタが出力ノードに直接に接続したままであり、かつ２つの交差結合トランジスタが共通ノードに対してそれぞれプルアップフィードバック論理回路及びプルダウンフィードバック論理回路の外側に位置決めされた本発明の一実施形態による図１８Ａのラッチ回路の図である。 プルアップドライバ論理回路、プルダウンドライバ論理回路、プルアップフィードバック論理回路、及びプルダウンフィードバック論理回路の詳細図と併せた本発明の一実施形態による図２０Ａのラッチ回路の例示的実施の図である。 制限付きゲートレベルレイアウトアーキテクチャの交差結合トランジスタレイアウトを用いて実施された本発明の一実施形態による図２０Ｂのラッチ回路の多重レベルレイアウトの図である。 交差結合トランジスタが接続されて共通ノードへの２つの伝送ゲートが形成された本発明の一実施形態による汎用ラッチ回路の図である。 駆動論理回路及びフィードバック論理回路の詳細図と併せた本発明の一実施形態による図２１Ａのラッチ回路の例示的実施の図である。 制限付きゲートレベルレイアウトアーキテクチャの交差結合トランジスタレイアウトを用いて実施された本発明の一実施形態による図２１Ｂのラッチ回路の多重レベルレイアウトの図である。 ４つの交差結合トランジスタのうちの２つのトランジスタが接続されて共通ノードへの伝送ゲートが形成された本発明の一実施形態による汎用ラッチ回路の図である。 駆動論理回路、プルアップフィードバック論理回路、及びプルダウンフィードバック論理回路の詳細図と併せた本発明の一実施形態による図２２Ａのラッチ回路の例示的実施の図である。 制限付きゲートレベルレイアウトアーキテクチャの交差結合トランジスタレイアウトを用いて実施された本発明の一実施形態による図２２Ｂのラッチ回路の多重レベルレイアウトの図である。

以下の説明では、本発明の完全な理解をもたらすために、数々の特定の詳細内容を示している。しかし、当業者には、これらの特定の詳細内容の一部又は全てを用いなくても本発明を実施することができることは明らかであろう。この他としては、本発明を不要に不明瞭にしないために、公知の工程作動に対しては詳細には説明しない。

（ＳＲＡＭビットセル構成）
図１Ａは、従来技術のＳＲＡＭ（静的ランダムアクセスメモリ）ビットセル回路を示している。ＳＲＡＭビットセルは、２つの交差結合インバータ１０６及び１０２を含む。特に、インバータ１０６の出力１０６Ｂは、インバータ１０２の入力１０２Ａに接続され、インバータ１０２の出力１０２Ｂは、インバータ１０６の入力１０６Ａに接続される。更に、ＳＲＡＭビットセルは、ＮＭＯＳパストランジスタ１００及び１０４を含む。ＮＭＯＳパストランジスタ１００は、ビット線１０３と、インバータ１０６の出力１０６Ｂ及びインバータ１０２の入力１０２Ａの両方に対応するノード１０９の間に接続される。ＮＭＯＳパストランジスタ１０４は、ビット線１０５と、インバータ１０２の出力１０２Ｂ及びインバータ１０６の入力１０６Ａの両方に対応するノード１１１との間に接続される。
また、ＮＭＯＳパストランジスタ１００及び１０４のそれぞれのゲートの各々は、ＮＭＯＳパストランジスタ１００及び１０４を通じたＳＲＡＭビットセルへのアクセスを制御するワード線１０７に接続される。ＳＲＡＭビットセルは、双方向書込みを必要とし、これは、ビット線１０３がハイに駆動された時にビット線１０５はローに駆動され、その逆も同様であることを意味する。当業者には、ＳＲＡＭビットセルに記憶される論理状態は、ノード１０９と１１１とによって相補方式で維持されることを理解すべきである。

図１Ｂは、インバータ１０６及び１０２のそれぞれの内部トランジスタ構成を指定するためにこれらのインバータを拡大した従来技術の図１ＡのＳＲＡＭビットセルを示している。インバータ１０６は、ＰＭＯＳトランジスタ１１５及びＮＭＯＳトランジスタ１１３を含む。ＰＭＯＳ及びＮＭＯＳトランジスタ１１５、１１３のそれぞれのゲートは、インバータ１０６の入力１０６Ａを形成するように互いに接続される。同様に、ＰＭＯＳ及びＮＭＯＳトランジスタ１１５、１１３の各々は、そのそれぞれの端子のうちに、インバータ１０６の出力１０６Ｂを形成するように互いに接続した１つのものを有する。ＰＭＯＳトランジスタ１１５の残りの端子は、電源１１７に接続される。ＮＭＯＳトランジスタ１１３の残りの端子は、接地電位１１９に接続される。従って、ＰＭＯＳトランジスタ１１５とＮＭＯＳトランジスタ１１３とは、相補方式で作動される。インバータ１０６の入力１０６Ａにハイ論理状態が存在する時には、ＮＭＯＳトランジスタ１１３は起動され、ＰＭＯＳトランジスタ１１５は停止され、それによってインバータ１０６の出力１０６Ｂにおいてロー論理状態が発生する。インバータ１０６の入力１０６Ａにおいてロー論理状態が存在する時には、ＮＭＯＳトランジスタ１１３は停止され、ＰＭＯＳトランジスタ１１５は起動され、それによってインバータ１０６の出力１０６Ｂにおいてハイ論理状態が発生する。

インバータ１０２は、インバータ１０６と同等の方式で形成される。インバータ１０２は、ＰＭＯＳトランジスタ１２１及びＮＭＯＳトランジスタ１２３を含む。ＰＭＯＳトランジスタ１２１及びＮＭＯＳトランジスタ１２３のそれぞれのゲートは、インバータ１０２の入力１０２Ａを形成するように互いに接続される。同様に、ＰＭＯＳトランジスタ１２１及びＮＭＯＳトランジスタ１２３の各々は、そのそれぞれの端子のうちに、インバータ１０２の出力１０２Ｂを形成するように互いに接続した１つのものを有する。ＰＭＯＳトランジスタ１１５の残りの端子は、電源１１７に接続される。ＮＭＯＳトランジスタ１２３の残りの端子は、接地電位１１９に接続される。従って、ＰＭＯＳトランジスタ１２１とＮＭＯＳトランジスタ１２３とは、相補方式で作動される。インバータ１０２の入力１０２Ａにハイ論理状態が存在する時には、ＮＭＯＳトランジスタ１２３は起動され、ＰＭＯＳトランジスタ１２１は停止され、それによってインバータ１０２の出力１０２Ｂにおいてロー論理状態が発生する。インバータ１０２の入力１０２Ａにおいてロー論理状態が存在する時には、ＮＭＯＳトランジスタ１２３は停止され、ＰＭＯＳトランジスタ１２１は起動され、それによってインバータ１０２の出力１０２Ｂにおいてハイ論理状態が発生する。

（交差結合トランジスタ構成）
図２は、本発明の一実施形態による交差結合トランジスタ構成を示している。交差結合トランジスタ構成は、ＰＭＯＳトランジスタ４０１、ＮＭＯＳトランジスタ４０５、ＰＭＯＳトランジスタ４０３、及びＮＭＯＳトランジスタ４０７という４つのトランジスタを含む。ＰＭＯＳトランジスタ４０１は、プルアップ論理回路２０９Ａに接続した１つの端子、及び共通ノード４９５に接続した別の端子を有する。ＮＭＯＳトランジスタ４０５は、プルダウン論理回路２１１Ａに接続した１つの端子、及び共通ノード４９５に接続した別の端子を有する。ＰＭＯＳトランジスタ４０３は、プルアップ論理回路２０９Ｂに接続した１つの端子、及び共通ノード４９５に接続した別の端子を有する。ＮＭＯＳトランジスタ４０７は、プルダウン論理回路２１１Ｂに接続した１つの端子、共通ノード４９５に接続した別の端子を有する。ＰＭＯＳトランジスタ４０１及びＮＭＯＳトランジスタ４０７のそれぞれのゲートは、両方共にゲートノード４９１に接続される。ＮＭＯＳトランジスタ４０５及びＰＭＯＳトランジスタ４０３のそれぞれのゲートは、両方共にゲートノード４９３に接続される。ゲートノード４９１及び４９３をそれぞれ制御ノード４９１及び４９３とも呼ぶ。更に、共通ノード４９５、ゲートノード４９１、及びゲートノード４９３の各々をそれぞれ電気接続４９５、４９１、４９３と呼ぶことができる。

以上に基づくと、交差結合トランジスタ構成は、１）第１のＰＭＯＳトランジスタ、２）第１のＮＭＯＳトランジスタ、３）第２のＰＭＯＳトランジスタ、及び４）第２のＮＭＯＳトランジスタという４つのトランジスタを含む。更に、交差結合トランジスタ構成は、１）４つのトランジスタの各々が、その端子のうちに同じ共通ノードに接続した１つのものを有し、２）一方のＰＭＯＳトランジスタのゲート及び一方のＮＭＯＳトランジスタのゲートが、両方共に第１のゲートノードに接続され、かつ３）他方のＰＭＯＳトランジスタのゲート及び他方のＮＭＯＳトランジスタのゲートが、両方共に第２のゲートノードに接続されるという３つの必要な電気接続を含む。

図２の交差結合トランジスタは、交差結合トランジスタの基本構成を表していることを理解すべきである。他の実施形態では、図２の交差結合トランジスタ構成内のあらゆるノードに、付加的な回路構成要素を接続することができる。更に、他の実施形態では、図２の交差結合トランジスタ構成から逸脱することなく、交差結合トランジスタ（４０１、４０５、４０３、４０７）のうちのいずれか１つ又はそれよりも多くと共通ノード４９５との間に付加的な回路構成要素を挿入することができる。

（ＳＲＡＭビットセルと交差結合トランジスタ構成の間の相違点）
図１Ａ〜図１ＢのＳＲＡＭビットセルは、交差結合トランジスタ構成を含まないことを理解すべきである。特に、ＳＲＡＭビットセル内の交差結合「インバータ」１０６及び１０２は、交差結合トランジスタ構成を示しておらず、又は示唆もしていないことを理解すべきである。上述のように、交差結合トランジスタ構成は、４つのトランジスタの各々が、その端子のうちに同じ共通ノードに電気的に接続された１つのものを有することを必要とする。この要件はＳＲＡＭビットセルでは発生しない。

図１ＢのＳＲＡＭビットセルを参照すると、ＰＭＯＳトランジスタ１１５及びＮＭＯＳトランジスタ１１３の端子はノード１０９おいてに互いに接続されているが、ＰＭＯＳトランジスタ１２１及びＮＭＯＳトランジスタ１２３の端子はノード１１１において互いに接続されている。より具体的には、インバータの出力１０６Ｂにおいて互いに接続したＰＭＯＳトランジスタ１１５の端子とＮＭＯＳトランジスタ１１３の端子とは、ＰＭＯＳトランジスタ１２１及びＮＭＯＳトランジスタ１２３の各々のゲートに接続され、従って、ＰＭＯＳトランジスタ１２１の端子とＮＭＯＳトランジスタ１２３の端子の両方に接続されない。従って、ＳＲＡＭビットセルは、各々が、その端子のうちに、同じ共通ノードにおいて互いに接続した１つのものを有する４つのトランジスタ（２つのＰＭＯＳ及び２つのＮＭＯＳ）を含まない。その結果、ＳＲＡＭビットセルは、図２に関連して説明したもののような交差結合トランジスタ構成を示さないか、又は含まない。

（制限付きゲートレベルレイアウトアーキテクチャ）
本発明は、半導体チップの一部分内に制限付きゲートレベルレイアウトアーキテクチャを実施する。ゲートレベルに対しては、いくつかの平行な仮想線がレイアウトにわたって延びるように形成される。これらの平行な仮想線は、レイアウト内の様々なトランジスタのゲート電極のインデックス付けに用いられるので、これらの仮想線をゲート電極トラックと呼ぶ。一実施形態では、ゲート電極トラックを形成する平行な仮想線は、特定のゲート電極ピッチに等しいこれらの仮想線の間の垂直の間隔によって定められる。従って、ゲート電極トラック上でのゲート電極セグメントの配置は、特定のゲート電極ピッチに対応する。別の実施形態では、ゲート電極トラックは、特定のゲート電極ピッチよりも大きく、又はそれに等しい可変ピッチで離間される。

図３Ａは、制限付きゲートレベルレイアウトアーキテクチャ内に形成された本発明の一実施形態によるゲート電極トラック３０１Ａ〜３０１Ｅの例を示している。ゲート電極トラック３０１Ａ〜３０１Ｅは、チップのゲートレベルレイアウトにわたって延びる平行な仮想線によって形成され、これらの仮想線の間の垂直の間隔は、特定のゲート電極ピッチ３０７に等しい。図３Ａには、例示目的で相補拡散領域３０３及び３０５を示している。
拡散領域３０３及び３０５は、ゲートレベルの下の拡散レベル内に形成されることを理解すべきである。また、拡散領域３０３及び３０５は、例示的に提供したものであり、制限付きゲートレベルレイアウトアーキテクチャに関して拡散レベル内での拡散領域のサイズ、形状、及び／又は配置に対するいずれの制限も表すわけでは決してないことを理解すべきである。

制限付きゲートレベルレイアウトアーキテクチャ内では、ゲートレベル特徴部レイアウトチャンネルは、所定のゲート電極トラックの周囲で所定のゲート電極トラックに隣接するゲート電極トラックの間に延びるように形成される。例えば、ゲート電極トラック３０１Ａから３０１Ｅの周囲には、ゲートレベル特徴部レイアウトチャンネル３０１Ａ−１から３０１Ｅ−１がそれぞれ形成される。各ゲート電極トラックは、対応するゲートレベル特徴部レイアウトチャンネルを有することを理解すべきである。また、規定のレイアウト空間の縁部、例えば、セル境界に隣接して位置決めされたゲート電極トラックでは、ゲートレベル特徴部レイアウトチャンネル３０１Ａ−１及び３０１Ｅ−１によって例示しているように、対応するゲートレベル特徴部レイアウトチャンネルが、規定のレイアウト空間の外側に仮想ゲート電極トラックが存在するかのように延びている。各ゲートレベル特徴部レイアウトチャンネルは、その対応するゲート電極トラックの全長に沿って延びるように形成されることを更に理解すべきである。従って、各ゲートレベル特徴部レイアウトチャンネルは、チップのうちでゲートレベルレイアウトが関連付けられる部分の範囲内でゲートレベルレイアウトを横断して延びるように形成される。

制限付きゲートレベルレイアウトアーキテクチャ内では、所定のゲート電極トラックに関連付けられたゲートレベル特徴部が、この所定のゲート電極トラックに関連付けられたゲートレベル特徴部レイアウトチャンネル内に形成される。継ぎ目なく連続するゲートレベル特徴部は、トランジスタのゲート電極を定める部分と、トランジスタのゲート電極を定めない部分の両方を含むことができる。従って、継ぎ目なく連続するゲートレベル特徴部は、下にあるチップレベルの拡散領域と誘電体領域の両方にわたって延びることができる。一実施形態では、トランジスタのゲート電極を形成するゲートレベル特徴部の各部分は、実質的に所定のゲート電極トラック上に中心が形成されるように位置決めされる。更に、この実施形態では、ゲートレベル特徴部のうちでトランジスタのゲート電極を形成しない部分は、所定のゲート電極トラックに関連付けられたゲートレベル特徴部レイアウトチャンネルに位置決めすることができる。従って、所定のゲートレベル特徴部は、この所定のゲートレベル特徴部のゲート電極部分の中心が、所定のゲートレベル特徴部レイアウトチャンネルに対応するゲート電極トラック上に形成される限り、更に、所定のゲートレベル特徴部が、隣接するゲートレベルレイアウトチャンネル内の他のゲートレベル特徴部に対する設計規則間隔要件に準拠する限り、基本的に所定のゲートレベル特徴部レイアウトチャンネル内の何処にでも形成することができる。更に、隣接するゲート電極トラックに関連付けられたゲートレベル特徴部レイアウトチャンネル内に形成されたゲートレベル特徴部の間では、物理的接触が禁止される。

図３Ｂは、いくつかの例示的なゲートレベル特徴部３０９〜３２３が内部に形成された本発明の一実施形態による図３Ａの例示的な制限付きゲートレベルレイアウトアーキテクチャを示している。ゲートレベル特徴部３０９は、ゲート電極トラック３０１Ａに関連付けられたゲートレベル特徴部レイアウトチャンネル３０１Ａ−１内に形成される。ゲートレベル特徴部３０９のゲート電極部分の中心は、実質的にゲート電極トラック３０１Ａ上に形成される。また、ゲートレベル特徴部３０９の非ゲート電極部分は、隣接するゲートレベル特徴部レイアウトチャンネル３０１Ｂ−１内に形成されたゲートレベル特徴部３１１及び３１３との設計規則間隔要件を維持する。同様に、ゲートレベル特徴部３１１〜３２３は、そのそれぞれのゲートレベル特徴部レイアウトチャンネル内に形成され、その中心は、実質的にそれぞれのゲートレベル特徴部レイアウトチャンネルに対応するゲート電極トラック上に形成されたゲート電極部分を有する。また、ゲートレベル特徴部３１１〜３２３の各々は、隣接するゲートレベル特徴部レイアウトチャンネル内に形成されたゲートレベル特徴部との設計規則間隔要件を維持し、隣接するゲートレベル特徴部レイアウトチャンネル内に形成されたあらゆる別のゲートレベル特徴部との物理的接触を回避することを理解すべきである。

ゲート電極は、それぞれのゲートレベル特徴部のうちで拡散領域にわたって延びる部分に対応し、それぞれのゲートレベル特徴部は、その全体がゲートレベル特徴部レイアウトチャンネル内に形成される。各ゲートレベル特徴部は、そのゲートレベル特徴部レイアウトチャンネル内で、隣接するゲートレベル特徴部レイアウトチャンネル内に形成された別のゲートレベル特徴部と物理的に接触することなく形成される。図３Ｂのゲートレベル特徴部レイアウトチャンネル例３０１Ａ−１から３０１Ｅ−１によって例示しているように、各ゲートレベル特徴部レイアウトチャンネルは、所定のゲート電極トラックに関連付けられ、この所定のゲート電極トラックに沿って、かつ所定のゲート電極トラックから隣接するゲート電極トラック又はレイアウト境界の外側の仮想ゲート電極トラックのうちのいずれか最近接のものまで各反対方向に垂直外向きに延びるレイアウト領域に対応する。

いくつかのゲートレベル特徴部は、その長手方向に沿っていくつもの位置に形成された１つ又はそれよりも多くの接触ヘッド部分を有することができる。所定のゲートレベル特徴部の接触ヘッド部分は、ゲートレベル特徴部のうちでゲートコンタクト構造を受け取るのに十分なサイズの高さと幅とを有するセグメントとして形成され、ここで「幅」は、基板にわたって所定のゲートレベル特徴部のゲート電極トラックに対して垂直な方向に定められ、「高さ」は、基板にわたって所定のゲートレベル特徴部のゲート電極トラックに対して平行な方向に定められる。ゲートレベル特徴部の接触ヘッドは、上から見た時に、正方形又は矩形を含む基本的にあらゆるレイアウト形状によって形成することができることを理解すべきである。また、レイアウト要件及び回路設計によっては、ゲートレベル特徴部の所定の接触ヘッド部分は、その上に形成されるゲートコンタクトを有してもそうでなくてもよい。

本明細書に開示する様々な実施形態のゲートレベルは、上述のように制限付きゲートレベルとして形成される。ゲートレベル特徴部の一部は、トランジスタデバイスのゲート電極を形成する。ゲートレベル特徴部のうちの他のものは、ゲートレベル内の２つの点の間に延びる導電セグメントを形成することができる。同様に、ゲートレベル特徴部のうちの他のものは、集積回路作動に関して非機能的なものとすることができる。ゲートレベル特徴部の各々は、機能に関わらず、ゲートレベルにわたってこれらのゲートレベル特徴部のそれぞれのゲートレベル特徴部レイアウトチャンネル内で隣接するゲートレベル特徴部レイアウトチャンネルにおいて形成された他のゲートレベル特徴部と物理的に接触することなく延びるように形成されることを理解すべきである。

一実施形態では、ゲートレベル特徴部は、製造工程及び設計工程において正確に予測され、かつ最適化することができる有限個の制御されたレイアウト形状間リソグラフィ相互作用を生じるように形成される。この実施形態では、ゲートレベル特徴部は、正確に予測され、かつ高い確率で軽減することができない有害なリソグラフィ相互作用をレイアウト内に導入することになるレイアウト形状間空間関係を回避するように形成される。しかし、ゲートレベル特徴部のこれらのゲートレベル特徴部のゲートレベルレイアウトチャンネル内での方向変化は、対応するリソグラフィ相互作用が予測可能及び管理可能である場合は満足できることを理解すべきである。

ゲートレベル特徴部の各々は、機能に関わらず、所定のゲート電極トラックに沿ったいかなるゲートレベル特徴部もゲートレベル内で異なるゲート電極トラックに沿って形成された別のゲートレベル特徴部に非ゲートレベル特徴部を利用することなく直接に接続するように構成されないように形成されることを理解すべきである。更に、異なるゲート電極トラックに関連付けられた異なるゲートレベルレイアウトチャンネルに配置されたゲートレベル特徴部の間の各接続は、より高い相互接続レベル内に形成することができる１つ又はそれよりも多くの非ゲートレベル特徴部を通じて、すなわち、ゲートレベルの上にある１つ又はそれよりも多くの相互接続レベルを通じて、又はゲートレベルか又はその下にある局所相互接続特徴部を用いて作成される。

（交差結合トランジスタレイアウト）
上述のように、交差結合トランジスタ構成は、４つのトランジスタ（２つのＰＭＯＳトランジスタ及び２つのＮＭＯＳトランジスタ）を含む。本発明の様々な実施形態では、制限付きゲートレベルレイアウトアーキテクチャに従って形成されるゲート電極は、それぞれ、交差結合トランジスタ構成レイアウトの４つのトランジスタを形成するのに用いられる。図４は、本発明の一実施形態による交差結合トランジスタ構成の拡散レベル及びゲートレベルのレイアウトを示している。図４の交差結合トランジスタレイアウトは、ゲート電極トラック４５０に沿ってｐ型拡散領域４８０の上で延びるゲート電極４０１Ａによって形成された第１のＰＭＯＳトランジスタ４０１を含む。第１のＮＭＯＳトランジスタ４０７は、ゲート電極トラック４５６に沿ってｎ型拡散領域４８６の上で延びるゲート電極４０７Ａによって形成される。第２のＰＭＯＳトランジスタ４０３は、ゲート電極トラック４５６に沿ってｐ型拡散領域４８２の上で延びるゲート電極４０３Ａによって形成される。第２のＮＭＯＳトランジスタ４０５は、ゲート電極トラック４５０に沿ってｎ型拡散領域４８４の上で延びるゲート電極４０５Ａによって形成される。

第１のＰＭＯＳトランジスタ４０１及び第１のＮＭＯＳトランジスタ４０７のゲート電極４０１Ａ及び４０７Ａは、それぞれ、実質的に均等なゲート電極電圧を受けるように第１のゲートノード４９１に電気的に接続される。同様に、第２のＰＭＯＳトランジスタ４０３及び第２のＮＭＯＳトランジスタ４０５のゲート電極４０３Ａ及び４０５Ａは、それぞれ、実質的に均等なゲート電極電圧を受けるように第２のゲートノード４９３に電気的に接続される。また、４つのトランジスタ４０１、４０３、４０５、４０７の各々は、共通出力ノード４９５に電気的に接続されたそれぞれの拡散端子を有する。

交差結合トランジスタレイアウトは、制限付きゲートレベルレイアウトアーキテクチャ内でいくつかの異なる手法で実施することができる。図４の例示的な実施形態では、第１のＰＭＯＳトランジスタ４０１のゲート電極４０１Ａと第２のＮＭＯＳトランジスタ４０５のゲート電極４０５Ａとは、同じゲート電極トラック４５０に沿って位置決めされる。
同様に、第２のＰＭＯＳトランジスタ４０３のゲート電極４０３Ａと第２のＮＭＯＳトランジスタ４０７のゲート電極４０７Ａとは、同じゲート電極トラック４５６に沿って位置決めされる。従って、図４の特定的な実施形態は、交差ゲート電極接続を用いて２つのゲート電極トラック上に形成された交差結合トランジスタ構成として特徴付けることができる。

図５は、交差結合トランジスタ構成が、交差ゲート電極接続を用いて３つのゲート電極トラック上に形成された図４の交差結合トランジスタ構成の変形を示している。具体的には、第１のＰＭＯＳトランジスタ４０１のゲート電極４０１Ａは、ゲート電極トラック４５０上に形成される。第２のＰＭＯＳトランジスタ４０３のゲート電極４０３Ａは、ゲート電極トラック４５６上に形成される。第１のＮＭＯＳトランジスタ４０７のゲート電極４０７Ａは、ゲート電極トラック４５６上に形成される。更に、第２のＮＭＯＳトランジスタ４０５のゲート電極４０５Ａは、ゲート電極トラック４４８上に形成される。従って、図５の特定的な実施形態は、交差ゲート電極接続を用いて３つのゲート電極トラック上に形成された交差結合トランジスタ構成として特徴付けることができる。

図６は、交差結合トランジスタ構成が、交差ゲート電極接続を用いて４つのゲート電極トラック上に形成された図４の交差結合トランジスタ構成の変形を示している。具体的には、第１のＰＭＯＳトランジスタ４０１のゲート電極４０１Ａは、ゲート電極トラック４５０上に形成される。第２のＰＭＯＳトランジスタ４０３のゲート電極４０３Ａは、ゲート電極トラック４５６上に形成される。第１のＮＭＯＳトランジスタ４０７のゲート電極４０７Ａは、ゲート電極トラック４５８上に形成される。更に、第２のＮＭＯＳトランジスタ４０５のゲート電極４０５Ａは、ゲート電極トラック４５４上に形成される。従って、図６の特定的な実施形態は、交差ゲート電極接続を用いて４つのゲート電極トラック上に形成された交差結合トランジスタ構成として特徴付けることができる。

図７は、交差結合トランジスタ構成が、交差ゲート電極接続を用いずに２つのゲート電極トラック上に形成された図４の交差結合トランジスタ構成の変形を示している。具体的には、第１のＰＭＯＳトランジスタ４０１のゲート電極４０１Ａは、ゲート電極トラック４５０上に形成される。第１のＮＭＯＳトランジスタ４０７のゲート電極４０７Ａもまた、ゲート電極トラック４５０上に形成される。第２のＰＭＯＳトランジスタ４０３のゲート電極４０３Ａは、ゲート電極トラック４５６上に形成される。更に、第２のＮＭＯＳトランジスタ４０５のゲート電極４０５Ａもまた、ゲート電極トラック４５６上に形成される。従って、図７の特定的な実施形態は、交差ゲート電極接続を用いずに２つのゲート電極トラック上に形成された交差結合トランジスタ構成として特徴付けることができる。

図８は、交差結合トランジスタ構成が、交差ゲート電極接続を用いずに３つのゲート電極トラック上に形成された図４の交差結合トランジスタ構成の変形を示している。具体的には、第１のＰＭＯＳトランジスタ４０１のゲート電極４０１Ａは、ゲート電極トラック４５０上に形成される。第１のＮＭＯＳトランジスタ４０７のゲート電極４０７Ａもまた、ゲート電極トラック４５０上に形成される。第２のＰＭＯＳトランジスタ４０３のゲート電極４０３Ａは、ゲート電極トラック４５４上に形成される。更に、第２のＮＭＯＳトランジスタ４０５のゲート電極４０５Ａは、ゲート電極トラック４５６上に形成される。
従って、図８の特定的な実施形態は、交差ゲート電極接続を用いずに３つのゲート電極トラック上で形成された交差結合トランジスタ構成として特徴付けることができる。

図９は、交差結合トランジスタ構成が、交差ゲート電極接続を用いずに４つのゲート電極トラック上に形成された図４の交差結合トランジスタ構成の変形を示している。具体的には、第１のＰＭＯＳトランジスタ４０１のゲート電極４０１Ａは、ゲート電極トラック４５０上に形成される。第２のＰＭＯＳトランジスタ４０３のゲート電極４０３Ａは、ゲート電極トラック４５４上に形成される。第１のＮＭＯＳトランジスタ４０７のゲート電極４０７Ａは、ゲート電極トラック４５２上に形成される。更に、第２のＮＭＯＳトランジスタ４０５のゲート電極４０５Ａは、ゲート電極トラック４５６上に形成される。従って、図９の特定的な実施形態は、交差ゲート電極接続を用いずに４つのゲート電極トラック上で形成された交差結合トランジスタ構成として特徴付けることができる。

図４〜図９の交差結合トランジスタ４０１、４０３、４０５、４０７は、これらのトランジスタ独自のそれぞれの拡散領域４８０、４８２、４８４、４８６それぞれを有するように示しているが、他の実施形態は、ＰＭＯＳトランジスタ４０１及び４０３に向けて継ぎ目なく連続するｐ型拡散領域を利用し、及び／又はＮＭＯＳトランジスタ４０５及び４０７に向けて継ぎ目なく連続するｎ型拡散領域を利用することができることを理解すべきである。更に、図４〜図９のレイアウト例は、ｐ型拡散領域４８０と４８２を垂直に整列した位置に示しているが、他の実施形態では、ｐ型拡散領域４８０と４８２は、垂直に整列しない場合があることを理解すべきである。同様に、図４〜図９のレイアウト例は、ｎ型拡散領域４８４と４８６を垂直に整列した位置に示しているが、他の実施形態では、ｎ型拡散領域４８４と４８６は、垂直に整列しない場合があることを理解すべきである。

図４〜図９では、ゲート電極接続を線４９１及び４９３によって電気的に表しており、共通ノード電気接続を線４９５によって表している。レイアウト空間内では、ゲート電極電気接続４９１、４９３及び共通ノード電気接続４９５の各々は、複数のチップレベルを通じて延びるいくつかのレイアウト形状によって構造的に定めることができることを理解すべきである。図１０〜図１３は、異なる実施形態において共通ノード電気接続４９１、４９３及び共通ノード電気接続４９５を如何に形成することができるかという例を示している。図１０〜図１３のレイアウト例は、一例として提供したものであり、共通ノード電気接続４９１、４９３及び共通ノード電気接続４９５に向けて利用することができる可能な多重レベル接続の限定的な組を表しているわけでは決してないことを理解すべきである。

図１０は、交差ゲート電極接続を用いて３つのゲート電極トラック上に形成された交差結合トランジスタ構成を含む本発明の一実施形態による多重レベルレイアウトを示している。図１０のレイアウトは、図５の交差結合トランジスタ実施形態の例示的実施を表している。第１のＰＭＯＳトランジスタ４０１のゲート電極４０１Ａと第１のＮＭＯＳトランジスタ４０７のゲート電極４０７Ａの間の電気接続４９１は、ゲートコンタクト１００１、（２次元）メタル１構造１００３、及びゲートコンタクト１００５を含む多重レベル接続によって形成される。第２のＰＭＯＳトランジスタ４０３のゲート電極４０３Ａと第２のＮＭＯＳトランジスタ４０５のゲート電極４０５Ａの間の電気接続４９３は、ゲートコンタクト１００７、（２次元）メタル１構造１００９、及びゲートコンタクト１０１１を含む多重レベル接続によって形成される。出力ノードの電気接続４９５は、拡散コンタクト１０１３、（２次元）メタル１構造１０１５、拡散コンタクト１０１７、及び拡散コンタクト１０１９を含む多重レベル接続によって形成される。

図１１は、交差ゲート電極接続を用いて４つのゲート電極トラック上に形成された交差結合トランジスタ構成を含む本発明の一実施形態による多重レベルレイアウトを示している。図１１のレイアウトは、図６の交差結合トランジスタ実施形態の例示的実施を表している。第１のＰＭＯＳトランジスタ４０１のゲート電極４０１Ａと第１のＮＭＯＳトランジスタ４０７のゲート電極４０７Ａの間の電気接続４９１は、ゲートコンタクト１１０１、（２次元）メタル１構造１１０３、及びゲートコンタクト１１０５を含む多重レベル接続によって形成される。第２のＰＭＯＳトランジスタ４０３のゲート電極４０３Ａと第２のＮＭＯＳトランジスタ４０５のゲート電極４０５Ａの間の電気接続４９３は、ゲートコンタクト１１０７、（１次元）メタル１構造１１０９、ビア１１１１、（１次元）メタル２構造１１１３、ビア１１１５、（１次元）メタル１構造１１１７、及びゲートコンタクト１１１９を含む多重レベル接続によって形成される。出力ノードの電気接続４９５は、拡散コンタクト１１２１、（２次元）メタル１構造１１２３、拡散コンタクト１１２５、及び拡散コンタクト１１２７を含む多重レベル接続によって形成される。

図１２は、交差ゲート電極接続を用いずに２つのゲート電極トラック上に形成された交差結合トランジスタ構成を含む本発明の一実施形態による多重レベルレイアウトを示している。図１２のレイアウトは、図７の交差結合トランジスタ実施形態の例示的実施を表している。第１のＰＭＯＳトランジスタ４０１及び第１のＮＭＯＳトランジスタ４０７のゲート電極４０１Ａ及び４０７Ａは、それぞれ、ゲート電極トラック４５０上に配置された連続的なゲートレベル構造によって形成される。従って、ゲート電極４０１Ａと４０７Ａの間の電気接続４９１は、直接ゲートレベル内に単一のゲート電極トラック４５０に沿って作成される。同様に、第２のＰＭＯＳトランジスタ４０３及び第２のＮＭＯＳトランジスタ４０５のゲート電極４０３Ａ及び４０５Ａは、それぞれ、ゲート電極トラック４５６上に配置された継ぎ目なく連続するゲートレベル構造によって形成される。従って、ゲート電極４０３Ａと４０５Ａの間の電気接続４９３は、直接ゲートレベル内に単一のゲート電極トラック４５６に沿って作成される。出力ノードの電気接続４９５は、拡散コンタクト１２０５、（１次元）メタル１構造１２０７、及び拡散コンタクト１２０９を含む多重レベル接続によって形成される。

更に、図１２に関連して、第１のＰＭＯＳトランジスタ４０１及び第１のＮＭＯＳトランジスタ４０７のゲート電極４０１Ａ及び４０７Ａが、それぞれ、継ぎ目なく連続するゲートレベル構造によって形成され、かつ第２のＰＭＯＳトランジスタ４０３及び第２のＮＭＯＳトランジスタ４０５のゲート電極４０３Ａ及び４０５Ａが、それぞれ、継ぎ目なく連続するゲートレベル構造によって形成される場合には、対応する交差結合トランジスタレイアウトは、４つの交差結合トランジスタ４０１、４０７、４０３、４０５に関連付けられた拡散領域の間の電気接続であり、互いの間の電気連通なしにレイアウト空間内で交差する電気接続を含むことができることに注意すべきである。例えば、電気接続１２２４によって示しているように、ＰＭＯＳトランジスタ４０３の拡散領域１２２０は、ＮＭＯＳトランジスタ４０７の拡散領域１２２２に電気的に接続され、電気接続１２３４によって示しているように、ＰＭＯＳトランジスタ４０１の拡散領域１２３０は、ＮＭＯＳトランジスタ４０５の拡散領域１２３２に電気的に接続され、電気接続１２２４と１２３４は、これらの間の電気連通なしにレイアウト空間内で交差する。

図１３は、交差ゲート電極接続を用いずに３つのゲート電極トラック上に形成された交差結合トランジスタ構成を含む本発明の一実施形態による多重レベルレイアウトを示している。図１３のレイアウトは、図８の交差結合トランジスタ実施形態の例示的実施を表している。第１のＰＭＯＳトランジスタ４０１及び第１のＮＭＯＳトランジスタ４０７のゲート電極４０１Ａ及び４０７Ａは、それぞれ、ゲート電極トラック４５０上に配置された継ぎ目なく連続するゲートレベル構造によって形成される。従って、ゲート電極４０１Ａと４０７Ａの間の電気接続４９１は、直接ゲートレベル内に単一のゲート電極トラック４５０に沿って作成される。第２のＰＭＯＳトランジスタ４０３のゲート電極４０３Ａと第２のＮＭＯＳトランジスタ４０５のゲート電極４０５Ａの間の電気接続４９３は、ゲートコンタクト１３０３、（１次元）メタル１構造１３０５、及びゲートコンタクト１３０７を含む多重レベル接続によって形成される。出力ノードの電気接続４９５は、拡散コンタクト１３１１、（１次元）メタル１構造１３１３、及び拡散コンタクト１３１５を含む多重レベル接続によって形成される。

一実施形態では、交差結合トランジスタの拡散領域の共通ノード４９５への電気接続は、ゲートレベル自体又はその下に形成された１つ又はそれよりも多くの局所的相互接続導体を用いて作成することができる。この実施形態は、交差結合トランジスタの拡散領域の共通ノード４９５への電気接続を作成するために、コンタクト及び／又はビアを用いて局所的相互接続導体をより高いレベル（ゲートレベルの上の）内の導体と組み合わせることができる。更に、様々な実施形態では、交差結合トランジスタの拡散領域を共通ノード４９５に電気的に接続するのに用いられる導電経路は、チップにおける経路指定方法を可能にするのに必要とされる基本的にあらゆるチップ区域の上を横断するように形成することができる。

また、ｎ型拡散領域とｐ型拡散領域は、物理的に分離し、交差結合トランジスタの２つのＰＭＯＳトランジスタのためのｐ型拡散領域も、物理的に分離することができ、更に、交差結合トランジスタの２つのＮＭＯＳトランジスタのためのｎ型拡散領域も、物理的に分離することができるので、様々な実施形態では、４つの交差結合トランジスタの各々は、レイアウト内で互いに対する任意の位置に配置することができることを理解すべきである。従って、電気性能、又は他のレイアウトに影響を与える条件によって必要とならない限り、４つの交差結合トランジスタは、レイアウト内で互いに対する規定の近接範囲に位置させることを必要としない。しかし、交差結合トランジスタの互いに対する規定の近接範囲内での位置は除外されず、ある一定の回路レイアウトでは望ましいとすることができる。

本明細書に開示する例示的な実施形態では、拡散領域のサイズは制限を受けないことを理解すべきである。言い換えれば、あらゆる所定の拡散領域のサイズは、電気要件及び／又はレイアウト要件を満たす上で必要な任意の方式で判断することができる。更に、あらゆる所定の拡散領域は、電気要件及び／又はレイアウト要件を満たす上で必要な任意の方式で成形することができる。また、制限付きゲートレベルレイアウトアーキテクチャに従って形成される交差結合トランジスタ構成の４つのトランジスタは、同じサイズである必要はないことを理解すべきである。異なる実施形態では、交差結合トランジスタ構成の４つのトランジスタは、適用可能な電気要件及び／又はレイアウト要件によっては、サイズ（トランジスタ幅又はトランジスタゲート長）が異なるか、又は同じサイズを有するかのいずれかとすることができる。

更に、交差結合トランジスタ構成の４つのトランジスタは、一部の実施形態では近くに配置することができるが、各々の直近に配置する必要はないことを理解すべきである。より具体的には、交差結合トランジスタ構成のトランジスタ間の接続は、少なくとも１つのより高い相互接続レベルを通じて経路指定を行うことによって作成することができるので、交差結合トランジスタ構成の４つのトランジスタの互いに対する配置には自由度がある。しかし、ある一定の実施形態では、交差結合トランジスタ構成の４つのトランジスタの近接性は、電気要件及び／又はレイアウト要件に依存する可能性があることを理解すべきである。

図２〜図１３に関連して説明した制限付きゲートレベルレイアウトアーキテクチャを用いて実施される交差結合トランジスタ構成及び対応するレイアウト、及び／又はそれらの変形は、多くの異なる電気回路を形成するのに用いることができることを理解すべきである。例えば、最新の半導体チップの一部分は、いくつかのマルチプレクサ回路及び／又はラッチ回路を含む可能性が高い。そのようなマルチプレクサ回路及び／又はラッチ回路は、本明細書に開示する制限付きゲートレベルレイアウトアーキテクチャに基づく交差結合トランジスタ構成及び対応するレイアウトを用いて形成することができる。制限付きゲートレベルレイアウトアーキテクチャ及び対応する交差結合トランジスタ構成を用いて実施されるマルチプレクサ例示的な実施形態を図１４Ａ〜図１７Ｃに関連して説明する。制限付きゲートレベルレイアウトアーキテクチャ及び対応する交差結合トランジスタ構成を用いて実施されるラッチ例示的な実施形態を図１８Ａ〜図２２Ｃに関連して説明する。図１４Ａ〜図２２Ｃに関連して説明するマルチプレクサ実施形態及びラッチ実施形態は、可能なマルチプレクサ実施形態及びラッチ実施形態の網羅的な組を表すわけではないことを理解すべきである。

（例示的マルチプレクサ実施形態）
図１４Ａは、４つ全ての交差結合トランジスタ４０１、４０５、４０３、４０７が共通ノード４９５に直接に接続した本発明の一実施形態による汎用マルチプレクサ回路を示している。上述のように、第１のＰＭＯＳトランジスタ４０１のゲートと第１のＮＭＯＳトランジスタ４０７のゲートとは、電気接続４９１によって示しているように電気的に接続される。同様に、第２のＰＭＯＳトランジスタ４０３のゲートと第２のＮＭＯＳトランジスタ４０５のゲートとは、電気接続４９３によって示しているように電気的に接続される。第１のＰＭＯＳトランジスタ４０１には、共通ノード４９５と反対の端子においてプルアップ論理回路１４０１が電気的に接続される。第２のＮＭＯＳトランジスタ４０５には、共通ノード４９５と反対の端子においてプルダウン論理回路１４０３が電気的に接続される。同様に、第２のＰＭＯＳトランジスタ４０３には、共通ノード４９５と反対の端子においてプルアップ論理回路１４０５が電気的に接続される。第１のＮＭＯＳトランジスタ４０７には、共通ノード４９５と反対の端子においてプルダウン論理回路１４０７が電気的に接続される。

図１４Ｂは、本発明の一実施形態による図１４Ａのマルチプレクサ回路の例示的実施をプルアップ論理回路１４０１及び１４０５、並びにプルダウン論理回路１４０３及び１４０７の詳細図と併せて示している。プルアップ論理回路１４０１は、電源（ＶＤＤ）と、第１のＰＭＯＳトランジスタ４０１の共通ノード４９５と反対の端子１４１１との間に接続されたＰＭＯＳトランジスタ１４０１Ａによって形成される。プルダウン論理回路１４０３は、接地電位（ＧＮＤ）と、第２のＮＭＯＳトランジスタ４０５の共通ノード４９５と反対の端子１４１３との間に接続されたＮＭＯＳトランジスタ１４０３Ａによって形成される。ＰＭＯＳトランジスタ１４０１Ａ及びＮＭＯＳトランジスタ１４０３Ａのそれぞれのゲートは、ノード１４１５において互いに接続される。プルアップ論理回路１４０５は、電源（ＶＤＤ）と、第２のＰＭＯＳトランジスタ４０３の共通ノード４９５と反対の端子１４１７との間に接続されたＰＭＯＳトランジスタ１４０５Ａによって形成される。
プルダウン論理回路１４０７は、接地電位（ＧＮＤ）と、第１のＮＭＯＳトランジスタ４０７の共通ノード４９５と反対の端子１４１９との間に接続されたＮＭＯＳトランジスタ１４０７Ａによって形成される。ＰＭＯＳトランジスタ１４０５Ａ及びＮＭＯＳトランジスタ１４０７Ａのそれぞれのゲートは、ノード１４２１において互いに接続される。図１４Ｂに示しているプルアップ論理回路１４０１、１４０５及びプルダウン論理回路１４０３、１４０７の実施は例示的なものであることを理解すべきである。他の実施形態では、プルアップ論理回路１４０１、１４０５及びプルダウン論理回路１４０３、１４０７を実施するのに、図１４Ｂに示しているものとは異なる論理回路を用いることができる。

図１４Ｃは、制限付きゲートレベルレイアウトアーキテクチャの交差結合トランジスタレイアウトを用いて実施された本発明の一実施形態による図１４Ｂのマルチプレクサ回路の多重レベルレイアウトを示している。第１のＰＭＯＳトランジスタ４０１のゲート電極４０１Ａと、第１のＮＭＯＳトランジスタ４０７のゲート電極４０７Ａとの間の電気接続４９１は、ゲートコンタクト１４４５、（２次元）メタル１構造１４４７、及びゲートコンタクト１４４９を含む多重レベル接続によって形成される。第２のＰＭＯＳトランジスタ４０３のゲート電極４０３Ａと、第２のＮＭＯＳトランジスタ４０５のゲート電極４０５Ａとの間の電気接続４９３は、ゲートコンタクト１４３１、（１次元）メタル１構造１４３３、ビア１４３５、（１次元）メタル２構造１４３６、ビア１４３７、（１次元）メタル１構造１４３９、及びゲートコンタクト１４４１を含む多重レベル接続によって形成される。共通ノード電気接続４９５は、拡散コンタクト１４５１、（１次元）メタル１構造１４５３、ビア１４５５、（１次元）メタル２構造１４５７、ビア１４５９、（１次元）メタル１構造１４６１、及び拡散コンタクト１４６３を含む多重レベル接続によって形成される。ＰＭＯＳトランジスタ１４０１Ａ及びＮＭＯＳトランジスタ１４０３Ａのそれぞれのゲートは、ゲートコンタクト１４４３によってノード１４１５に接続される。同様に、ＰＭＯＳトランジスタ１４０５Ａ及びＮＭＯＳトランジスタ１４０７Ａのそれぞれのゲートは、ゲートコンタクト１４６５によってノード１４２１に接続される。

図１５Ａは、２つの交差結合トランジスタ４０１及び４０５が、共通ノード４９５に直接に接続したままであり、かつ２つの交差結合トランジスタ４０３及び４０７が、共通ノード４９５に対してそれぞれプルアップ論理回路１４０５及びプルダウン論理回路１４０７の外側に位置決めされた本発明の一実施形態による図１４Ａのマルチプレクサ回路を示している。プルアップ論理回路１４０５は、第２のＰＭＯＳトランジスタ４０３と共通ノード４９５の間に電気的に接続される。プルダウン論理回路１４０７は、第１のＮＭＯＳトランジスタ４０７と共通ノード４９５の間に電気的に接続される。ＰＭＯＳ／ＮＭＯＳトランジスタ４０３／４０７を共通ノード４９５に対してこれらのトランジスタのプルアップ／プルダウン論理回路１４０５／１４０７の外側に位置決めし直していることを除いては、図１５Ａの回路は、図１４Ａの回路と同じである。

図１５Ｂは、本発明の一実施形態による図１５Ａのマルチプレクサ回路の例示的実施をプルアップ論理回路１４０１及び１４０５、並びにプルダウン論理回路１４０３及び１４０７の詳細図と併せて示している。図１４Ｂに関連して上述したように、プルアップ論理回路１４０１は、ＶＤＤと、第１のＰＭＯＳトランジスタ４０１の共通ノード４９５と反対の端子１４１１との間に接続されたＰＭＯＳトランジスタ１４０１Ａによって形成される。同様に、プルダウン論理回路１４０３は、ＧＮＤと、第２のＮＭＯＳトランジスタ４０５の共通ノード４９５と反対の端子１４１３との間に接続されたＮＭＯＳトランジスタ１４０３Ａによって形成される。ＰＭＯＳトランジスタ１４０１Ａ及びＮＭＯＳトランジスタ１４０３Ａのそれぞれのゲートは、ノード１４１５において互いに接続される。プルアップ論理回路１４０５は、第２のＰＭＯＳトランジスタ４０３と共通ノード４９５の間に接続されたＰＭＯＳトランジスタ１４０５Ａによって形成される。プルダウン論理回路１４０７は、第１のＮＭＯＳトランジスタ４０７と共通ノード４９５の間に接続されたＮＭＯＳトランジスタ１４０７Ａによって形成される。ＰＭＯＳトランジスタ１４０５Ａ及びＮＭＯＳトランジスタ１４０７Ａのそれぞれのゲートは、ノード１４２１において互いに接続される。図１５Ｂに示しているプルアップ論理回路１４０１、１４０５及びプルダウン論理回路１４０３、１４０７の実施は例示的なものであることを理解すべきである。
他の実施形態では、プルアップ論理回路１４０１、１４０５及びプルダウン論理回路１４０３、１４０７を実施するのに、図１５Ｂに示しているものとは異なる論理回路を用いることができる。

図１５Ｃは、制限付きゲートレベルレイアウトアーキテクチャの交差結合トランジスタレイアウトを用いて実施された本発明の一実施形態による図１５Ｂのマルチプレクサ回路の多重レベルレイアウトを示している。第１のＰＭＯＳトランジスタ４０１のゲート電極４０１Ａと、第１のＮＭＯＳトランジスタ４０７のゲート電極４０７Ａとの間の電気接続４９１は、ゲートコンタクト１５０１、（１次元）メタル１構造１５０３、ビア１５０５、（１次元）メタル２構造１５０７、ビア１５０９、（１次元）メタル１構造１５１１、及びゲートコンタクト１５１３を含む多重レベル接続によって形成される。第２のＰＭＯＳトランジスタ４０３のゲート電極４０３Ａと、第２のＮＭＯＳトランジスタ４０５のゲート電極４０５Ａとの間の電気接続４９３は、ゲートコンタクト１５１５、（２次元）メタル１構造１５１７、及びゲートコンタクト１５１９を含む多重レベル接続によって形成される。共通ノード電気接続４９５は、拡散コンタクト１５２１、（１次元）メタル１構造１５２３、ビア１５２５、（１次元）メタル２構造１５２７、ビア１５２９、（１次元）メタル１構造１５３１、及び拡散コンタクト１５３３を含む多重レベル接続によって形成される。ＰＭＯＳトランジスタ１４０１Ａ及びＮＭＯＳトランジスタ１４０３Ａのそれぞれのゲートは、ゲートコンタクト１５３５によってノード１４１５に接続される。同様に、ＰＭＯＳトランジスタ１４０５Ａ及びＮＭＯＳトランジスタ１４０７Ａのそれぞれのゲートは、ゲートコンタクト１５３９によってノード１４２１に接続される。

図１６Ａは、交差結合トランジスタ（４０１、４０３、４０５、４０７）が接続されて共通ノード４９５への２つの伝送ゲート１６０２、１６０４が形成された本発明の一実施形態による汎用マルチプレクサ回路を示している。上述のように、第１のＰＭＯＳトランジスタ４０１のゲートと第１のＮＭＯＳトランジスタ４０７のゲートとは、電気接続４９１によって示しているように電気的に接続される。同様に、第２のＰＭＯＳトランジスタ４０３のゲートと第２のＮＭＯＳトランジスタ４０５のゲートとは、電気接続４９３によって示しているように電気的に接続される。第１のＰＭＯＳトランジスタ４０１と第２のＮＭＯＳトランジスタ４０５とは接続されて、共通ノード４９５への第１の伝送ゲート１６０２が形成される。第２のＰＭＯＳトランジスタ４０３と第１のＮＭＯＳトランジスタ４０７とは接続されて、共通ノード４９５への第２の伝送ゲート１６０４が形成される。
第１のＰＭＯＳトランジスタ４０１と第２のＮＭＯＳトランジスタ４０５の両方に、共通ノード４９５と反対の端子において駆動論理回路１６０１が電気的に接続される。第２のＰＭＯＳトランジスタ４０３と第１のＮＭＯＳトランジスタ４０７の両方に、共通ノード４９５と反対の端子において駆動論理回路１６０３が電気的に接続される。

図１６Ｂは、本発明の一実施形態による図１６Ａのマルチプレクサ回路の例示的実施を駆動論理回路１６０１及び１６０３の詳細図と併せて示している。図１６Ｂの実施形態では、駆動論理回路１６０１は、インバータ１６０１Ａによって形成され、駆動論理回路１６０３は、インバータ１０６３Ａによって形成される。しかし、他の実施形態では、駆動論理回路１６０１及び１６０３は、一例として、特に２つの入力ＮＯＲゲート、２つの入力ＮＡＮＤゲート、ＡＮＤ−ＯＲ論理回路、ＯＲ−ＡＮＤ論理回路のようなあらゆる論理関数によって形成することができることを理解すべきである。

図１６Ｃは、制限付きゲートレベルレイアウトアーキテクチャの交差結合トランジスタレイアウトを用いて実施された本発明の一実施形態による図１６Ｂのマルチプレクサ回路の多重レベルレイアウトを示している。第１のＰＭＯＳトランジスタ４０１のゲート電極４０１Ａと、第１のＮＭＯＳトランジスタ４０７のゲート電極４０７Ａとの間の電気接続４９１は、ゲートコンタクト１６１９、（２次元）メタル１構造１６２１、及びゲートコンタクト１６２３を含む多重レベル接続によって形成される。第２のＰＭＯＳトランジスタ４０３のゲート電極４０３Ａと、第２のＮＭＯＳトランジスタ４０５のゲート電極４０５Ａとの間の電気接続４９３は、ゲートコンタクト１６０５、（１次元）メタル１構造１６０７、ビア１６０９、（１次元）メタル２構造１６１１、ビア１６１３、（１次元）メタル１構造１６１５、及びゲートコンタクト１６１７を含む多重レベル接続によって形成される。共通ノード電気接続４９５は、拡散コンタクト１６２５、（１次元）メタル１構造１６２７、ビア１６２９、（１次元）メタル２構造１６３１、ビア１６３３、（１次元）メタル１構造１６３５、及び拡散コンタクト１６３７を含む多重レベル接続によって形成される。インバータ１６０１Ａを形成するトランジスタを破線１６０１ＡＬによって囲んだ領域内に示している。インバータ１６０３Ａを形成するトランジスタは、破線１６０３ＡＬによって囲んだ領域内に示している。

図１７Ａは、４つの交差結合トランジスタのうちの２つのトランジスタ（４０３、４０７）が接続されて共通ノード４９５への伝送ゲート１７０２が形成された本発明の一実施形態による汎用マルチプレクサ回路を示している。上述のように、第１のＰＭＯＳトランジスタ４０１のゲートと第１のＮＭＯＳトランジスタ４０７のゲートとは、電気接続４９１によって示しているように電気的に接続される。同様に、第２のＰＭＯＳトランジスタ４０３のゲートと第２のＮＭＯＳトランジスタ４０５のゲートとは、電気接続４９３によって示しているように電気的に接続される。第２のＰＭＯＳトランジスタ４０３と第１のＮＭＯＳトランジスタ４０７とは接続されて、共通ノード４９５への伝送ゲート１７０２が形成される。第２のＰＭＯＳトランジスタ４０３と第１のＮＭＯＳトランジスタ４０７の両方に、共通ノード４９５と反対の端子において駆動論理回路１７０１が電気的に接続される。第１のＰＭＯＳトランジスタ４０１には、共通ノード４９５と反対の端子においてプルアップ駆動論理回路１７０３が電気的に接続される。同様に、第２のＮＭＯＳトランジスタ４０５には、共通ノード４９５と反対の端子においてプルダウン駆動論理回路１７０５が電気的に接続される。

図１７Ｂは、本発明の一実施形態による図１７Ａのマルチプレクサ回路の例示的実施例を駆動論理回路１７０１、１７０３及び１７０５の詳細図と併せて示している。駆動論理回路１７０１は、インバータ１７０１Ａによって形成される。プルアップ駆動論理回路１７０３は、ＶＤＤと第１のＰＭＯＳトランジスタ４０１の間に接続されたＰＭＯＳトランジスタ１７０３Ａによって形成される。プルダウン駆動論理回路１７０５は、ＧＮＤと第２のＮＭＯＳトランジスタ４０５の間に接続されたＮＭＯＳトランジスタ１７０５Ａによって形成される。ＰＭＯＳトランジスタ１７０３Ａ及びＮＭＯＳトランジスタ１７０５Ａのそれぞれのゲートは、ノード１７０７において互いに接続される。図１７Ｂに示している駆動論理回路１７０１、１７０３、及び１７０５の実施は例示的なものであることを理解すべきである。他の実施形態では、駆動論理回路１７０１、１７０３、及び１７０５を実施するのに、図１７Ｂに示しているものとは異なる論理回路を用いることができる。

図１７Ｃは、制限付きゲートレベルレイアウトアーキテクチャの交差結合トランジスタレイアウトを用いて実施された本発明の一実施形態による図１７Ｂのマルチプレクサ回路の多重レベルレイアウトを示している。第１のＰＭＯＳトランジスタ４０１のゲート電極４０１Ａと、第１のＮＭＯＳトランジスタ４０７のゲート電極４０７Ａとの間の電気接続４９１は、ゲートコンタクト１７２３、（２次元）メタル１構造１７２５、及びゲートコンタクト１７２７を含む多重レベル接続によって形成される。第２のＰＭＯＳトランジスタ４０３のゲート電極４０３Ａと、第２のＮＭＯＳトランジスタ４０５のゲート電極４０５Ａとの間の電気接続４９３は、ゲートコンタクト１７０９、（１次元）メタル１構造１７１１、ビア１７１３、（１次元）メタル２構造１７１５、ビア１７１７、（１次元）メタル１構造１７１９、及びゲートコンタクト１７２１を含む多重レベル接続によって形成される。共通ノード電気接続４９５は、拡散コンタクト１７２９、（１次元）メタル１構造１７３１、ビア１７３３、（１次元）メタル２構造１７３５、ビア１７３７、（１次元）メタル１構造１７３９、及び拡散コンタクト１７４１を含む多重レベル接続によって形成される。インバータ１７０１Ａを形成するトランジスタを破線１７０１ＡＬによって囲んだ領域内に示している。ＰＭＯＳトランジスタ１７０３Ａ及びＮＭＯＳトランジスタ１７０５Ａのそれぞれのゲートは、ゲートコンタクト１７４３によってノード１７０７に接続される。

（例示的ラッチ実施形態）
図１８Ａは、交差結合トランジスタ構成を用いて実施された本発明の一実施形態による汎用ラッチ回路を示している。第１のＰＭＯＳトランジスタ４０１のゲートと第１のＮＭＯＳトランジスタ４０７のゲートとは、電気接続４９１によって示しているように電気的に接続される。第２のＰＭＯＳトランジスタ４０３のゲートと第２のＮＭＯＳトランジスタ４０５のゲートとは、電気接続４９３によって示しているように電気的に接続される。
４つの交差結合トランジスタの各々は、共通ノード４９５に電気的に接続される。共通ノード４９５は、ラッチ回路における記憶ノードとして機能することを理解すべきである。
第２のＰＭＯＳトランジスタ４０３には、共通ノード４９５と反対の端子においてプルアップドライバ論理回路１８０５が電気的に接続される。第１のＮＭＯＳトランジスタ４０７には、共通ノード４９５と反対の端子においてプルダウンドライバ論理回路１８０７が電気的に接続される。第１のＰＭＯＳトランジスタ４０１には、共通ノード４９５と反対の端子においてプルアップフィードバック論理回路１８０９が電気的に接続される。第２のＮＭＯＳトランジスタ４０５には、共通ノード４９５と反対の端子においてプルダウンフィードバック論理回路１８１１が電気的に接続される。更に、共通ノード４９５は、インバータ１８０１の入力に接続される。インバータ１８０１の出力は、フィードバックノード１８０３に電気的に接続される。他の実施形態では、インバータ１８０１は、特に、２つの入力ＮＯＲゲート、２つの入力ＮＡＮＤゲートのようなあらゆる論理関数、又はあらゆる複雑な論理関数で置換することができることを理解すべきである。

図１８Ｂは、本発明の一実施形態による図１８Ａのラッチ回路の例示的実施をプルアップドライバ論理回路１８０５、プルダウンドライバ論理回路１８０７、プルアップフィードバック論理回路１８０９、及びプルダウンフィードバック論理回路１８１１の詳細図と併せて示している。プルアップドライバ論理回路１８０５は、ＶＤＤと第２のＰＭＯＳトランジスタ４０３の間に共通ノード４９５に対向して接続したＰＭＯＳトランジスタ１８０５Ａによって形成される。プルダウンドライバ論理回路１８０７は、ＧＮＤと第１のＮＭＯＳトランジスタ４０７の間に共通ノード４９５に対向して接続したＮＭＯＳトランジスタ１８０７Ａによって形成される。ＰＭＯＳトランジスタ１８０５Ａ及びＮＭＯＳトランジスタ１８０７Ａのそれぞれのゲートは、ノード１８０４において互いに接続される。
プルアップフィードバック論理回路１８０９は、ＶＤＤと第１のＰＭＯＳトランジスタ４０１の間に共通ノード４９５に対向して接続したＰＭＯＳトランジスタ１８０９Ａによって形成される。プルダウンフィードバック論理回路１８１１は、ＧＮＤと第２のＮＭＯＳトランジスタ４０５の間に共通ノード４９５に対向して接続したＮＭＯＳトランジスタ１８１１Ａによって形成される。ＰＭＯＳトランジスタ１８０９Ａ及びＮＭＯＳトランジスタ１８１１Ａのそれぞれのゲートは、フィードバックノード１８０３において互いに接続される。図１８Ｂに示しているプルアップドライバ論理回路１８０５、プルダウンドライバ論理回路１８０７、プルアップフィードバック論理回路１８０９、及びプルダウンフィードバック論理回路１８１１の実施は例示的なものであることを理解すべきである。他の実施形態では、プルアップドライバ論理回路１８０５、プルダウンドライバ論理回路１８０７、プルアップフィードバック論理回路１８０９、及びプルダウンフィードバック論理回路１８１１を実施するのに、図１８Ｂに示しているものとは異なる論理回路を用いることができる。

図１８Ｃは、制限付きゲートレベルレイアウトアーキテクチャの交差結合トランジスタレイアウトを用いて実施された本発明の一実施形態による図１８Ｂのラッチ回路の多重レベルレイアウトを示している。第１のＰＭＯＳトランジスタ４０１のゲート電極４０１Ａと、第１のＮＭＯＳトランジスタ４０７のゲート電極４０７Ａとの間の電気接続４９１は、ゲートコンタクト１８１３、（１次元）メタル１構造１８１５、ビア１８１７、（１次元）メタル２構造１８１９、ビア１８２１、（１次元）メタル１構造１８２３、及びゲートコンタクト１８２５を含む多重レベル接続によって形成される。第２のＰＭＯＳトランジスタ４０３のゲート電極４０３Ａと、第２のＮＭＯＳトランジスタ４０５のゲート電極４０５Ａとの間の電気接続４９３は、ゲートコンタクト１８２７、（２次元）メタル１構造１８２９、及びゲートコンタクト１８３１を含む多重レベル接続によって形成される。
共通ノード電気接続４９５は、拡散コンタクト１８３３、（１次元）メタル１構造１８３５、ビア１８３７、（１次元）メタル２構造１８３９、ビア１８４１、（２次元）メタル１構造１８４３、及び拡散コンタクト１８４５を含む多重レベル接続によって形成される。インバータ１８０１を形成するトランジスタを破線１８０１Ｌによって囲んだ領域内に示している。

図１９Ａは、２つの交差結合トランジスタ４０１及び４０５が、出力ノード４９５に直接に接続したままであり、かつ２つの交差結合トランジスタ４０３及び４０７が、共通ノード４９５に対してそれぞれプルアップドライバ論理回路１８０５及びプルダウンドライバ論理回路１８０７の外側に位置決めされた本発明の一実施形態による図１８Ａのラッチ回路を示している。プルアップドライバ論理回路１８０５は、第２のＰＭＯＳトランジスタ４０３と共通ノード４９５の間に電気的に接続される。プルダウンドライバ論理回路１８０７は、第１のＮＭＯＳトランジスタ４０７と共通ノード４９５の間に電気的に接続される。ＰＭＯＳ／ＮＭＯＳトランジスタ４０３／４０７を共通ノード４９５に対してこれらのトランジスタのプルアップ／プルダウンドライバ論理回路１８０５／１８０７の外側に位置決めし直していることを除いては、図１９Ａの回路は、図１８Ａの回路と同じである。

図１９Ｂは、本発明の一実施形態による図１９Ａのラッチ回路の例示的実施をプルアップドライバ論理回路１８０５、プルダウンドライバ論理回路１８０７、プルアップフィードバック論理回路１８０９、及びプルダウンフィードバック論理回路１８１１の詳細図と併せて示している。図１８Ｂに関連して上述したように、プルアップフィードバック論理回路１８０９は、ＶＤＤと第１のＰＭＯＳトランジスタ４０１の間に共通ノード４９５に対向して接続したＰＭＯＳトランジスタ１８０９Ａによって形成される。同様に、プルダウンフィードバック論理回路１８１１は、ＧＮＤと第２のＮＭＯＳトランジスタ４０５の間に共通ノード４９５に対向して接続したＮＭＯＳトランジスタ１８１１Ａによって形成される。ＰＭＯＳトランジスタ１８０９Ａ及びＮＭＯＳトランジスタ１８１１Ａのそれぞれのゲートは、フィードバックノード１８０３において互いに接続される。プルアップドライバ論理回路１８０５は、第２のＰＭＯＳトランジスタ４０３と共通ノード４９５の間に接続されたＰＭＯＳトランジスタ１８０５Ａによって形成される。プルダウンドライバ論理回路１８０７は、第１のＮＭＯＳトランジスタ４０７と共通ノード４９５の間に接続されたＮＭＯＳトランジスタ１８０７Ａによって形成される。ＰＭＯＳトランジスタ１８０５Ａ及びＮＭＯＳトランジスタ１８０７Ａのそれぞれのゲートは、ノード１８０４において互いに接続される。図１９Ｂに示しているプルアップドライバ論理回路１８０５、プルダウンドライバ論理回路１８０７、プルアップフィードバック論理回路１８０９、及びプルダウンフィードバック論理回路１８１１の実施は例示的なものであることを理解すべきである。他の実施形態では、プルアップドライバ論理回路１８０５、プルダウンドライバ論理回路１８０７、プルアップフィードバック論理回路１８０９、及びプルダウンフィードバック論理回路１８１１を実施するのに、図１９Ｂに示しているものとは異なる論理回路を用いることができる。

図１９Ｃは、制限付きゲートレベルレイアウトアーキテクチャの交差結合トランジスタレイアウトを用いて実施された本発明の一実施形態による図１９Ｂのラッチ回路の多重レベルレイアウトを示している。第１のＰＭＯＳトランジスタ４０１のゲート電極４０１Ａと、第１のＮＭＯＳトランジスタ４０７のゲート電極４０７Ａとの間の電気接続４９１は、ゲートコンタクト１９０１、（１次元）メタル１構造１９０３、ビア１９０５、（１次元）メタル２構造１９０７、ビア１９０９、（１次元）メタル１構造１９１１、及びゲートコンタクト１９１３を含む多重レベル接続によって形成される。第２のＰＭＯＳトランジスタ４０３のゲート電極４０３Ａと、第２のＮＭＯＳトランジスタ４０５のゲート電極４０５Ａとの間の電気接続４９３は、ゲートコンタクト１９１５、（２次元）メタル１構造１９１７、及びゲートコンタクト１９１９を含む多重レベル接続によって形成される。
共通ノード電気接続４９５は、拡散コンタクト１９２１、（１次元）メタル１構造１９２３、ビア１９２５、（１次元）メタル２構造１９２７、ビア１９２９、（２次元）メタル１構造１９３１、及び拡散コンタクト１９３３を含む多重レベル接続によって形成される。インバータ１８０１を形成するトランジスタを破線１８０１Ｌによって囲んだ領域内に示している。

図２０Ａは、２つの交差結合トランジスタ４０３及び４０７が、出力ノード４９５に直接に接続したままであり、かつ２つの交差結合トランジスタ４０１及び４０５が、共通ノード４９５に対してそれぞれプルアップフィードバック論理回路１８０９及びプルダウンフィードバック論理回路１８１１の外側に位置決めされた本発明の一実施形態による図１８Ａのラッチ回路を示している。プルアップフィードバック論理回路１８０９は、第１のＰＭＯＳトランジスタ４０１と共通ノード４９５の間に電気的に接続される。プルダウンフィードバック論理回路１８１１は、第２のＮＭＯＳトランジスタ４０５と共通ノード４９５の間に電気的に接続される。ＰＭＯＳ／ＮＭＯＳトランジスタ４０１／４０５を共通ノード４９５に対してこれらのトランジスタのプルアップ／プルダウンフィードバック論理回路１８０９／１８１１の外側に位置決めし直していることを除いては、図２０Ａの回路は、図１８Ａの回路と同じである。

図２０Ｂは、本発明の一実施形態による図２０Ａのラッチ回路の例示的実施をプルアップドライバ論理回路１８０５、プルダウンドライバ論理回路１８０７、プルアップフィードバック論理回路１８０９、及びプルダウンフィードバック論理回路１８１１の詳細図と併せて示している。プルアップフィードバック論理回路１８０９は、第１のＰＭＯＳトランジスタ４０１と共通ノード４９５の間に接続されたＰＭＯＳトランジスタ１８０９Ａによって形成される。同様に、プルダウンフィードバック論理回路１８１１は、第２のＮＭＯＳトランジスタ４０５と共通ノード４９５の間に接続されたＮＭＯＳトランジスタ１８１１Ａによって形成される。ＰＭＯＳトランジスタ１８０９Ａ及びＮＭＯＳトランジスタ１８１１Ａのそれぞれのゲートは、フィードバックノード１８０３において互いに接続される。プルアップドライバ論理回路１８０５は、ＶＤＤと第２のＰＭＯＳトランジスタ４０３の間に接続されたＰＭＯＳトランジスタ１８０５Ａによって形成される。プルダウンドライバ論理回路１８０７は、ＧＮＤと第１のＮＭＯＳトランジスタ４０７の間に接続されたＮＭＯＳトランジスタ１８０７Ａによって形成される。ＰＭＯＳトランジスタ１８０５Ａ及びＮＭＯＳトランジスタ１８０７Ａのそれぞれのゲートは、ノード１８０４において互いに接続される。図２０Ｂに示しているプルアップドライバ論理回路１８０５、プルダウンドライバ論理回路１８０７、プルアップフィードバック論理回路１８０９、及びプルダウンフィードバック論理回路１８１１の実施は例示的なものであることを理解すべきである。他の実施形態では、プルアップドライバ論理回路１８０５、プルダウンドライバ論理回路１８０７、プルアップフィードバック論理回路１８０９、及びプルダウンフィードバック論理回路１８１１を実施するのに、図２０Ｂに示しているものとは異なる論理回路を用いることができる。

図２０Ｃは、制限付きゲートレベルレイアウトアーキテクチャの交差結合トランジスタレイアウトを用いて実施された本発明の一実施形態による図２０Ｂのラッチ回路の多重レベルレイアウトを示している。第１のＰＭＯＳトランジスタ４０１のゲート電極４０１Ａと、第１のＮＭＯＳトランジスタ４０７のゲート電極４０７Ａとの間の電気接続４９１は、ゲートコンタクト２００１、（１次元）メタル１構造２００３、ビア２００５、（１次元）メタル２構造２００７、ビア２００９、（１次元）メタル１構造２０１１、及びゲートコンタクト２０１３を含む多重レベル接続によって形成される。第２のＰＭＯＳトランジスタ４０３のゲート電極４０３Ａと、第２のＮＭＯＳトランジスタ４０５のゲート電極４０５Ａとの間の電気接続４９３は、ゲートコンタクト２０１５、（１次元）メタル１構造２０１７、及びゲートコンタクト２０１９を含む多重レベル接続によって形成される。
共通ノード電気接続４９５は、拡散コンタクト２０２１、（２次元）メタル１構造２０２３、及び拡散コンタクト２０２５を含む多重レベル接続によって形成される。インバータ１８０１を形成するトランジスタを破線１８０１Ｌによって囲んだ領域内に示している。

図２１Ａは、交差結合トランジスタ（４０１、４０３、４０５、４０７）が接続されて共通ノード４９５への２つの伝送ゲート２１０３、２１０５が形成された本発明の一実施形態による汎用ラッチ回路を示している。上述のように、第１のＰＭＯＳトランジスタ４０１のゲートと第１のＮＭＯＳトランジスタ４０７のゲートとは、電気接続４９１によって示しているように電気的に接続される。同様に、第２のＰＭＯＳトランジスタ４０３のゲートと第２のＮＭＯＳトランジスタ４０５のゲートとは、電気接続４９３によって示しているように電気的に接続される。第１のＰＭＯＳトランジスタ４０１と第２のＮＭＯＳトランジスタ４０５とは接続されて、共通ノード４９５への第１の伝送ゲート２１０３が形成される。第２のＰＭＯＳトランジスタ４０３と第１のＮＭＯＳトランジスタ４０７とは接続されて、共通ノード４９５への第２の伝送ゲート２１０５が形成される。第１のＰＭＯＳトランジスタ４０１と第２のＮＭＯＳトランジスタ４０５の両方に、共通ノード４９５と反対の端子においてフィードバック論理回路２１０９が電気的に接続される。第２のＰＭＯＳトランジスタ４０３と第１のＮＭＯＳトランジスタ４０７の両方に、共通ノード４９５と反対の端子において駆動論理回路２１０７が電気的に接続される。更に、共通ノード４９５は、インバータ１８０１の入力に接続される。インバータ１８０１の出力は、フィードバックノード２１０１に電気的に接続される。他の実施形態では、インバータ１８０１は、特に、２つの入力ＮＯＲゲート、２つの入力ＮＡＮＤゲートのようなあらゆる論理関数、又はあらゆる複雑な論理関数で置換することができることを理解すべきである。

図２１Ｂは、本発明の一実施形態による図２１Ａのラッチ回路の例示的実施を駆動論理回路２１０７及びフィードバック論理回路２１０９の詳細図と併せて示している。駆動論理回路２１０７は、インバータ２１０７Ａによって形成される。同様に、フィードバック論理回路２１０９は、インバータ２１０９Ａによって形成される。他の実施形態では、駆動論理回路２１０７及び／又は２１０９は、インバータ以外の論理回路によって形成することができることを理解すべきである。

図２１Ｃは、制限付きゲートレベルレイアウトアーキテクチャの交差結合トランジスタレイアウトを用いて実施された本発明の一実施形態による図２１Ｂのラッチ回路の多重レベルレイアウトを示している。第１のＰＭＯＳトランジスタ４０１のゲート電極４０１Ａと、第１のＮＭＯＳトランジスタ４０７のゲート電極４０７Ａとの間の電気接続４９１は、ゲートコンタクト２１１１、（１次元）メタル１構造２１１３、ビア２１１５、（１次元）メタル２構造２１１７、ビア２１１９、（１次元）メタル１構造２１２１、及びゲートコンタクト２１２３を含む多重レベル接続によって形成される。第２のＰＭＯＳトランジスタ４０３のゲート電極４０３Ａと、第２のＮＭＯＳトランジスタ４０５のゲート電極４０５Ａとの間の電気接続４９３は、ゲートコンタクト２１２５、（２次元）メタル１構造２１２７、及びゲートコンタクト２１２９を含む多重レベル接続によって形成される。
共通ノード電気接続４９５は、拡散コンタクト２１３１、（１次元）メタル１構造２１３３、ビア２１３５、（１次元）メタル２構造２１３７、ビア２１３９、（２次元）メタル１構造２１４１、及び拡散コンタクト２１４３を含む多重レベル接続によって形成される。インバータ２１０７Ａを形成するトランジスタを破線２１０７ＡＬによって囲んだ領域内に示している。インバータ２１０９Ａを形成するトランジスタを破線２１０９ＡＬによって囲んだ領域内に示している。インバータ１８０１を形成するトランジスタは、破線１８０１Ｌによって囲んだ領域内に示している。

図２２Ａは、４つの交差結合トランジスタのうちの２つのトランジスタ（４０３、４０７）が接続されて共通ノード４９５への伝送ゲート２１０５が形成された本発明の一実施形態による汎用ラッチ回路を示している。上述のように、第１のＰＭＯＳトランジスタ４０１のゲートと第１のＮＭＯＳトランジスタ４０７のゲートとは、電気接続４９１によって示しているように電気的に接続される。同様に、第２のＰＭＯＳトランジスタ４０３のゲートと第２のＮＭＯＳトランジスタ４０５のゲートとは、電気接続４９３によって示しているように電気的に接続される。第２のＰＭＯＳトランジスタ４０３と第１のＮＭＯＳトランジスタ４０７とは接続されて、共通ノード４９５への伝送ゲート２１０５が形成される。第２のＰＭＯＳトランジスタ４０３と第１のＮＭＯＳトランジスタ４０７の両方に、共通ノード４９５と反対の端子において駆動論理回路２２０１が電気的に接続される。
第１のＰＭＯＳトランジスタ４０１には、共通ノード４９５と反対の端子においてプルアップフィードバック論理回路２２０３が電気的に接続される。同様に、第２のＮＭＯＳトランジスタ４０５には、共通ノード４９５と反対の端子においてプルダウンフィードバック論理回路２２０５が電気的に接続される。

図２２Ｂは、本発明の一実施形態による図２２Ａのラッチ回路の例示的実施を駆動論理回路２２０１、プルアップフィードバック論理回路２２０３、及びプルダウンフィードバック論理回路２２０５の詳細図と併せて示している。駆動論理回路２２０１は、インバータ２２０１Ａによって形成される。プルアップフィードバック論理回路２２０３は、ＶＤＤと第１のＰＭＯＳトランジスタ４０１の間に接続されたＰＭＯＳトランジスタ２２０３Ａによって形成される。プルダウンフィードバック論理回路２２０５は、ＧＮＤと第２のＮＭＯＳトランジスタ４０５の間に接続されたＮＭＯＳトランジスタ２２０５Ａによって形成される。ＰＭＯＳトランジスタ２２０３Ａ及びＮＭＯＳトランジスタ２２０５Ａのそれぞれのゲートは、フィードバックノード２１０１において互いに接続される。他の実施形態では、駆動論理回路２２０１は、インバータ以外の論理回路によって形成することができることを理解すべきである。同様に、他の実施形態では、プルアップフィードバック論理回路２２０３及び／又はプルダウンフィードバック論理回路２２０５は、図２２Ｂに示しているものとは異なる論理回路によって形成することができることを理解すべきである。

図２２Ｃは、制限付きゲートレベルレイアウトアーキテクチャの交差結合トランジスタレイアウトを用いて実施された本発明の一実施形態による図２２Ｂのラッチ回路の多重レベルレイアウトを示している。第１のＰＭＯＳトランジスタ４０１のゲート電極４０１Ａと、第１のＮＭＯＳトランジスタ４０７のゲート電極４０７Ａとの間の電気接続４９１は、ゲートコンタクト２２０７、（１次元）メタル１構造２２０９、ビア２２１１、（１次元）メタル２構造２２１３、ビア２２１５、（１次元）メタル１構造２２１７、及びゲートコンタクト２２１９を含む多重レベル接続によって形成される。第２のＰＭＯＳトランジスタ４０３のゲート電極４０３Ａと、第２のＮＭＯＳトランジスタ４０５のゲート電極４０５Ａとの間の電気接続４９３は、ゲートコンタクト２２２１、（２次元）メタル１構造２２２３、及びゲートコンタクト２２２５を含む多重レベル接続によって形成される。
共通ノード電気接続４９５は、拡散コンタクト２２２７、（１次元）メタル１構造２２２９、ビア２２３１、（１次元）メタル２構造２２３３、ビア２２３５、（２次元）メタル１構造２２３７、及び拡散コンタクト２２３９を含む多重レベル接続によって形成される。インバータ２２０１Ａを形成するトランジスタを破線２２０１ＡＬによって囲んだ領域内に示している。インバータ１８０１を形成するトランジスタは、破線１８０１Ｌによって囲んだ領域内に示している。

（例示的な実施形態）
一実施形態では、交差結合トランジスタ構成は、半導体チップ内に形成される。この実施形態を図２に関連して一部例示する。この実施形態では、第１のＰチャンネルトランジスタ（４０１）は、チップのゲートレベル内に形成された第１のゲート電極（４０１Ａ）を含むように形成される。同様に、第１のＮチャンネルトランジスタ（４０７）は、チップのゲートレベル内に形成された第２のゲート電極（４０７Ａ）を含むように形成される。第１のＮチャンネルトランジスタ（４０７）の第２のゲート電極（４０７Ａ）は、第１のＰチャンネルトランジスタ（４０１）の第１のゲート電極（４０１Ａ）に電気的に接続される。更に、第２のＰチャンネルトランジスタ（４０３）は、チップのゲートレベル内に形成された第３のゲート電極（４０３Ａ）を含むように形成される。同様に、第２のＮチャンネルトランジスタ（４０５）は、チップのゲートレベル内に形成された第４のゲート電極（４０５Ａ）を含むように形成される。第２のＮチャンネルトランジスタ（４０５）の第４のゲート電極（４０５Ａ）は、第２のＰチャンネルトランジスタ（４０３）の第３のゲート電極（４０３Ａ）に電気的に接続される。更に、第１のＰチャンネルトランジスタ（４０１）、第１のＮチャンネルトランジスタ（４０７）、第２のＰチャンネルトランジスタ（４０３）、及び第２のＮチャンネルトランジスタ（４０５）は、共通ノード（４９５）に電気的に接続されたそれぞれの拡散端子を有する。

一部の実施形態では、第１のＰチャンネルトランジスタ（４０１）、第１のＮチャンネルトランジスタ（４０７）、第２のＰチャンネルトランジスタ（４０３）、及び第２のＮチャンネルトランジスタ（４０５）のうちの１つ又はそれよりも多くは、電気的に並列に接続されたいくつかのトランジスタによってそれぞれ実施することができることを理解すべきである。この事例では、電気的に並列に接続したトランジスタは、第１のＰチャンネルトランジスタ（４０１）、第１のＮチャンネルトランジスタ（４０７）、第２のＰチャンネルトランジスタ（４０３）、及び第２のＮチャンネルトランジスタ（４０５）のうちのいずれかに対応する１つのデバイスと見なすことができる。交差結合トランジスタ構成の所定のトランジスタを形成する複数のトランジスタの並列電気接続は、所定のトランジスタにおける望ましい駆動強度を得る上で利用することができることを理解すべきである。

一実施形態では、第１（４０１Ａ）、第２（４０７Ａ）、第３（４０３Ａ）、及び第４（４０５Ａ）のゲート電極の各々は、図３に関連して説明したもののようないくつかのゲート電極トラックのうちのいずれかに沿って延びるように形成される。これらのいくつかのゲート電極トラックは、チップのゲートレベルにわたって互いに対して平行な向きに延びている。同様に、第１（４０１Ａ）、第２（４０７Ａ）、第３（４０３Ａ）、及び第４（４０５Ａ）のゲート電極の各々は、ゲートレベル特徴部レイアウトチャンネル内に形成されたそれぞれのゲートレベル特徴部の一部分に対応することを理解すべきである。各ゲートレベル特徴部は、そのゲートレベル特徴部レイアウトチャンネル内で、隣接するゲートレベル特徴部レイアウトチャンネル内に形成された別のゲートレベル特徴部と物理的に接触することなく形成される。図３Ｂに関連して上述したように、各ゲートレベル特徴部レイアウトチャンネルは、所定のゲート電極トラックに関連付けられ、この所定のゲート電極トラックに沿って、かつ所定のゲート電極トラックから隣接するゲート電極トラック又はレイアウト境界の外側の仮想ゲート電極トラックのうちのいずれか最近接のものまで垂直外向きに各反対方向に延びるレイアウト領域に対応する。

図１０、図１１、図１４Ｃ、図１５Ｃ、図１６Ｃ、図１７Ｃ、図１８Ｃ、図１９Ｃ、図２０Ｃ、図２１Ｃ、図２２Ｃの例示的レイアウトにあるもののような上述の実施形態の様々な実施において、第２のゲート電極（４０７Ａ）は、ゲートレベル以外のいずれかのチップレベル内に形成された少なくとも１つの導電体を通じて第１のゲート電極（４０１Ａ）に電気的に接続される。更に、第４のゲート電極（４０５Ａ）は、ゲートレベル以外のいずれかのチップレベル内に形成された少なくとも１つの導電体を通じて第３のゲート電極（４０３Ａ）に電気的に接続される。

図１３の例示的レイアウトにあるもののような上述の実施形態の様々な実施において、第２のゲート電極（４０７Ａ）と第１のゲート電極（４０１Ａ）の両方は、単一のゲート電極トラックに沿ってｐ型拡散領域とｎ型拡散領域の両方にわたって延びる同じゲートレベル特徴部レイアウトチャンネル内に形成された単一のゲートレベル特徴部から形成される。更に、第４のゲート電極（４０５Ａ）は、ゲートレベル以外のいずれかのチップレベル内に形成された少なくとも１つの導電体を通じて第３のゲート電極（４０３Ａ）に電気的に接続される。

図１２の例示的レイアウトにあるもののような上述の実施形態の様々な実施において、第２のゲート電極（４０７Ａ）と第１のゲート電極（４０１Ａ）の両方は、第１のゲート電極トラックに沿ってｐ型拡散領域とｎ型拡散領域の両方にわたって延びる第１のゲートレベル特徴部レイアウトチャンネル内に形成された第１のゲートレベル特徴部から形成される。更に、第４のゲート電極（４０５Ａ）と第３のゲート電極（４０３Ａ）の両方は、第２のゲート電極トラックに沿ってｐ型拡散領域とｎ型拡散領域の両方にわたって延びる第２のゲートレベル特徴部レイアウトチャンネル内に形成された第２のゲートレベル特徴部から形成される。

一実施形態では、上述のゲート電極の交差結合トランジスタ構成は、いかなる伝送ゲートも持たないマルチプレクサを実施するのに用いられる。この実施形態を図１４〜図１５に関連して一部例示する。この実施形態では、プルアップ論理回路の第１の構成（１４０１）は、第１のＰチャンネルトランジスタ（４０１）に電気的に接続され、プルダウン論理回路の第１の構成（１４０７）は、第１のＮチャンネルトランジスタ（４０７）に電気的に接続され、プルアップ論理回路の第２の構成（１４０５）は、第２のＰチャンネルトランジスタ（４０３）に電気的に接続され、プルダウン論理回路の第２の構成（１４０３）は、第２のＮチャンネルトランジスタ（４０５）に電気的に接続される。

図１４Ｂ及び図１５Ｂの特定的な実施形態では、プルアップ論理回路の第１の構成（１４０１）は、第３のＰチャンネルトランジスタ（１４０１Ａ）によって形成され、プルダウン論理回路の第２の構成（１４０３）は、第３のＮチャンネルトランジスタ（１４０３Ａ）によって形成される。第３のＰチャンネルトランジスタ（１４０１Ａ）及び第３のＮチャンネルトランジスタ（１４０３Ａ）のそれぞれのゲートは、実質的に同等な電気信号を受け取るように互いに電気的に接続される。更に、プルダウン論理回路の第１の構成（１４０７）は、第４のＮチャンネルトランジスタ（１４０７Ａ）によって形成され、プルアップ論理回路の第２の構成（１４０５）は、Ｐチャンネルトランジスタ（１４０５Ａ）によって形成される。第４のＰチャンネルトランジスタ（１４０５Ａ）及び第４のＮチャンネルトランジスタ（１４０７Ａ）のそれぞれのゲートは、実質的に同等な電気信号を受け取るように互いに電気的に接続される。

一実施形態では、上述のゲート電極の交差結合トランジスタ構成は、１つの伝送ゲートを有するマルチプレクサを実施するのに用いられる。この実施形態を図１７に関連して一部例示する。この実施形態では、プルアップ論理回路の第１の構成（１７０３）は、第１のＰチャンネルトランジスタ（４０１）に電気的に接続され、プルダウン論理回路の第１の構成（１７０５）は、第２のＮチャンネルトランジスタ（４０５）に電気的に接続され、マルチプレックス回路駆動論理回路（１７０１）は、第２のＰチャンネルトランジスタ（４０３）と第１のＮチャンネルトランジスタ（４０７）の両方に電気的に接続される。

図１７Ｂの例示的な実施形態では、プルアップ論理回路の第１の構成（１７０３）は、第３のＰチャンネルトランジスタ（１７０３Ａ）によって形成され、プルダウン論理回路の第１の構成（１７０５）は、第３のＮチャンネルトランジスタ（１７０５Ａ）によって形成される。第３のＰチャンネルトランジスタ（１７０３Ａ）及び第３のＮチャンネルトランジスタ（１７０５Ａ）のそれぞれのゲートは、実質的に同等な電気信号を受け取るように互いに電気的に接続される。同様に、マルチプレックス回路駆動論理回路（１７０１）は、インバータ（１７０１Ａ）によって形成される。

一実施形態では、上述のゲート電極の交差結合トランジスタ構成は、いかなる伝送ゲートも持たないラッチを実施するのに用いられる。この実施形態を図１８〜図２０に関連して一部例示する。この実施形態では、プルアップドライバ論理回路（１８０５）は、第２のＰチャンネルトランジスタ（４０３）に電気的に接続され、プルダウンドライバ論理回路（１８０７）は、第１のＮチャンネルトランジスタ（４０７）に電気的に接続され、プルアップフィードバック論理回路（１８０９）は、第１のＰチャンネルトランジスタ（４０１）に電気的に接続され、プルダウンフィードバック論理回路（１８１１）は、第２のＮチャンネルトランジスタ（４０５）に電気的に接続される。また、ラッチは、共通ノード（４９５）に接続した入力と、フィードバックノード（１８０３）に接続した出力とを有するインバータ（１８０１）を含む。プルアップフィードバック論理回路（１８０９）及びプルダウンフィードバック論理回路（１８１１）の各々は、フィードバックノード（１８０３）に接続される。

図１８Ｂ、図１９Ｂ、及び図２０Ｂの例示的な実施形態では、プルアップドライバ論理回路（１８０５）は、第３のＰチャンネルトランジスタ（１８０５Ａ）によって形成され、プルダウンドライバ論理回路（１８０７）は、第３のＮチャンネルトランジスタ（１８０７Ａ）によって形成される。第３のＰチャンネルトランジスタ（１８０５Ａ）及び第３のＮチャンネルトランジスタ（１８０７Ａ）のそれぞれのゲートは、実質的に同等な電気信号を受け取るように互いに電気的に接続される。更に、プルアップフィードバック論理回路（１８０９）は、第４のＰチャンネルトランジスタ（１８０９Ａ）によって形成され、プルダウンフィードバック論理回路（１８１１）は、第４のＮチャンネルトランジスタ（１８１１Ａ）によって形成される。第４のＰチャンネルトランジスタ（１８０９Ａ）及び第４のＮチャンネルトランジスタ（１８１１Ａ）のそれぞれのゲートは、フィードバックノード（１８０３）において互いに電気的に接続される。

一実施形態では、上述のゲート電極の交差結合トランジスタ構成は、２つの伝送ゲートを有するラッチを実施するのに用いられる。この実施形態を図２１に関連して一部例示する。この実施形態では、駆動論理回路（２１０７）は、第２のＰチャンネルトランジスタ（４０３）と第１のＮチャンネルトランジスタ（４０７）の両方に電気的に接続される。
同様に、フィードバック論理回路（２１０９）は、第１のＰチャンネルトランジスタ（４ ０１）と第２のＮチャンネルトランジスタ（４０５）の両方に電気的に接続される。更に、ラッチは、共通ノード（４９５）に接続した入力と、フィードバックノード（２１０１）に接続した出力とを有する第１のインバータ（１８０１）を含む。フィードバック論理回路（２１０９）は、フィードバックノード（２１０１）に電気的に接続される。図２１Ｂの例示的な実施形態では、駆動論理回路（２１０７）は、第２のインバータ（２１０７Ａ）によって形成され、フィードバック論理回路（２１０９）は、第３のインバータ（２１０９Ａ）によって形成される。

一実施形態では、上述のゲート電極の交差結合トランジスタ構成は、１つの伝送ゲートを有するラッチを実施するのに用いられる。この実施形態を図２２に関連して一部例示する。この実施形態では、駆動論理回路（２２０１）は、第２のＰチャンネルトランジスタ（４０３）と第１のＮチャンネルトランジスタ（４０７）の両方に電気的に接続される。
同様に、プルアップフィードバック論理回路（２２０３）は、第１のＰチャンネルトランジスタ（４０１）に電気的に接続され、プルダウンフィードバック論理回路（２２０５）は、第２のＮチャンネルトランジスタ（４０５）に電気的に接続される。更に、ラッチは、共通ノード（４９５）に接続した入力と、フィードバックノード（２１０１）に接続した出力とを有する第１のインバータ（１８０１）を含む。プルアップフィードバック論理回路（２２０３）とプルダウンフィードバック論理回路（２２０５）の両方は、フィードバックノード（２１０１）に電気的に接続される。図２２Ｂの例示的な実施形態では、駆動論理回路（２２０１）は、第２のインバータ（２２０１Ａ）によって形成される。同様に、プルアップフィードバック論理回路（２２０３）は、第１のＰチャンネルトランジスタ（４０１）とフィードバックノード（２１０１）の間に電気的に接続された第３のＰチャンネルトランジスタ（２２０３Ａ）によって形成される。プルダウンフィードバック論理回路（２２０５）は、第２のＮチャンネルトランジスタ（４０５）とフィードバックノード（２１０１）の間に電気的に接続された第３のＮチャンネルトランジスタ（２２０５Ａ）によって形成される。

本明細書に開示する制限付きゲートレベルレイアウトアーキテクチャ内に実施される交差結合トランジスタレイアウトは、コンピュータ可読媒体上のデジタルフォーマットのような有形形態で記憶することができることを理解すべきである。また、本明細書に説明する発明は、コンピュータ可読媒体上のコンピュータ可読コードとして実施することができる。コンピュータ可読媒体は、後にコンピュータシステムによって読み取ることができるデータを記憶することができるあらゆるデータ記憶デバイスである。コンピュータ可読媒体の例は、ハードドライブ、ネットワーク接続ストレージ（ＮＡＳ）、読取専用メモリ、ランダムアクセスメモリ、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、磁気テープ、並びに他の光学的及び非光学的データ記憶デバイスを含む。コンピュータ可読媒体は、コンピュータ可読コードが分散方式で記憶及び実行されるように、結合されたコンピュータシステムのネットワーク上に分散させることができる。

本明細書に説明する本発明の一部を形成する作動のうちのいずれかは、有用なマシン作動である。本発明は、これらの作動を行うためのデバイス又は装置にも関する。装置は、特殊用途コンピュータのような必要とされる用途に向けて特別に構成されたものとすることができる。コンピュータは、特殊用途コンピュータとして定められる場合には、特殊用途に向けて作動させることができることには変わりはないが、特殊用途の一部ではない他の処理、プログラム実行、又はルーチンを行うことができる。代替的に、作動は、コンピュータメモリ、キャッシュに記憶されるか又はネットワーク上で得られる１つ又はそれよりも多くのコンピュータプログラムによって選択的に作動又は構成された汎用コンピュータによって処理することができる。データがネットワーク上で得られる場合には、データをネットワーク上、例えば、コンピュータリソースクラウド上の他のコンピュータによって処理することができる。

本発明の実施形態は、データを１つの状態から別の状態へと変換するマシンとして形成することができる。データは、電子信号として表すことができる項目であり、電子的にデータを操作することができる項目を表すことができる。変換されたデータは、一部の場合には、データ変換から生じる物理的な物体を表すディスプレイ上に視覚的に示すことができる。変換されたデータは、ストレージに一般的に保存するか又は物理的で有形の物体の構成又は描写を可能にする特定のフォーマットで保存することができる。一部の実施形態では、操作は、プロセッサによって行うことができる。従って、そのような例では、プロセッサが、データを１つのものから別のものへと変換する。更に、これらの方法は、ネットワーク上で接続することができる１つ又はそれよりも多くのマシン又はプロセッサによって処理することができる。各マシンは、データを１つの状態又はものから別の状態又はものへと変換することができ、データを処理し、データをストレージに保存し、データをネットワーク上で送信し、結果を表示し、又は結果を別のマシンに通信することができる。

本発明をいくつかの実施形態に関して説明したが、当業者は、上述の明細書を読解して図面を精査することにより、これらの実施形態の様々な代替、追加、置換、及び均等物を実現することになることは認められるであろう。従って、本発明は、本発明の精神及び範囲に収まる全てのそのような代替、追加、置換、及び均等物を含むことを意図している。

４０１ 第１のＰＭＯＳトランジスタ
４０７ 第１のＮＭＯＳトランジスタ
４５０ ゲート電極トラック
４８０、４８２ ｐ型拡散領域
４８４、４８６ ｎ型拡散領域

Claims (32)

1. チップのゲートレベル内に形成された第１のゲート電極を含む第１のＰチャンネルトランジスタと、
   前記チップの前記ゲートレベル内に形成されて前記第１のＰチャンネルトランジスタの前記第１のゲート電極に電気的に接続された第２のゲート電極を含む第１のＮチャンネルトランジスタと、
   チップの前記ゲートレベル内に形成された第３のゲート電極を含む第２のＰチャンネルトランジスタと、
   前記チップの前記ゲートレベル内に形成されて前記第２のＰチャンネルトランジスタの前記第３のゲート電極に電気的に接続された第４のゲート電極を含む第２のＮチャンネルトランジスタと、
   を含み、
   前記第１のＰチャンネルトランジスタ、第１のＮチャンネルトランジスタ、第２のＰチャンネルトランジスタ、及び第２のＮチャンネルトランジスタの各々は、共通ノードに電気的に接続されたそれぞれの拡散端子を有し、
   前記第１、第２、第３、及び第４のゲート電極の各々は、ゲートレベル特徴部レイアウトチャンネル内に形成されたそれぞれのゲートレベル特徴部の一部分に対応し、
   各ゲートレベル特徴部は、そのゲートレベル特徴部レイアウトチャンネル内に、隣接するゲートレベル特徴部レイアウトチャンネル内に形成された別のゲートレベル特徴部に物理的に接触することなく形成される、
   ことを特徴とする半導体チップ内の交差結合トランジスタ構成。
2. 前記第１、第２、第３、及び第４のゲート電極の各々は、いくつかのゲート電極トラックのうちのいずれかに沿って延びるように形成され、
   前記いくつかのゲート電極トラックは、前記チップの前記ゲートレベルにわたって互いに対して平行な向きに延びる、
   ことを特徴とする請求項１に記載の半導体チップ内の交差結合トランジスタ構成。
3. 各ゲートレベル特徴部レイアウトチャンネルは、所定のゲート電極トラックに関連付けられると共に、該所定のゲート電極トラックに沿って、かつ該所定のゲート電極トラックから隣接するゲート電極トラック又はレイアウト境界の外側の仮想ゲート電極トラックのうちのいずれか最近接のものまで各反対方向に垂直外向きに延びるレイアウト領域に対応することを特徴とする請求項２に記載の半導体チップ内の交差結合トランジスタ構成。
4. 前記第２のゲート電極及び前記第１のゲート電極の両方は、ｐ型拡散領域及びｎ型拡散領域の両方にわたって単一のゲート電極トラックに沿って延びる同じゲートレベル特徴部レイアウトチャンネル内に形成された単一のゲートレベル特徴部から形成され、
   前記第４のゲート電極は、前記ゲートレベル以外のいずれか１つのチップレベル内に形成された少なくとも１つの導電体を通じて前記第３のゲート電極に電気的に接続される、 ことを特徴とする請求項３に記載の半導体チップ内の交差結合トランジスタ構成。
5. 前記第２のゲート電極及び前記第１のゲート電極の両方は、ｐ型拡散領域及びｎ型拡散領域の両方にわたって第１のゲート電極トラックに沿って延びる第１のゲートレベル特徴部レイアウトチャンネル内に形成された第１のゲートレベル特徴部から形成され、
   前記第４のゲート電極及び前記第３のゲート電極の両方は、ｐ型拡散領域及びｎ型拡散領域の両方にわたって第２のゲート電極トラックに沿って延びる第２のゲートレベル特徴部レイアウトチャンネル内に形成された第２のゲートレベル特徴部から形成される、
   ことを特徴とする請求項３に記載の半導体チップ内の交差結合トランジスタ構成。
6. 前記第２のゲート電極は、前記ゲートレベル以外のいずれか１つのチップレベル内に形成された少なくとも１つの導電体を通じて前記第１のゲート電極に電気的に接続され、
   前記第４のゲート電極は、前記ゲートレベル以外のいずれか１つのチップレベル内に形成された少なくとも１つの導電体を通じて前記第３のゲート電極に電気的に接続される、 ことを特徴とする請求項１に記載の半導体チップ内の交差結合トランジスタ構成。
7. 前記第１のＰチャンネルトランジスタに電気的に接続されたプルアップ論理回路の第１の構成と、
   前記第１のＮチャンネルトランジスタに電気的に接続されたプルダウン論理回路の第１の構成と、
   前記第２のＰチャンネルトランジスタに電気的に接続されたプルアップ論理回路の第２の構成と、
   前記第２のＮチャンネルトランジスタに電気的に接続されたプルダウン論理回路の第２の構成と、
   を更に含むことを特徴とする請求項１に記載の半導体チップ内の交差結合トランジスタ構成。
8. 前記プルアップ論理回路の第１の構成は、第３のＰチャンネルトランジスタによって形成され、
   前記プルダウン論理回路の第２の構成は、第３のＮチャンネルトランジスタによって形成され、前記第３のＰチャンネルトランジスタ及び第３のＮチャンネルトランジスタのそれぞれのゲートが、実質的に同等な電気信号を受け取るように互いに電気的に接続され、 前記プルダウン論理回路の第１の構成は、第４のＮチャンネルトランジスタによって形成され、
   前記プルアップ論理回路の第２の構成は、第４のＰチャンネルトランジスタによって形成され、前記第４のＰチャンネルトランジスタ及び第４のＮチャンネルトランジスタのそれぞれのゲートが、実質的に同等な電気信号を受け取るように互いに電気的に接続される、
   ことを特徴とする請求項７に記載の半導体チップ内の交差結合トランジスタ構成。
9. 前記第１のＰチャンネルトランジスタに電気的に接続されたプルアップ論理回路の第１の構成と、
   前記第２のＮチャンネルトランジスタに電気的に接続されたプルダウン論理回路の第１の構成と、
   前記第２のＰチャンネルトランジスタ及び前記第１のＮチャンネルトランジスタの両方に電気的に接続されたマルチプレックス回路駆動論理回路と、
   を更に含むことを特徴とする請求項１に記載の半導体チップ内の交差結合トランジスタ構成。
10. 前記プルアップ論理回路の第１の構成は、第３のＰチャンネルトランジスタによって形成され、
    前記プルダウン論理回路の第１の構成は、第３のＮチャンネルトランジスタによって形成され、前記第３のＰチャンネルトランジスタ及び第３のＮチャンネルトランジスタのそれぞれのゲートが、実質的に同等な電気信号を受け取るように互いに電気的に接続され、 前記マルチプレックス回路駆動論理回路は、インバータによって形成される、
    ことを特徴とする請求項９に記載の半導体チップ内の交差結合トランジスタ構成。
11. 前記第２のＰチャンネルトランジスタに電気的に接続されたプルアップドライバ論理回路と、
    前記第１のＮチャンネルトランジスタに電気的に接続されたプルダウンドライバ論理回路と、
    前記第１のＰチャンネルトランジスタに電気的に接続されたプルアップフィードバック論理回路と、
    前記第２のＮチャンネルトランジスタに電気的に接続されたプルダウンフィードバック論理回路と、
    前記共通ノードに接続した入力と、前記プルアップフィードバック論理回路及びプルダウンフィードバック論理回路が接続したフィードバックノードに接続した出力とを有するインバータと、
    を更に含むことを特徴とする請求項１に記載の半導体チップ内の交差結合トランジスタ構成。
12. 前記プルアップドライバ論理回路は、第３のＰチャンネルトランジスタによって形成され、
    前記プルダウンドライバ論理回路は、第３のＮチャンネルトランジスタによって形成され、前記第３のＰチャンネルトランジスタ及び第３のＮチャンネルトランジスタのそれぞれのゲートが、実質的に同等な電気信号を受け取るように互いに電気的に接続され、
    前記プルアップフィードバック論理回路は、第４のＰチャンネルトランジスタによって形成され、
    前記プルダウンフィードバック論理回路は、第４のＮチャンネルトランジスタによって形成され、前記第４のＰチャンネルトランジスタ及び第４のＮチャンネルトランジスタのそれぞれのゲートが、前記フィードバックノードで互いに電気的に接続される、
    ことを特徴とする請求項１１に記載の半導体チップ内の交差結合トランジスタ構成。
13. 前記第２のＰチャンネルトランジスタ及び前記第１のＮチャンネルトランジスタの両方に電気的に接続された駆動論理回路と、
    前記第１のＰチャンネルトランジスタ及び前記第２のＮチャンネルトランジスタの両方に電気的に接続されたフィードバック論理回路と、
    前記共通ノードに接続した入力と、前記フィードバック論理回路が電気的に接続されたフィードバックノードに接続した出力とを有する第１のインバータと、
    を更に含むことを特徴とする請求項１に記載の半導体チップ内の交差結合トランジスタ構成。
14. 前記駆動論理回路は、第２のインバータによって形成され、
    前記フィードバック論理回路は、第３のインバータによって形成される、
    ことを特徴とする請求項１３に記載の半導体チップ内の交差結合トランジスタ構成。
15. 前記第２のＰチャンネルトランジスタ及び前記第１のＮチャンネルトランジスタの両方に電気的に接続された駆動論理回路と、
    前記第１のＰチャンネルトランジスタに電気的に接続されたプルアップフィードバック論理回路と、
    前記第２のＮチャンネルトランジスタに電気的に接続されたプルダウンフィードバック論理回路と、
    前記共通ノードに接続した入力と、前記プルアップフィードバック論理回路及びプルダウンフィードバック論理回路の両方が電気的に接続されたフィードバックノードに接続した出力とを有する第１のインバータと、
    を更に含むことを特徴とする請求項１に記載の半導体チップ内の交差結合トランジスタ構成。
16. 前記駆動論理回路は、第２のインバータによって形成され、
    前記プルアップフィードバック論理回路は、前記第１のＰチャンネルトランジスタと前記フィードバックノードの間に電気的に接続された第３のＰチャンネルトランジスタによって形成され、
    前記プルダウンフィードバック論理回路は、前記第２のＮチャンネルトランジスタと前記フィードバックノードの間に電気的に接続された第３のＮチャンネルトランジスタによって形成される、
    ことを特徴とする請求項１５に記載の半導体チップ内の交差結合トランジスタ構成。
17. チップのゲートレベル内に形成された第１のゲート電極を含む第１のＰチャンネルトランジスタと、
    前記チップの前記ゲートレベル内に形成されて前記第１のＰチャンネルトランジスタの前記第１のゲート電極に電気的に接続された第２のゲート電極を含む第１のＮチャンネルトランジスタと、
    チップの前記ゲートレベル内に形成された第３のゲート電極を含む第２のＰチャンネルトランジスタと、
    前記チップの前記ゲートレベル内に形成されて前記第２のＰチャンネルトランジスタの前記第３のゲート電極に電気的に接続された第４のゲート電極を含む第２のＮチャンネルトランジスタと、
    を含み、
    前記第１のＰチャンネルトランジスタ、第１のＮチャンネルトランジスタ、第２のＰチャンネルトランジスタ、及び第２のＮチャンネルトランジスタの各々は、共通ノードに電気的に接続されたそれぞれの拡散端子を有し、
    前記第１、第２、第３、及び第４のゲート電極の各々は、ゲートレベル特徴部レイアウトチャンネル内に形成されたそれぞれのゲートレベル特徴部の一部分に対応し、
    各ゲートレベル特徴部は、そのゲートレベル特徴部レイアウトチャンネル内に、隣接するゲートレベル特徴部レイアウトチャンネル内に形成された別のゲートレベル特徴部に物理的に接触することなく形成される、
    ことを特徴とする交差結合トランジスタレイアウト。
18. 前記第１、第２、第３、及び第４のゲート電極の各々は、いくつかのゲート電極トラックのうちのいずれかに沿って延びるように形成され、
    前記いくつかのゲート電極トラックは、前記チップの前記ゲートレベルにわたって互いに対して平行な向きに延びる、
    ことを特徴とする請求項１７に記載の交差結合トランジスタレイアウト。
19. 各ゲートレベル特徴部レイアウトチャンネルは、所定のゲート電極トラックに関連付けられると共に、該所定のゲート電極トラックに沿って、かつ該所定のゲート電極トラックから隣接するゲート電極トラック又はレイアウト境界の外側の仮想ゲート電極トラックのうちのいずれか最近接のものまで各反対方向に垂直外向きに延びるレイアウト領域に対応することを特徴とする請求項１８に記載の交差結合トランジスタレイアウト。
20. 前記第２のゲート電極及び前記第１のゲート電極の両方は、ｐ型拡散領域及びｎ型拡散領域の両方にわたって単一のゲート電極トラックに沿って延びる同じゲートレベル特徴部レイアウトチャンネル内に形成された単一のゲートレベル特徴部から形成され、
    前記第４のゲート電極は、前記ゲートレベル以外のいずれか１つのチップレベル内に形成された少なくとも１つの導電体を通じて前記第３のゲート電極に電気的に接続される、 ことを特徴とする請求項１９に記載の交差結合トランジスタレイアウト。
21. 前記第２のゲート電極及び前記第１のゲート電極の両方は、ｐ型拡散領域及びｎ型拡散領域の両方にわたって第１のゲート電極トラックに沿って延びる第１のゲートレベル特徴部レイアウトチャンネル内に形成された第１のゲートレベル特徴部から形成され、
    前記第４のゲート電極及び前記第３のゲート電極の両方は、ｐ型拡散領域及びｎ型拡散領域の両方にわたって第２のゲート電極トラックに沿って延びる第２のゲートレベル特徴部レイアウトチャンネル内に形成された第２のゲートレベル特徴部から形成される、
    ことを特徴とする請求項１９に記載の交差結合トランジスタレイアウト。
22. 前記第２のゲート電極は、前記ゲートレベル以外のいずれか１つのチップレベル内に形成された少なくとも１つの導電体を通じて前記第１のゲート電極に電気的に接続され、
    前記第４のゲート電極は、前記ゲートレベル以外のいずれか１つのチップレベル内に形成された少なくとも１つの導電体を通じて前記第３のゲート電極に電気的に接続される、 ことを特徴とする請求項１７に記載の交差結合トランジスタレイアウト。
23. 前記第１及び第２のゲート電極は、同じ第１のゲート電極トラックに沿って形成され、 前記第３及び第４のゲート電極は、同じ第２のゲート電極トラックに沿って形成される、
    ことを特徴とする請求項２２に記載の交差結合トランジスタレイアウト。
24. 第１のゲート電極によって形成された第１のＰチャンネルトランジスタと、
    第２のゲート電極によって形成された第１のＮチャンネルトランジスタと、
    第３のゲート電極によって形成された第２のＰチャンネルトランジスタと、
    第４のゲート電極によって形成された第２のＮチャンネルトランジスタと、
    を含み、
    前記第１、第２、第３、及び第４のゲート電極の各々は、半導体チップのゲートレベル内に形成され、かつ共通の拡散ノードと電気的に関連付けられ、
    前記第１のＰチャンネルトランジスタの前記第１のゲート電極は、前記第１のＮチャンネルトランジスタの前記第２のゲート電極に電気的に接続され、
    前記第２のＰチャンネルトランジスタの前記第３のゲート電極は、前記第２のＮチャンネルトランジスタの前記第４のゲート電極に電気的に接続され、
    前記第１、第２、第３、及び第４のゲート電極の各々は、ゲートレベル特徴部レイアウトチャンネル内に形成されたそれぞれのゲートレベル特徴部の一部分に対応し、
    各ゲートレベル特徴部は、そのゲートレベル特徴部レイアウトチャンネル内に、隣接するゲートレベル特徴部レイアウトチャンネル内に形成された別のゲートレベル特徴部に物理的に接触することなく形成される、
    ことを特徴とする半導体チップ。
25. 前記第１、第２、第３、及び第４のゲート電極の各々は、いくつかのゲート電極トラックのうちのいずれかに沿って延びるように形成され、
    前記いくつかのゲート電極トラックは、前記チップの前記ゲートレベルにわたって互いに対して平行な向きに延びる、
    ことを特徴とする請求項２４に記載の半導体チップ。
26. 各ゲートレベル特徴部レイアウトチャンネルは、所定のゲート電極トラックに関連付けられると共に、該所定のゲート電極トラックに沿って、かつ該所定のゲート電極トラックから隣接するゲート電極トラック又はレイアウト境界の外側の仮想ゲート電極トラックのうちのいずれか最近接のものまで各反対方向に垂直外向きに延びるレイアウト領域に対応することを特徴とする請求項２５に記載の半導体チップ。
27. 前記第１及び第２のゲート電極は、同じゲート電極トラックに沿って延びるように形成されることを特徴とする請求項２６に記載の半導体チップ。
28. 前記第１のゲート電極は、前記ゲートレベル以外のいずれかのチップレベル内に形成された少なくとも１つの導電体を通じて前記第２のゲート電極と電気的に接続されることを特徴とする請求項２７に記載の半導体チップ。
29. 前記第１及び第２のゲート電極は、ｐ型拡散領域及びｎ型拡散領域にわたって延びる単一のゲートレベル特徴部のそれぞれの部分によって形成されることを特徴とする請求項２７に記載の半導体チップ。
30. 前記第３及び第４のゲート電極は、同じゲート電極トラックに沿って延びるように形成されることを特徴とする請求項２６に記載の半導体チップ。
31. 前記第３のゲート電極は、前記ゲートレベル以外のいずれかのチップレベル内に形成された少なくとも１つの導電体を通じて前記第４のゲート電極と電気的に接続されることを特徴とする請求項３０に記載の半導体チップ。
32. 前記第３及び第４のゲート電極は、ｐ型拡散領域及びｎ型拡散領域にわたって延びる単一のゲートレベル特徴部のそれぞれの部分によって形成されることを特徴とする請求項３０に記載の半導体チップ。