CN108008933B - 一种用于产生芯片的随机序列号的电路及包括该电路的芯片 - Google Patents

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Abstract

本发明公开了一种用于产生芯片的随机序列号的电路及包括该电路的芯片，所述电路包括第一输出端和第二输出端，其中，所述第一输出端和所述第二输出端基于所述芯片制造过程中的天线效应同时输出相反的数字信号。本发明的电路利用芯片制造过程中的天线效应，电路产生的1和0所占的比例分别为50％，且电路重新上电后产生的随机序列号和断电前保持完全一致，电路简单易实现。

Description

一种用于产生芯片的随机序列号的电路及包括该电路的芯片
技术领域
本发明涉及半导体领域，具体而言涉及一种用于产生芯片的随机序列的电路及包括该电路的芯片。
背景技术
在半导体领域中，一颗芯片从设计到封装上板需要经过一个很长的制造流程。如果给每颗芯片分配一个专门的用于识别的随机序列号，就可以利用这个随机序列号很快追溯到这颗芯片从前到后的所有制造数据。例如，这颗芯片在晶圆上的位置。
芯片中的随机系列号的另外一个应用是在芯片安全方面，通过每个芯片内部IP(知识产权)产生的随机序列号作为加密密钥来加密芯片中的程序和存贮的数据，具有不易破解的特性。
目前的技术是利用制造工艺中的mismatch(不匹配)，用EFUSE(电可编程熔丝)，SRAM(静态随机存取存储器)，MOS管等单元产生随机的0或1信号，从而产生随机序列号。这样的电路通常比较复杂，不易制作。
本发明提出一种新型的用于产生芯片的随机序列号的电路及包括该电路的芯片，以解决现有的技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明一方面提供一种用于产生芯片的随机序列号的电路，所述电路包括第一输出端和第二输出端，其中，
所述第一输出端和所述第二输出端基于所述芯片制造过程中的天线效应同时输出相反的数字信号。
在一个实施例中，所述电路还包括：第一NMOS管、第二NMOS管、第一PMOS管和第二PMOS管，其中，
所述第一NMOS管的源极和所述第二NMOS管的源极相连接，并连接地电压；
所述第一NMOS管的栅极和所述第二NMOS管的栅极通过金属导线直接相连；
所述第一NMOS管的漏极连接所述第一PMOS管的漏极，所述第二NMOS管的漏极连接所述第二PMOS管的漏极；
所述第一PMOS管的栅极连接所述第二PMOS管的栅极，所述第一PMOS管的源极和所述第二PMOS管的源极相连接，并连接电源电压；
所述第一输出端从所述第二NMOS管的漏极和所述第二PMOS管的漏极的连接节点接出；
所述第二输出端从所述第一PMOS管的栅极和所述第二PMOS管的栅极的连接节点接出，并连接所述第一NMOS管的漏极和所述第一PMOS管的漏极的连接节点。
进一步地，所述金属导线用于基于天线效应接收所述芯片制造过程中产生的电荷。
进一步地，在所述芯片制造过程中所述金属导线积累足够多的电荷以随机将所述第一NMOS管和所述第二NMOS管之一击穿。
在一个实施例中，所述电路还包括使能电路。
在一个实施例中，所述使能电路包括NMOS管。
进一步地，所述NMOS管的漏极连接所述第一NMOS管的源极和所述第二NMOS管的源极的连接节点，源极连接地电压，栅极连接使能信号。
在一个实施例中，所述使能信号包括数字信号。
本发明的另一方面提供一种芯片，所述芯片包括至少一个如上述之一所述的电路。
在一个实施例中，所述芯片包括256个如上述之一所述的电路。
本发明的电路利用芯片制造过程中的天线效应，电路产生的1和0所占的比例分别为50％，且电路重新上电后产生的随机序列号和断电前保持完全一致，电路简单易实现。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1是根据本发明的一个示意性实施例的电路的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明提供了一种用于产生芯片的随机序列号的电路，所述电路包括第一输出端和第二输出端，其中，所述第一输出端和所述第二输出端基于所述芯片制造过程中的天线效应同时输出相反的数字信号。
所述电路还包括：第一NMOS管、第二NMOS管、第一PMOS管和第二PMOS管，其中，所述第一NMOS管的源极和所述第二NMOS管的源极相连接，并连接地电压；所述第一NMOS管的栅极和所述第二NMOS管的栅极通过金属导线直接相连；所述第一NMOS管的漏极连接所述第一PMOS管的漏极，所述第二NMOS管的漏极连接所述第二PMOS管的漏极；所述第一PMOS管的栅极连接所述第二PMOS管的栅极，所述第一PMOS管的源极和所述第二PMOS管的源极相连接，并连接电源电压；所述电路的第一输出端从所述第二NMOS管的漏极和所述第二PMOS管的漏极的连接节点接出；所述电路的第二输出端从所述第一PMOS管的栅极和所述第二PMOS管的栅极的连接节点接出，并连接所述第一NMOS管的漏极和所述第一PMOS管的漏极的连接节点。
所述金属导线用于基于天线效应接收所述芯片制造过程中产生的电荷。在所述芯片制造过程中所述金属导线积累足够多的电荷以随机将所述第一NMOS管和所述第二NMOS管之一击穿。
所述电路还包括使能电路。所述使能电路包括NMOS管。所述NMOS管的漏极连接所述第一NMOS管的源极和所述第二NMOS管的源极的连接节点，源极连接地电压，栅极连接使能信号。所述使能信号包括数字信号。
本发明的电路利用芯片制造过程中的天线效应来使金属导线积累足够多的电荷，以将与所述金属导线连接的两个NMOS管之一随机击穿，进而电路输出随机的01或10信号，其产生1和0所占的比例分别为50％，且电路重新上电后产生的随机序列号和断电前保持完全一致，电路简单易实现。
实施例一
图1是根据本发明的一个示意性实施例的电路的结构示意图，该电路由四个MOS管相互连接组成，简单易实现。
具体地，如图1所示的根据本发明的一个示意性实施例用于产生芯片的随机序列号的电路，其包括第一NMOS管M0、第二NMOS管M1、第一PMOS管M3和第四PMOS管M4。
其中，第一NMOS管M0的源极和第二NMOS管M1的源极相连接，并连接地电压(在图1中示出为VSS)；第一NMOS管M0的栅极和第二NMOS管M1的栅极通过金属导线L直接相连。
第一NMOS管M0的漏极连接第一PMOS管M3的漏极，第二NMOS管M1的漏极连接第二PMOS管M4的漏极。
第一PMOS管M3的栅极连接第二PMOS管M4的栅极，第一PMOS管M3的源极和第二PMOS管M4的源极相连接，并连接电源电压(在图1中示出为VDD)。
电路的输出端Q0从第二NMOS管M1的漏极和第二PMOS管M4的漏极的连接节点接出。
电路的输出端Q1从第一PMOS管M3的栅极和第二PMOS管M4的栅极的连接节点接出，并连接第一NMOS管M0的漏极和第一PMOS管M3的漏极的连接节点。
为了清楚理解本发明，下面简要概述本发明的示意性实施例的电路的工作原理如下：
在芯片制造过程中，包括很多会产生电荷的工序，例如等离子体沉积、等离子刻蚀等工序，而暴露的金属线或者多晶硅(polysilicon)等导体，就像是一根根天线，会收集上述工序所产生的电荷而导致电位升高。天线越长，收集的电荷也就越多，电压就越高。若这个导体碰巧只接了MOS管的栅极，那么高电压就可能把薄栅氧化层击穿，使电路失效，这种现象我们称之为“天线效应”。
由于天线效应，本发明的示意性实施例的电路中的金属导线L上会不断积累自由电荷，产生一定的电压积累，当电压积累达到M0或M1的栅极击穿电压时，M0或M1被击穿。
以M1被击穿为例，M1被击穿后，则M1短路，输出端Q0相当于直接连接地电压，则Q0输出0，此时M0未被击穿，M3的栅极电压为高电压，输出端Q1输出1。此后，金属导线L上继续积累的电荷全部经M1被导入地中，M0的栅极处不再有电压积累，M0不会再被击穿，从而电路达到稳态，输出数字01不变。
反之，若M0被击穿，M0短路，则输出端Q1输出0，而输出端Q0输出1，电路也达到稳态，输出数字10不变。
因此，该电路利用天线效应，使得输出端Q0和Q1同时输出相反的数字信号0或1，实现了bitcell(位单元)效果。由于制造过程中的不匹配因素，上述电路中的两个NMOS管的击穿电压不可能完全相同，且大小关系并不是固定的，所以在芯片的制造过程中所述两个NMOS管之一会被随机击穿，进而该电路可以随机产生数字01或10。这样，根据需要在每个芯片上设置多个本发明的电路(例如256个)，每个电路都随机产生数字01或10，多个电路产生的数字组合在一起，则实现了针对每个芯片生成由数字信号0或1组成的一组随机序列号。
为了保护本发明的电路，在一个实施例中，在第一NMOS管M0的源极和第二NMOS管M1的源极的连接节点与地之间可连接附加的使能电路，使得使能电路导通时，上述电路工作；使能电路不导通时，上述电路不工作，以起到保护上述电路的作用。
示例地，所述使能电路可以由NMOS管M2实现。具体地，如图1所示，NMOS管M2的漏极连接第一NMOS管M0的源极和第二NMOS管M1的源极的连接节点，源极连接地电压，栅极连接使能信号(在图1中示出为Enable)。所述使能信号可由外部电路提供。其中，所述使能信号可以是模拟信号或数字信号，优选地为数字信号。
根据本发明的另一实施例提供了一种芯片，该芯片包括多个用于产生芯片的随机序列号的上述电路，示例地，该芯片包括256个上述电路。这样，每个电路都随机产生数字01或10，256个电路产生的数字组合在一起，则实现了针对该芯片生成由数字信号0或1组成的一组随机序列号。
本发明的电路的有益效果为：
1.本发明的电路利用芯片制造过程中的天线效应，电路产生的1和0所占的比例分别为50％；
2.电路重新上电后产生的随机序列号和断电前保持完全一致；
3.电路简单易实现。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (8)

1.一种用于产生芯片的随机序列号的电路，其特征在于，所述电路包括第一输出端和第二输出端，其中，
所述第一输出端和所述第二输出端基于所述芯片制造过程中的天线效应同时输出相反的数字信号；
所述电路还包括使能电路，所述使能电路连接于所述第一输出端与所述第二输出端之间的节点与地之间，使得使能电路导通时，所述电路工作；使能电路不导通时，所述电路不工作，以起到保护所述电路的作用；
所述电路还包括：第一NMOS管、第二NMOS管、第一PMOS管和第二PMOS管，其中，
所述第一NMOS管的源极和所述第二NMOS管的源极相连接，并连接地电压；
所述第一NMOS管的栅极和所述第二NMOS管的栅极通过金属导线直接相连；
所述第一NMOS管的漏极连接所述第一PMOS管的漏极，所述第二NMOS管的漏极连接所述第二PMOS管的漏极；
所述第一PMOS管的栅极连接所述第二PMOS管的栅极，所述第一PMOS管的源极和所述第二PMOS管的源极相连接，并连接电源电压；
所述第一输出端从所述第二NMOS管的漏极和所述第二PMOS管的漏极的连接节点接出；
所述第二输出端从所述第一PMOS管的栅极和所述第二PMOS管的栅极的连接节点接出，并连接所述第一NMOS管的漏极和所述第一PMOS管的漏极的连接节点。
2.如权利要求1所述的电路，其特征在于，所述金属导线用于基于天线效应接收所述芯片制造过程中产生的电荷。
3.如权利要求2所述的电路，其特征在于，在所述芯片制造过程中所述金属导线积累足够多的电荷以随机将所述第一NMOS管和所述第二NMOS管之一击穿。
4.如权利要求1所述的电路，其特征在于，所述使能电路包括NMOS管。
5.如权利要求4所述的电路，其特征在于，所述NMOS管的漏极连接所述第一NMOS管的源极和所述第二NMOS管的源极的连接节点，源极连接地电压，栅极连接使能信号。
6.如权利要求5所述的电路，其特征在于，所述使能信号包括数字信号。
7.一种芯片，其特征在于，所述芯片包括至少一个如权利要求1到6之一所述的电路。
8.如权利要求7所述的芯片，其特征在于，所述芯片包括256个如权利要求1到6之一所述的电路。
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