KR20160118050A - Esd 보호회로 및 집적회로 패키지 - Google Patents

Esd 보호회로 및 집적회로 패키지 Download PDF

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KR20160118050A
KR20160118050A KR1020150046309A KR20150046309A KR20160118050A KR 20160118050 A KR20160118050 A KR 20160118050A KR 1020150046309 A KR1020150046309 A KR 1020150046309A KR 20150046309 A KR20150046309 A KR 20150046309A KR 20160118050 A KR20160118050 A KR 20160118050A
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이재현
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Abstract

본 발명은, 낮은 ESD 보호 동작 시작 전압과 높은 ESD 보호 동작 유지 전압 특성을 가지면서도 회로 면적이 적은 ESD 보호 회로 및 집적 회로 패키지에 관한 것으로, 본 발명의 ESD 보호 회로는 입력 전원의 전압 레벨이 항복 전압 이상이면 브레이크 다운(break down)되는 P MOS(metal oxide semiconductor) 트랜지스터를 갖는 클램프부; 및 입력 전원이 항복 전압보다 낮은 전압 레벨로 설정된 기준 전압 이상이면 상기 입력 전원을 접지로 바이패스하여, ESD 보호 동작의 시작 전압을 상기 항복 전압보다 낮게 설정하는 트리거부를 포함할 수 있고, 본 발명의 집적 회로 패키지는 집적 회로 코어; 집적 회로 코어의 둘레의 적어도 일부를 따라 형성된 전원 라인 및 접지 라인과, 상술한 ESD 보호 회로를 포함할 수 있다.

Description

ESD 보호회로 및 집적회로 패키지{ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT AND INTEGRATED CIRCUIT PACKAGE}
본 발명은 ESD 보호회로 및 이를 갖는 집적회로 패키지에 관한 것이다.
전자 부품 및 전자 제품의 생산 과정이나 사용 중에는 정전기 방전(ESD: Electro-Static Discharge)이 발생할수 있다. 정전기 방전은 고전압의 정전기가 순간적으로 방전되는 현상으로서 집적 회로 내부의 반도체 소자와 금속 배선의 파괴하고 회로의 오동작 등을 유발한다.
집적회로, 반도체 메모리 장치, 반도체 장치 등의 내부회로 중에서 특히 MOS(Metal Oxide Semiconductor)소자로 구성되는 회로는 게이트(GATE)의 입력 임피던스가 높기 때문에, 특히 정전기 방전(ElectroStatic Discharge, ESD)에 의해 MOS 소자의 게이트 산화막 등이 파괴되기 쉽다. 고성능화, 고집적화된 반도체 장치를 제작하기 위해 내부회로를 구성하는 트랜지스터의 게이트 산화막 두께 또한 줄어들고 있기 때문에 반도체 장치는 정전기 방전(ESD)으로부터 내부회로를 보호하기 위한 정전기 방전 보호회로가 필수적으로 구비되어야 한다.
한편, 반도체 기술이 고속, 고집적화됨에 따라 내부 회로를 구성하는 소자들의 게이트 산화막의 두께가 점점 얇아지면서 파괴 전압이 낮아지고 있다. 이에 따라, 정전기 방전 소자의 동작 전압과 내부 회로 소자의 게이트 산화막의 파괴 전압의 차이가 줄어들어 ESD로부터 내부 회로를 보호하는 정전기 방전 소자의 설계 마진을 확보하기가 더욱 어려워지고 있다.
대한민국 공개특허공보 제10-2009-0066490호 미국 공개특허공보 2014/0291765
본 발명의 일 실시예에 따르면, 낮은 ESD 보호 동작 시작 전압과 높은 ESD 보호 동작 유지 전압 특성을 가지면서도 회로 면적이 적은 ESD 보호 회로 및 집적 회로 패키지가 제공된다.
상술한 본 발명의 과제를 해결하기 위해, 본 발명의 일 실시예에 따른 ESD 보호 회로는 입력 전원의 전압 레벨이 항복 전압 이상이면 브레이크 다운(break down)되는 P MOS(metal oxide semiconductor) 트랜지스터를 갖는 클램프부; 및 입력 전원이 항복 전압보다 낮은 전압 레벨로 설정된 기준 전압 이상이면 상기 입력 전원을 접지로 바이패스하여, ESD 보호 동작의 시작 전압을 상기 항복 전압보다 낮게 설정하는 트리거부를 포함할 수 있다.
상술한 ESD 보호 회로는 제1 N형(type) 웰(well) 및 제2 N형 웰이 형성된 P형 기판을 구비할 수 있고, 적어도 하나의 P MOS 트랜지스터는 제1 N형 웰에 형성된 제1 P형 영역을 갖는 소스, 상기 제1 N형 웰에 형성된 제2 P형 영역을 갖는 드레인 및 상기 제1 P형 영역 및 제2 P형 영역에 걸쳐 형성된 게이트를 가질 수 있으며, 제2 N형 웰에 형성된 제3 P 영역과 제1 N형 영역을 갖는 다이오드 및 다이오드의 제1 N형 영역과 전원 라인에 연결된 캐패시터를 포함할 수 있다.
더하여, 본 발명의 일실시예에 따른 집적 회로 패키지는 집적 회로 코어; 집적 회로 코어의 둘레의 적어도 일부를 따라 형성된 전원 라인 및 접지 라인과, 상술한 ESD 보호 회로를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 회로 면적을 적게 사용하면서도 낮은 ESD 보호 동작 시작 전압과 높은 ESD 보호 동작 유지 전압 특성을 가질 수 있는 효과가 있다.
도 1a는 본 발명의 일 실시예에 따른 집적 회로 패키지의 외형을 개략적으로 나타내는 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 집적 회로 패키지의 내부를 개략적으로 나타내는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 ESD 보호 회로의 개략적인 단면도이다.
도 3은 본 발명의 일 실시예에 따른 ESD 보호 회로의 개략적인 등가 회로도이다.
도 4는 본 발명의 다른 일 실시예에 따른 ESD 보호 회로의 개략적인 등가 회로도이다.
도 5a는 고전압 N MOS를 채용한 ESD 보호 회로의 디자인 윈도우 및 전기적 특성을 나타내는 그래프이고, 도 5b는 고전압 다이오드를 채용한 ESD 보호 회로의 디자인 윈도우 및 전기적 특성을 나타내는 그래프이며, 도 5c는 본 발명의 일 실시예에 따른 ESD 보호 회로의 디자인 윈도우 및 전기적 특성을 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 따른 집적 회로 패키지의 외형을 개략적으로 나타내는 사시도이고, 도 1b는 본 발명의 일 실시예에 따른 집적 회로 패키지의 내부를 개략적으로 나타내는 평면도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 집적 회로 패키지(10)는 절연체 물질을 집적 회로의 외부에 몰딩하여 패키지를 구성할 수 있다. 집적 회로 패키지의 외부(P)에는 기판에 장착되어, 장착된 기판에 형성된 회로와 전기적으로 연결되기 위한 단자(Te)가 형성될 수 있다.
예를 들어, 단자(Te)는 구동 전원이 인가되는 전원 단자(VDDt)와 접지를 형성하는 접지 단자(VSSt)를 포함할 수 있다. 상술한 단자(Te)는 전원 단자(VDDt) 및 접지 단자(VSSt) 뿐만 아니라 데이터 송수신을 위한 단자, 제어 신호 송수신을 위한 단자 등 다양한 단자를 구비할 수 있다.
도 1b를 참조하면, 본 발명의 일 실시예에 따른 집적 회로 패키지(10)의 내부는 해당 집적 회로의 데이터 연산 처리, 제어 동작 등을 수행하는 집적 회로 코어(120)를 포함할 수 있으며, 집적 회로 코어(120)의 적어도 둘레의 일부를 따라 전원 라인(VDDp)과 접지 라인(VSSp)이 형성될 수 있다.
전원 라인(VDDp)는 전원 단자(VDDt)와 전기적으로 연결될 수 있고, 접지 라인(VSSp)는 접지 단자(VSSt)와 전기적으로 연결될 수 있다.
전원 라인(VDDp)는 전원 단지(VDDt)를 통해 입력된 구동 전원을 집적 회로 코어(120)에 전달할 수 있다.
한편, 다양한 환경적인 요인에 의해서 ESD(electrostatic discharge)이 일어날 수 있으며, ESD에 의한 고전압의 서지 전압(surge voltage)은 전원 단자(VDDt)에 유입되고 전원 라인(VDDp)을 통해 집적 회로 코어(120)에 인가되어, 집적 회로 코어(120)는 전기적인 데미지를 입을 수 있다.
상술한 ESD에 의한 데미지를 방지하기 위해, 본 발명의 일 실시예에 따른 집적 회로 패키지(10)의 내부는 ESD 보호 회로(110)를 포함할 수 있다.
ESD 보호 회로(110)는 전원 라인(VDDp)과 접지 라인(VSSp) 간에 형성될 수 있다.
ESD 보호 회로(110)는 적어도 하나의 P MOS(metal oxide semiconductor) 트랜지스터(111a,111b,111c)를 갖는 클램프부(111)와 트리거부(112)를 포함할 수 있다.
클램프부(111)는 ESD 보호 동작을 위해 입력된 전원의 전압 레벨이 일정 레벨 이상이 되어 항복 전압(breakdown voltage)에 도달하면 도통되어 입력된 전원을 접지로 방전(discharge)할 수 있으며, 이를 위해 적어도 하나의 P MOS 트랜지스터를 포함할 수 있다. 도시된 바에 의하면, 제1 내지 제3 P MOS 트랜지스터(111a,111b,111c)가 클램프부(111)에 채용될 수 있으나, 이에 한정되지는 않는다.
전원 단자(VDDt)는 복수개 구비될 수 있으며, 제1 내지 제3 P MOS 트랜지스터(111a,111b,111c) 각각은 복수개의 전원 단자(VDDt)에 인접하게 형성되어 ESD 보호 동작을 수행할 수 있다.
클램프부(111)는 ESD 보호 동작의 유지 전압을 설정할 수 있으며, 트리거부(112)는 ESD 보호 동작의 시작 전압을 설정할 수 있다.
이에 관해서는 도면을 참조하여 후술하도록 한다.
도 2는 본 발명의 일 실시예에 따른 ESD 보호 회로의 개략적인 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 ESD 보호 회로(110)는 반도체 공정을 통하여 제조될 수 있는데, 본 발명의 일 실시예에 따른 ESD 보호 회로(110)에는, P형 기판(P-sub)에 제1 N 웰(well)과 제2 N 웰(well)이 형성될 수 있으며, 제1 N 웰에 형성된 제1 P 영역 및 제2 P 영역은 P MOS 트랜지스터의 게이트, 소스 및 드레인을 형성할 수 있다.
예를 들어, ESD 보호 회로(110)가 하나의 제1 P MOS 트랜지스터(111a)를 포함하는 경우, 제1 P 영역은 제1 P MOS 트랜지스터(111a)의 소스(source)를 형성할 수 있고, 제2 P 영역은 제1 P MOS 트랜지스터(111a)의 드레인(drain)를 형성할 수 있으며, 제1 P 영역 및 제2 P 영역을 걸쳐 제1 P MOS 트랜지스터(111a)의 게이트(gate)를 형성할 수 있다.
트리거부(112)는 다이오드(D) 및 캐패시터(C)를 포함할 수 있다.
다이오드(D)는 제2 N 웰에 형성된 제3 P 영역과 제1 N 영역에 의해 구현될 수 있다.
P형 기판(P-sub) 상에는 각 P영역과 N 영역 간을 절연시키는 절연영역(STI)이 형성될 수 있다.
다이오드(D)와 캐패시터(C)의 결합점은 P MOS 트랜지스터의 바디와 전기적으로 연결될 수 있다.
도 3은 본 발명의 일 실시예에 따른 ESD 보호 회로의 개략적인 등가 회로도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 ESD 보호 회로(110)는 클램프부와 트리거부(112)를 포함할 수 있으며, 클램프부는 적어도 하나의 P MOS 트랜지스터(111a)를 포함할 수 있다.
트리거부(112)는 다이오드(D)와 캐패시터(C)를 포함할 수 있으며, 전원(VDD)이 입력되는 전원 라인과, 접지(VSS)에 연결되는 접지 라인 간에 형성될 수 있다.
즉, 캐패시터(C)의 일단은 상기 전원 라인에 전기적으로 연결되고, 타단은 다이오드(D)의 캐소드에 전기적으로 연결될 수 있다. 다이오드(D)의 애노드는 상기 접지 라인에 전기적으로 연결될 수 있다.
다이오드(D)의 캐소드와 캐패시터(C)의 타단이 전기적으로 연결된 결합점은 제1 P MOS 트랜지스터(111a)의 바디에 전기적으로 연결될 수 있다.
제1 P MOS 트랜지스터(111a)의 소스는 상기 전원 라인에 연결될 수 있고, 드레인은 상기 접지 라인에 연결될 수 있으며, 게이트는 저항을 통해 상기 전원 라인에 연결될 수 있다.
도 2 및 도 3을 참조하면, 트리거부(112)의 다이오드(D)는 상기 전원 라인을 통해 유입된 ESD 서지(surge)는 캐패시터(C)에 의해 바이패스(bypass)되고, 다이오드(D)의 항복 전압 이상이면 브레이크 다운(breakdown)되어 ESD에 의한 서지 전류(surge current)를 접지(VSS)로 방전(discharge)할 수 있다.
상기한 바와 같이, 트리거부(112)는 ESD 보호 동작 시작 전압을 설정할 수 있으며, 다이오드(D)의 항복 전압은 상기 ESD 보호 동작 시작 전압일 수 있다.
이를 위해, 제1 P MOS 트랜지스터(111a)의 제1 N 웰의 주성분의 농도는 제2 N 웰의 주성분의 농도와 상이할 수 있으며, 고전압 특성을 갖기 위해, 제1 P MOS 트랜지스터(111a)의 제1 N 웰의 주성분의 농도는 제2 N 웰의 주성분의 농도 보다 낮기 때문에 제1 P MOS 트랜지스터(111a)의 항복 전압(breakdown voltage)은 다이오드(D)대비 높게 설정될 수 있다.
캐패시터(C)는 상기 전원 라인을 통해 입력되는 전원이 직류 전원인 회로의 정상 동작인 경우에는 다이오드(D)에 전달되는 것을 차단하여, 구동 전원이 공급되는 경우 집적 회로 코어에 인가되도록 하여 낮은 항복 전압(breakdown voltage)의 다이오드(D)는 동작하지 않는다.
반면에, ESD에 의한 전원은 교류 전원 형태로서, 캐패시터(C)는 상기 전원 라인을 통해 유입되는 서지(surge)는 교류 전원으로 다이오드(D)에 전달할 수 있다.
본 발명의 일 실시예에 따른 ESD 보호 회로(110)는, 다이오드(D)의 항복 전압 레벨이 P MOS 트랜지스터의 항복 전압 레벨보다 낮으므로, 제1 P MOS 트랜지스터(111a)의 항복 전압 보다 낮은 전압 레벨에서 ESD 보호 동작이 시작되고, 이후 ESD에 의한 전원의 전압 레벨이 제1 P MOS 트랜지스터(111a)의 항복 전압 보다 높아지면, 제1 P MOS 트랜지스터(111a)이 브레이크 다운되어 ESD 보호 동작을 수행할 수 있다.
이는 다이오드(D)의 온 저항(Ron)값보다 제1 P MOS 트랜지스터(111a)의 온 저항(Ron)값이 낮으므로, 다이오드(D)의 동작 이후의 ESD 서지(Surge)에 의한 전류(Current)는 제1 P MOS 트랜지스터(111a)를 통해 방전(Discharge) 될 수 있다.
도 4는 본 발명의 다른 일 실시예에 따른 ESD 보호 회로의 개략적인 등가 회로도이다.
도 4를 참조하면, 도 1b의 설명과 같이, 본 발명의 다른 일 실시예에 따른 ESD 보호 회로(210)의 클램프부(211)는 복수의 P MOS 트랜지스터(211a, 211b,211c)를 포함할 수 있다. 제1 내지 제3 P MOS 트랜지스터(211a, 211b,211c) 각각의 바디는 트리거부(212)의 다이오드(D)의 캐소드와 캐패시터(C)의 타단이 전기적으로 연결된 결합점과 전기적으로 연결될 수 있다.
도 5a는 고전압 N MOS를 채용한 ESD 보호 회로의 디자인 윈도우 및 전기적 특성을 나타내는 그래프이고, 도 5b는 고전압 다이오드를 채용한 ESD 보호 회로의 디자인 윈도우 및 전기적 특성을 나타내는 그래프이며, 도 5c는 본 발명의 일 실시예에 따른 ESD 보호 회로의 디자인 윈도우 및 전기적 특성을 나타내는 그래프이다.
먼저, 도 5a를 참조하면, 고전압(high voltage) N MOS를 채용한 ESD 보호 회로의 경우, 기생 바이폴라 동작에 의해 ESD회로의 동작 이후 전압이 감소하는 스냅백(snapback) 특성이 나타나고, 기생 바이폴라 동작 전압에서 ESD 서지(Surge)를 방전하게 된다. 이때 기생 바이폴라 동작 전압이 공급 전압 범위 내에 위치하게 되면, 회로의 정상동작 시에 ESD 보호회로가 오 동작하여 기생 바이폴라 동작에 의해 공급 전압 보다 떨어지는 문제점이 발생할 수 있다.
다음으로, 도 5b를 참조하면, 고전압 다이오드를 채용한 경우, 높은 온 저항(Ron)값이 특성으로 인해 ESD 보호 동작 유지 전압 레벨을 높게 설정하기 위해서는 ESD 디자인 윈도우의 폭이 넓거나 낮은 온 저항(Ron)을 위해 큰 사이즈(size)의 다이오드(diode)를 필요로 한다. 이는 회로 면적이 넓어지게 되는 문제점이 발생할 수 있다.
반면에, 도 5c를 참조하면, 본 발명의 일 실시예에 따른 ESD 보호 회로는 P MOS 트랜지스터의 항복 전압 보다 전압 레벨이 낮은 항복 전압을 갖는 다이오드에 의해 ESD 보호 동작 시작 전압을 ESD 디자인 윈도우 내에서 낮게 설정할 수 있고, 이에 의해, 일반적인 P MOS 트랜지스터보다 ESD 보호 동작 유지 전압 레벨을 더 높게 설정할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 회로 면적을 적게 사용하면서도 낮은 ESD 보호 동작 시작 전압과 높은 ESD 보호 동작 유지 전압 특성을 가질 수 있으며, 이에 따라 ESD 설계 마진(margin)이 우수할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 한정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.
10: 집적 회로 패키지
110, 210: ESD 보호 회로
111,211: 클램프부
111a,211a: 제1 P MOS 트랜지스터
111b,211b: 제2 P MOS 트랜지스터
111c,211c: 제3 P MOS 트랜지스터
112,212: 트리거부
120: 집적 회로 코어
VDDt: 전원 단자
VSSt: 접지 단자
VDDp: 전원 라인
VSSp: 접지 라인

Claims (13)

  1. 입력 전원의 전압 레벨이 항복 전압 이상이면 브레이크 다운(break down)되는 적어도 하나의 P MOS(metal oxide semiconductor) 트랜지스터를 갖는 클램프부; 및
    상기 입력 전원이 상기 항복 전압보다 낮은 전압 레벨로 설정된 기준 전압 이상이면 상기 입력 전원을 접지로 바이패스하여, ESD(electrostatic discharge) 보호 동작의 시작 전압을 상기 항복 전압보다 낮게 설정하는 트리거부
    를 포함하는 ESD 보호 회로.
  2. 제1항에 있어서,
    상기 트리거부는
    상기 적어도 하나의 P MOS 트랜지스터의 항복 전압보다 낮은 전압 레벨의 항복 전압을 갖는 다이오드
    를 포함하는 ESD 보호 회로.
  3. 제2항에 있어서,
    상기 트리거부는
    상기 다이오드에, 교류 전원은 전달하고 직류 전원은 차단하는 캐패시터를 더 포함하는 ESD 보호 회로.
  4. 제3항에 있어서,
    상기 캐패시터의 일단은 전원 라인에 연결되고, 상기 캐패시터의 타단은 상기 다이오드의 캐소드에 연결되며, 상기 다이오드의 애노드는 접지 라인에 연결되는 ESD 보호 회로.
  5. 제4항에 있어서,
    상기 적어도 하나의 P MOS 트랜지스터는 상기 전원 라인과 상기 접지 라인 간에 형성되어, 상기 트리거부와 병렬 연결되며,
    상기 캐패시터와 상기 다이오드의 결합점은 상기 적어도 하나의 P MOS 트랜지스터의 바디와 전기적으로 연결되는 ESD 보호 회로.
  6. 제5항에 있어서,
    상기 클램프부는 상기 전원 라인과 접지 라인 간에 서로 병렬 연결된 복수의 P MOS 트랜지스터를 포함하고,
    상기 복수의 P MOS 트랜지스터 각각의 바디는 상기 결합점과 전기적으로 연결되는 ESD 보호 회로.
  7. 제1 N형(type) 웰(well) 및 제2 N형 웰이 형성된 P형 기판;
    상기 제1 N형 웰에 형성된 제1 P형 영역을 갖는 소스, 상기 제1 N형 웰에 형성된 제2 P형 영역을 갖는 드레인 및 상기 제1 P형 영역 및 제2 P형 영역에 걸쳐 형성된 게이트를 갖는 적어도 하나의 P MOS 트랜지스터;
    상기 제2 N형 웰에 형성된 제3 P 영역과 제1 N형 영역을 갖는 다이오드; 및
    상기 다이오드의 제1 N형 영역과 전원 라인에 연결된 캐패시터를 포함하여, 상기 다이오드의 항복 전압에 의해 ESD 보호 동작의 시작 전압을 상기 적어도 하나의 P MOS 트랜지스터의 항복 전압보다 낮게 설정하는 ESD 보호 회로.
  8. 제7항에 있어서,
    상기 제1 N형 웰과 상기 제2 N형 웰의 조성비는 상이한 ESD 보호 회로.
  9. 제8항에 있어서,
    상기 제1 N형 웰의 주 구성 물질은 상기 제2 N형 웰의 주 구성 물질보다 농도가 낮은 ESD 보호 회로.
  10. 집적 회로 코어;
    상기 집적 회로 코어의 둘레의 적어도 일부를 따라 형성된 전원 라인 및 접지 라인; 및
    상기 전원 라인과 상기 접지 라인 간에 형성되고, 상기 전원 라인을 통해 입력된 입력 전원의 전압 레벨이 항복 전압 이상이면 브레이크 다운(break down)되는 적어도 하나의 P MOS(metal oxide semiconductor) 트랜지스터를 갖는 클램프부; 및 상기 입력 전원이 상기 항복 전압보다 낮은 전압 레벨로 설정된 기준 전압 이상이면 상기 입력 전원을 접지로 바이패스하여, ESD 보호 동작의 시작 전압을 상기 항복 전압보다 낮게 설정하는 트리거부를 갖는 ESD 보호 회로
    를 포함하는 집적회로 패키지.
  11. 상기 트리거부는
    상기 적어도 하나의 P MOS 트랜지스터의 항복 전압보다 낮은 전압 레벨의 항복 전압을 갖는 다이오드; 및
    상기 다이오드에, 교류 전원은 전달하고 직류 전원은 차단하는 캐패시터를 포함하고,
    상기 캐패시터의 일단은 상기 전원 라인에 연결되고, 상기 캐패시터의 타단은 상기 다이오드의 캐소드에 연결되며, 상기 다이오드의 애노드는 접지 라인에 연결되는 ESD 보호 회로.
  12. 제11항에 있어서,
    상기 적어도 하나의 P MOS 트랜지스터는 상기 전원 라인과 접지 라인 간에 형성되어, 상기 트리거부와 병렬 연결되며,
    상기 캐패시터와 상기 다이오드의 결합점은 상기 적어도 하나의 P MOS 트랜지스터의 바디와 전기적으로 연결되는 ESD 보호 회로.
  13. 제12항에 있어서,
    상기 클램프부는 상기 전원 라인과 접지 라인 간에 서로 병렬 연결된 복수의 P MOS 트랜지스터를 포함하고,
    상기 복수의 P MOS 트랜지스터 각각의 바디는 상기 결합점과 전기적으로 연결되는 ESD 보호 회로.

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