JP2018515938A - 単方向ｍ１のためのマルチハイト連続セルにおける交差結合されたクロック信号分散レイアウト - Google Patents

単方向ｍ１のためのマルチハイト連続セルにおける交差結合されたクロック信号分散レイアウト Download PDF

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Abstract

ＭＯＳデバイスは、第１、第２、第３、および第４の相互接続を含む。第１の相互接続（４０２）は、第１の方向の第１のトラック上に延在する。第１の相互接続は、金属レイヤに構成される。第２の相互接続（４０４）は、第１の方向の第１のトラック上に延在する。第２の相互接続は、金属レイヤに構成される。第３の相互接続（４０８）は、第１の方向の第２のトラック上に延在する。第３の相互接続は、金属レイヤに構成される。第２のトラックは第１のトラックに平行である。第３の相互接続は、第２の相互接続に結合される。第２および第３の相互接続（４０４、４０８）は、第１の信号（Ｃｌｋ）を供給するように構成される。第４の相互接続（４１０）は、第１の方向の第２のトラック上に延在する。第４の相互接続は、金属レイヤに構成される。第４の相互接続は、第１の相互接続に結合される。第１および第４の相互接続（４０２、４１０）は、第１の信号とは異なる第２の信号（Ｃｌｋ）を供給するように構成される。【選択図】図５

Description

関連出願の相互参照
[0001] 本出願は、「CROSS-COUPLE IN MULTI-HEIGHT SEQUENTIAL CELLS FOR UNI-DIRECTIONAL M１」と題し、２０１５年５月２７日出願の米国特許出願第１４／７２３，３５７の利益を主張し、それは、その全体が本明細書に参照によって明確に組み込まれている。
[0002] 本開示は、概して、単方向Ｍ１（uni-directional M1）のためのマルチハイト連続セル（multi-height sequential cells）における交差結合構造に関する。
[0003] 半導体デバイスがより小型サイズで製造されるにつれて、半導体デバイスの製造元は、シングルチップ上により大量のデバイスを統合することがより難しいと気づいてきている。さらに、現代の処理技術は、半導体デバイスレイアウト設計に対してより多くの制限を課しており、それは、ある特定の半導体レイアウト設計が、金属酸化膜半導体（ＭＯＳ）デバイス上で大量のエリアを消費することを引き起こすこともある。したがって、半導体レイアウト設計に対する改良が、そのような制限を克服するために必要とされる。
[0004] 本開示のある態様において、ＭＯＳデバイスは、第１、第２、第３、および第４の相互接続を含む。第１の相互接続は、第１の方向の第１のトラック上に延在（extend）する。第１の相互接続は、金属レイヤに構成される。第２の相互接続は、第１の方向の第１のトラック上に延在する。第２の相互接続は、金属レイヤに構成される。第３の相互接続は、第１の方向の第２のトラック上に延在する。第３の相互接続は、金属レイヤに構成される。第２のトラックは、第１のトラックに平行である。第３の相互接続は、第２の相互接続に結合される。第２および第３の相互接続は、第１の信号を供給するように構成される。第４の相互接続は、第１の方向の第２のトラック上に延在する。第４の相互接続は、金属レイヤに構成される。第４の相互接続は、第１の相互接続に結合される。第１および第４の相互接続は、第１の信号とは異なる第２の信号を供給するように構成される。
[0005] 本開示のある態様では、ＭＯＳデバイスにおいて、第１の信号が、第１の方向の第１のトラック上に延在する第１の相互接続を通して伝搬される。第１の相互接続は、金属レイヤに構成される。加えて、第２の信号が、第１の方向の第１のトラック上に延在する第２の相互接続を通して伝搬される。第２の相互接続は、金属レイヤに構成される。第２の信号は、第１の信号とは異なる。加えて、第１の信号は、第１の方向の第２のトラック上に延在する第３の相互接続を通して伝搬される。第３の相互接続は、金属レイヤに構成される。第２のトラックは、第１のトラックに平行である。第３の相互接続は、第２の相互接続に結合される。さらに、第２の信号は、第１の方向の第２のトラック上に延在する第４の相互接続を通して伝搬される。第４の相互接続は、金属レイヤに構成される。第４の相互接続は、第１の相互接続に結合される。
マルチビットフリップフロップトレイ（a multi-bit flip-flop tray）を例示する図。 シングルビットフリップフロップ回路（a single bit flip-flop circuit）を例示する図。 ＭＯＳデバイスのための実例的なレイアウト図の上面図。 本開示の様々な態様にしたがった、ＭＯＳデバイスのための実例的なレイアウト図の上面図。 本開示の様々な態様にしたがった、ＭＯＳデバイスのための実例的なレイアウト図の上面図。 実例的な方法のフローチャート。
詳細な説明
[0012] 添付の図面に関連して以下に述べられる詳細な説明は、様々な構成の説明として意図されたものであり、本明細書で説明される概念が実現されることができる構成のみを表すように意図されたものではない。詳細な説明は、様々な概念の完全な理解を提供する目的で特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実現され得ることが当業者には明らかになるであろう。いくつかの事例では、周知の構造およびコンポーネントが、そのような概念を曖昧にすることを避けるためにブロック図の形態で示される。装置および方法は、以下の詳細な説明において説明され、添付の図面において、様々なブロック、モジュール、コンポーネント、回路、ステップ、プロセス、アルゴリズム、要素、等によって例示され得る。
[0013] 図１は、マルチビットフリップフロップトレイ１００を例示する図である。図１に示されているように、マルチビットフリップフロップトレイ１００は、シングルビットフリップフロップ１０４、１０６、１０８、１１０、１１２、１１４、１１６、および１１８を含む。図１にさらに示されているように、マルチビットフリップフロップトレイ１００内の各フリップフロップ（これは、連続論理セルと称されることもある）は、マスタラッチとスレーブラッチとを含む。ある態様において、各マスタラッチは、フリップフロップの入力Ｄ（例えば、フリップフロップ１０４のＤ１）を受け取るように構成され、各スレーブラッチは、フリップフロップの出力Ｑ（例えば、フリップフロップ１０４のＱ１）を供給するように構成される。マルチビットフリップフロップトレイ１００は、８個の単一行セル（single-row cells）の配列としてＭＯＳデバイス上に構成され得る。
[0014] 図２は、シングルビットフリップフロップ回路２００を例示する図である。ある態様において、図２のフリップフロップ回路２００は、マルチビットフリップフロップトレイ１００内のフリップフロップ（例えば、シングルビットフリップフロップ１０４）のトランジスタレベルの実装を表す。図２に示されているように、フリップフロップ回路２００は、マスタラッチとスレーブラッチとを含む。図２に示されているように、マスタラッチは、Ｎ型トランジスタ２０６、２１０、２１６、および２１８と、Ｐ型トランジスタ２０４、２０８、２１２、２１４とを含む。図２にさらに示されているように、スレーブラッチは、Ｎ型トランジスタ２２２、２２６、２３２、および２３４と、Ｐ型トランジスタ２２０、２２４、２２８、および２３０とを含む。
[0015] シングルビットフリップフロップ回路２００の例となる動作がここで説明される。入力値Ｄが、マスタラッチの入力２０２に供給され得る。クロック信号（Ｃｌｋ）が論理「０」であるとき、送信ゲート２０３（例えば、Ｐ型トランジスタ（「Ｐ１」）２０４およびＮ型トランジスタ（「Ｎ１」）２０６）がオンになり、値ＤがノードＰＮ１に現れることを可能にする。クロック信号が論理「１」に遷移すると、値Ｄは、ノードＰＮ１においてラッチされることになる（そして、値Ｄの逆数がノードＰＮ２においてラッチされることになる）。クロック信号が論理「１」である間、送信ゲート２０５（例えば、Ｐ型トランジスタ２２０およびＮ型トランジスタ２２２）は、オンになり、ＰＮ２における値Ｄの逆数がノードＰＮ３に現れることを可能にし、値ＤがノードＰＮ４において現れることを可能にする。クロック信号（Ｃｌｋ）が論理「１」から論理「０」に遷移すると、送信ゲート２０５はオフになり、値ＤはノードＰＮ４においてラッチされることになる。値Ｄは、次いで、出力Ｑ２３６において供給される。
[0016] 図３は、ＭＯＳデバイス３００のための実例的なレイアウト図の上面図である。図２を参照すると、レイアウト図は、シングルビットフリップフロップ回路２００の部分２０７の実装である。図３の図がＭＯＳデバイス３００の機構（features）を製造するために使用されることができる様々なマスクの表現であることが理解されるべきである。例えば、各マスクは、ＭＯＳデバイス３００の特定レイヤ（例えば、相互接続、ビア、等）に構成されることになる、様々な機構に対応し得る。それゆえ、図３の図は、本開示の理解および例示をしやすくするために、重なった方法でＭＯＳデバイス３００の多数のレイヤを同時に示している。
[0017] 図３に示されているように、ＭＯＳデバイス３００は、Ｐ拡散領域３６２、３６４、３６６、および３６８と、Ｎ拡散領域３４６、３４８、３７０、３７２、および３７４とを含む。ＭＯＳデバイス３００は、さらに、ゲート相互接続３１２、３１４、３３２、３３４、３３６、および３３８を含む。ゲート相互接続は、ＰＯＬＹレイヤに構成され得、ＰＯＬＹ相互接続と称されることもある。いくつかのプロセス技術において、ゲート相互接続は金属から形成されることもある。しかしながら、他のプロセス技術では、ゲート相互接続は、完全にポリシリコンである得るか、または金属の最上レイヤを有するポリシリコンであり得る。図３の構成において、ゲート相互接続３１２、３３４、および３３６は、それぞれのｐＭＯＳトランジスタＰ１、Ｐ２、およびＰ３に対応する。ゲート相互接続３１４、３３８、および３３２は、それぞれのｎＭＯＳトランジスタＮ１、Ｎ２、およびＮ３に対応する。ゲート相互接続３１２、３３４、３３６、３１４、３３８、および３３２は、図３の右上隅において指し示されているような第２の方向に延在する。図３の実例的な構成において、ゲート相互接続３１２、３３４、３３６、３１４、３３８、および３３２は、トランジスタゲートとして構成される。例えば、ゲート相互接続３１２は、ｐＭＯＳトランジスタＰ１のためのトランジスタゲートとして構成され、ゲート相互接続３１４は、ｎＭＯＳトランジスタＮ１のためのトランジスタゲートとして構成され、ゲート相互接続３３４は、ｐＭＯＳトランジスタＰ２のためのトランジスタゲートとして構成され、ゲート相互接続３３６は、ｐＭＯＳトランジスタＰ３のためのトランジスタゲートとして構成され、ゲート相互接続３３８は、ｎＭＯＳトランジスタＮ２のためのトランジスタゲートとして構成され、ゲート相互接続３３２は、ｎＭＯＳトランジスタＮ３のためのトランジスタゲートとして構成される。
[0018] 図３に示されているように、ＭＯＳデバイス３００は、さらに、Ｍ１レイヤにＭ１レイヤ相互接続３０１、３０２、３０４、３０６、３０８、３１７、および３４４を含む。図３に示されているように、Ｍ１レイヤ相互接続３０１、３０２、３０４、３０６、３０８、３１７、および３４４は、第１の方向に延在する。ある態様において、Ｍ１レイヤ相互接続３０１、３０４、および３０８は、第１のマスクを使用して形成され、Ｍ１＿Ａレイヤ相互接続と称される。このような態様において、Ｍ１レイヤ相互接続３０２、３０６、３１７、および３４４は、第２のマスクを使用して形成され、Ｍ１＿Ｖレイヤ相互接続と称される。図３の構成において、Ｍ１レイヤ相互接続３０２は、ビア（Ｖ０＿ＭＧ）３１６を通してゲート相互接続３１２に結合される。本明細書に開示されている態様において、Ｖ０＿ＭＧという用語は、金属を使用して形成され、また金属レイヤにおける相互接続をＰＯＬＹレイヤにおける相互接続に結合する、ビアを指す。Ｍ１レイヤ相互接続３０２は、さらに、ビア（Ｖ０＿ＭＧ）３２２を通してゲート相互接続３３８に結合される。Ｍ１レイヤ相互接続３０４は、ビア（Ｖ０＿ＭＧ）３２０を通してゲート相互接続３３６に結合される。Ｍ１レイヤ相互接続３０８は、ビア（Ｖ０＿ＭＧ）３１８を通してゲート相互接続３１４に結合される。Ｍ１レイヤ相互接続３０８は、さらに、ビア（Ｖ０＿ＭＧ）３４０を通してゲート相互接続３３４に結合される。それゆえ、図３では、ビア（Ｖ０＿ＭＧ）３１６、３１８、３２０、３２２、および３４０がＰＯＬＹレイヤの上かつＭ１レイヤの下に位置することが理解されるべきである。
[0019] 図３に示されているように、ＭＯＳデバイス３００は、さらに、金属拡散２（ＭＤ２）レイヤに構成された、ＭＤ２レイヤ相互接続３１３、３１５、および３２８を含む。図３に示されているように、ＭＤ２レイヤ相互接続３１３、３１５、および３２８は、第２の方向に延在する。ある態様において、ＭＤ２レイヤは、Ｍ１レイヤの下かつＰＯＬＹレイヤの上に位置する。図３に示されているように、ＭＤ２レイヤ相互接続３１３は、トランジスタＰ１のソース（例えば、拡散領域３６２）およびトランジスタＮ１のドレイン（例えば、拡散領域３４６）に結合される。ＭＤ２レイヤ相互接続３１３は、金属拡散１（ＭＤ１）レイヤ相互接続（例えば、ＭＤ１レイヤ相互接続３１９）を通して、トランジスタＮ１のドレイン（例えば、拡散領域３４６）に結合され得る。ＭＤ１レイヤは、ＰＯＬＹレイヤと同じ高さにある。図３にさらに示されているように、ＭＤ２レイヤ相互接続３１５はトランジスタＰ１のドレイン（例えば、拡散領域３６４）およびトランジスタＮ１のソース（例えば、拡散領域３４８）に結合される。拡散領域３６４はまた、トランジスタＰ２のドレインでもあるので、ＭＤ２レイヤ相互接続３１５は、トランジスタＰ１およびＰ２のドレインをトランジスタＮ１のソースに結合する。ＭＤ２レイヤ相互接続３１５は、さらに、ビア（Ｖ０＿ＭＤ）３２１を通してＭ１レイヤ相互接続３０６に結合される。本明細書に開示されている態様において、Ｖ０＿ＭＤという用語は、金属を使用して形成され、またＭＤレイヤ（例えば、ＭＤ２レイヤ）における相互接続を金属レイヤにおける相互接続に結合する、ビアを指す。ＭＤ２レイヤ相互接続３２５は、ビア（Ｖ０＿ＭＤ）３２３を通してＭ１レイヤ相互接続３０６に結合され、さらに、トランジスタＮ２のドレイン（例えば、拡散領域３７０）に結合される。ＭＤ２レイヤ相互接続３２８は、ビア（Ｖ０＿ＭＤ）３２６を通してＭ１レイヤ相互接続３０４に結合され、さらに、ゲート相互接続３３２の上にあるＭＰレイヤに位置する金属ＰＯＬＹ（ＭＰ）レイヤ相互接続３３０を介してゲート相互接続３３２に結合される。ＭＰレイヤは、ＭＤ２レイヤと同じ高さにある。したがって、ＭＤ２レイヤ相互接続３２８およびＭＰレイヤ相互接続３００は、接続を形成するように共に隣り合う。
[0020] 図３の態様において、ゲート相互接続３１２は、単一のゲート相互接続を構成することによって、およびカットマスク部分３１０を適用することによって、ゲート相互接続３１４から電気的に分離されている。カットマスク部分３１０は、電気的に分離された２つのゲート相互接続を有効に形成するように単一のゲート相互接続をカットするように構成される。さらに、Ｍ１レイヤ相互接続３１７は、単一のＭ１レイヤ相互接続を構成することによって、およびカットマスク部分３４２を適用することによって、Ｍ１レイヤ相互接続３４４から電気的に分離されている。カットマスク部分３４２は、電気的に分離された２つのＭ１レイヤ相互接続を有効に形成するように単一のＭ１レイヤ相互接続をカットするように構成される。
[0021] 図３の例となる構成において、入力値Ｄ（例えば、論理「１」または論理「０」）は、Ｍ１レイヤ相互接続３１７に供給され得る。図３に示されているように、Ｍ１レイヤ相互接続３０２は、クロック信号（Ｃｌｋ）を搬送するように構成され、Ｍ１レイヤ相互接続３０８は、クロック信号の逆数
Figure 2018515938
（以下では、数１を「Ｃｌｋ￣」と記す）を搬送するように構成される。図２を参照すると、Ｍ１レイヤ相互接続３０６は、ノードＰＮ１に対応し、Ｍ１レイヤ相互接続３０４は、ノードＰＮ２に対応する。
[0022] 図３に示されているように、ＭＯＳデバイス上で消費されるエリアは、グリッドユニット３５０、３５２、３５４、３５６、３５８、および３６０のような、グリッドユニットで表されることができる。図３の例となる構成において、グリッドユニット３５０、３５２、３５４、３５６、３５８、および３６０の各々は、２つの隣接するゲート相互接続間に必要とされる空間を指し示す。ある態様において、グリッドユニット３５０、３５２、３５４、３５６、３５８、および３６０は、実質的に同等である。それゆえ、図３の例となる構成において、ＭＯＳデバイスは、６つのグリッドユニット（例えば、グリッドユニット３５０、３５２、３５４、３５６、３５８、および３６０）を消費する。６つのグリッドユニットがあると、セル内に６つのゲート相互接続が存在する。６つのゲート相互接続は、ゲート相互接続３１２／３１４、３３４、３３６、３３８、３３２と、セルの各側面上の２つの半分のゲート相互接続（図示せず）とを含む。
[0023] 図４は、本開示の様々な態様にしたがったＭＯＳデバイス４００のための実例的なレイアウト図の上面図である。図３のレイアウト図と同様に、図４のレイアウト図は、図２のシングルビットフリップフロップ回路２００の部分２０７の実装である。それゆえ、図４のレイアウト図は、図３のレイアウト図と同じ機能を実行する。図４の図がＭＯＳデバイス４００の機構を製造するために使用されることができる様々なマスクの表現であることが理解されるべきである。例えば、各マスクは、ＭＯＳデバイス４００の特定レイヤ（例えば、相互接続、ビア、等）に構成されることになる、様々な機構に対応し得る。それゆえ、図４の図は、本開示の理解および例示をしやすくするために、重なった方法でＭＯＳデバイス４００の多数のレイヤを同時に示している。
[0024] 図４に示されているように、ＭＯＳデバイス４００は、Ｐ拡散領域４４６、４４９、４５１、および４５３と、Ｎ拡散領域４３８、４４０、４５５、および４５７とを含む。ＭＯＳデバイス４００は、さらに、ゲート相互接続４１４、４１６、４１８、４２０、および４２４を含む。セルのエッジ上に、ＭＯＳデバイス４００は、半値幅のゲート相互接続４２２および４２６を含む。図４にさらに示されているように、ゲート相互接続４１４および４１８は、第２の方向のトラック４９２に沿って延在し、ゲート相互接続４１６および４２０は、第２の方向のトラック４９４に沿って延在し、ここで、トラック４９２は、トラック４９４に平行である。
[0025] ゲート相互接続は、ＰＯＬＹレイヤに構成され得、ＰＯＬＹ相互接続と称されることもある。図４の構成において、ゲート相互接続４１４および４１６は、それぞれのｐＭＯＳトランジスタＰ１およびＰ２に対応する。ゲート相互接続４１８および４２０は、それぞれのｎＭＯＳトランジスタＮ１およびＮ２に対応する。ゲート相互接続４２４は、ｐＭＯＳトランジスタＰ３およびｎＭＯＳトランジスタＮ３に対応する。ゲート相互接続４１４、４１６、４１８、４２０、４２２、４２４、および４２６は、図４の右上隅において指し示されているような第２の方向に延在する。図４の実例的な構成において、ゲート相互接続４１４、４１６、４１８、４２０、および４２４は、トランジスタゲートとして構成される。例えば、ゲート相互接続４１４は、ｐＭＯＳトランジスタＰ１のためのトランジスタゲートとして構成され、ゲート相互接続４１８は、ｎＭＯＳトランジスタＮ１のためのトランジスタゲートとして構成され、ゲート相互接続４１６は、ｐＭＯＳトランジスタＰ２のためのトランジスタゲートとして構成され、ゲート相互接続４２０は、ｎＭＯＳトランジスタＮ２のためのトランジスタゲートとして構成され、ゲート相互接続４２４は、ｐＭＯＳトランジスタＰ３およびｎＭＯＳトランジスタＮ３のためのトランジスタゲートとして構成される。
[0026] 図４に示されているように、ＭＯＳデバイス４００は、さらに、Ｍ１レイヤに構成されたＭ１レイヤ相互接続４０１、４０４、４０６、４０８、４１０、４１２、および４７３を含む。図４に示されているように、Ｍ１レイヤ相互接続４０１、４０４、４０６、４０８、４１０、４１２、および４７３は、第１の方向に延在する。図４にさらに示されているように、Ｍ１レイヤ相互接続４０４は、第１の方向のトラック４８０に沿って延在し、Ｍ１レイヤ相互接続４１０は、第１の方向のトラック４９０に沿って延在し、ここで、トラック４８０は、トラック４９０に平行である。
[0027] ある態様において、Ｍ１レイヤ相互接続４０１、４０６、および４１２は、第１のマスクを使用して形成され、Ｍ１＿Ａレイヤ相互接続と称される。このような態様において、Ｍ１レイヤ相互接続４０２、４０４、４０８、４１０、および４７３は、第２のマスクを使用して形成され、Ｍ１＿Ｖレイヤ相互接続と称される。図４の構成において、Ｍ１レイヤ相互接続４０２は、ビア（Ｖ０＿ＭＧ）４２８を通してゲート相互接続４１４に結合される。Ｍ１レイヤ相互接続４０４は、ビア（Ｖ０＿ＭＧ）４３０を通してゲート相互接続４１６に結合される。Ｍ１レイヤ相互接続４０８は、ビア（Ｖ０＿ＭＧ）４３２を通してゲート相互接続４１８に結合される。Ｍ１レイヤ相互接続４１０は、ビア（Ｖ０＿ＭＧ）４３４を通してゲート相互接続４２０に結合される。Ｍ１レイヤ相互接続４１２は、ビア（Ｖ０＿ＭＧ）４３６を通してゲート相互接続４２４に結合される。それゆえ、図４では、ビア（Ｖ０＿ＭＧ）４２８、４３０、４３２、４３４、および４３６がＰＯＬＹレイヤの上かつＭ１レイヤの下に位置することが理解されるべきである。
[0028] 図４に示されているように、ＭＯＳデバイス４００は、さらに、ＭＤ２レイヤに構成されたＭＤ２レイヤ相互接続４４３および４７１を含む。図４に示されているように、ＭＤ２レイヤ相互接続４４３および４７１は、第２の方向に延在する。ある態様において、ＭＤ２レイヤは、Ｍ１レイヤの下かつＰＯＬＹレイヤの上に位置する。図４に示されているように、ＭＤ２レイヤ相互接続４４３は、トランジスタＰ１のソース（例えば、拡散領域４４６）およびトランジスタＮ１のドレイン（例えば、拡散領域４３８）に結合される。ＭＤ２レイヤ相互接続４４３は、ＭＤ１レイヤ相互接続（例えば、ＭＤ１レイヤ相互接続４７５）を通して、トランジスタＮ１のドレイン（例えば、拡散領域４３８）に結合され得る。図４にさらに示されているように、ＭＤ２レイヤ相互接続４７１はトランジスタＰ１のドレイン（例えば、拡散領域４４９）およびトランジスタＮ１のソース（例えば、拡散領域４４０）に結合される。拡散領域４４９がトランジスタＰ２のためのドレインでもあるので、ＭＤ２レイヤ相互接続４７１はまた、トランジスタＰ２のドレイン（例えば、拡散領域４４９）にも結合される。拡散領域４４０がトランジスタＮ２のためのドレインでもあるので、ＭＤ２レイヤ相互接続４７１はまた、トランジスＮ２のドレイン（例えば、拡散領域４４０）にも結合される。ＭＤ２レイヤ相互接続４７１は、さらに、ビア（Ｖ０＿ＭＤ）４７６を通してＭ１レイヤ相互接続４０６に結合される。ＭＤ２レイヤ相互接続４４３は、ビア（Ｖ０＿ＭＤ）４４５を通してＭ１レイヤ相互接続４７３に結合される。拡散領域４５３、４５１、４５７、および４５５を再度参照すると、拡散領域４５３は、トランジスタＰ３のソースであり、拡散領域４５１はトランジスタＰ３のドレインおよびトランジスタＰ２のソースであり、拡散領域４５７は、トランジスタＮ３のソースであり、拡散領域４５５は、トランジスタＮ３のドレインおよびトランジスタＮ２のソースである。
[0029] 図４の態様において、ゲート相互接続４１４は、単一のゲート相互接続を構成することによって、およびカットマスク部分４４２を適用することによって、ゲート相互接続４１８から電気的に分離されている。さらに、ゲート相互接続４１６は、単一のゲート相互接続を構成することによって、およびカットマスク部分４４２を適用することによって、ゲート相互接続４２０から電気的に分離されている。第１の方向に延在するカットマスク部分４４２は、第２の方向に延在する対応するゲート相互接続をカットするように構成され、その結果、電気的に分離された複数のゲート相互接続を有効に形成する。さらに、Ｍ１レイヤ相互接続４０２は、単一のＭ１レイヤ相互接続を構成することによって、およびカットマスク部分４４４を適用することによって、Ｍ１レイヤ相互接続４０４から電気的に分離されている。Ｍ１レイヤ相互接続４０８は、単一のＭ１レイヤ相互接続を構成することによって、およびカットマスク部分４４４を適用することによって、Ｍ１レイヤ相互接続４１０から電気的に分離されている。第２の方向に延在するカットマスク部分４４４は、第１の方向に延在する対応するＭ１レイヤ相互接続をカットするように構成され、その結果、電気的に分離された複数のＭ１レイヤ相互接続を有効に形成する。
[0030] 図４の例となる構成において、入力値Ｄ（例えば、論理「１」または論理「０」）は、Ｍ１レイヤ相互接続４７３に供給され得る。図４に示されているように、Ｍ１レイヤ相互接続４０２および４１０は、クロック信号（Ｃｌｋ）を搬送するように構成され、Ｍ１レイヤ相互接続４０４および４０８は、クロック信号の逆数Ｃｌｋ￣を搬送するように構成される。図２を参照すると、Ｍ１レイヤ相互接続４０６は、ノードＰＮ１に対応し、Ｍ１レイヤ相互接続４１２は、ノードＰＮ２に対応する。
[0031] 図４に示されているように、ＭＯＳデバイス上で消費されるエリアは、グリッドユニット４４８、４５０、４５２、および４５４のような、グリッドユニットで表されることができる。図４の例となる構成において、グリッドユニット４４８、４５０、４５２、および４５４の各々は、２つの隣接するゲート相互接続間に必要とされる空間を指し示す。ある態様において、グリッドユニット４４８、４５０、４５２、および４５４は、実質的に同等である。さらに、図４の４つのグリッドユニット４４８、４５０、４５２、および４５４の各々は、図３の６つのグリッドユニット３５０、３５２、３５４、３５６、３５８、および３６０の各々に実質的に同等であり得る。４つのグリッドユニットがあると、セル内に４つのゲート相互接続が存在する。４つのゲート相互接続は、ゲート相互接続４１４／４１８、４１６／４２０、および４２４と、セルの各側面上の２つの半値幅のゲート相互接続４２２および４２６とを含む。隣接するセルの隣にセルが配置される場合、半値幅のゲート相互接続４２２および４２６は、（対応する隣接するセルによって利用され得るか、またはダミー／未使用のゲート相互接続であり得る）通常幅のゲート相互接続を形成するように、隣接する半値幅のゲート相互接続と隣り合う。それゆえ、ＭＯＳデバイス４００がエリアの４つのグリッドユニット（例えば、グリッドユニット４４８、４５０、４５２、および４５４）を消費するので、図４のＭＯＳデバイス４００は、ＭＯＳデバイス上のエリアの少なくとも２つのグリッドユニットを節約しながら、ＭＯＳデバイス３００と同じ機能を実行する。
[0032] 図５は、本開示の様々な態様にしたがったＭＯＳデバイス５００のための実例的なレイアウト図の上面図である。ＭＯＳデバイス５００は、Ｍ１レイヤ相互接続５０２、５０４、および５０６と、金属２（Ｍ２）レイヤ相互接続５０８、５１０、５１２、および５１４と、部分４９０とを含む。図５の部分４９０が図４に指し示されている部分４９０に対応することが留意されるべきである。図５に示されているように、Ｍ１レイヤ相互接続５０２は、トラック５０３に沿って第１の方向に延在し、Ｍ１レイヤ相互接続５０４は、トラック５０５に沿って第１の方向に延在する。ある態様において、Ｍ１レイヤ相互接続５０２は、クロック信号（Ｃｌｋ）を搬送するように構成され得、Ｍ１レイヤ相互接続５０４は、クロック信号の逆数Ｃｌｋ￣を搬送するように構成され得る。
[0033] 図５に示されているように、Ｍ１レイヤの上に位置するＭ２レイヤに構成された相互接続５０８および５１２の第１のセットは、Ｍ１レイヤ相互接続４０２および４１０にそれぞれ結合される。相互接続５０８および５１２の第１のセットは、ビア（Ｖ１）５１６、５１８、５２４、および５２６を使用してＭ１レイヤ相互接続４０２および４１０にそれぞれ結合される。図５にさらに示されているように、Ｍ２レイヤに構成された相互接続５１０および５１４の第２のセットは、Ｍ１レイヤ相互接続４０８および４０４にそれぞれ結合される。相互接続５１０および５１４の第２のセットは、ビア（Ｖ１）５２０、５２２、５２８、および５３０を使用してＭ１レイヤ相互接続４０８および４０４にそれぞれ結合される。ある態様において、図１を参照すると、Ｍ１レイヤ相互接続５０２および５０４は、クロック信号およびクロック信号の逆数Ｃｌｋ￣を、マルチビットフリップフロップトレイ１００における多数の単一行セルに供給するように伸ばされ得る。
[0034] 図１、図４、および図５を再度参照すると、マルチビットフリップフロップトレイ１００は、複数のビットフリップフロップ１０４、１０６、１０８、１１０、１１２、１１４、１１６、および１１８を含む。図５に示されているように、クロックＣｌｋおよび逆クロック（inverse clock）Ｃｌｋ￣は、それぞれ、Ｍ１レイヤ相互接続５０３および５０５を通して、および対応するＭ２レイヤ相互接続５１６、５２４、５２０、および５２８を通して、各ビットフリップフロップに供給され得る。Ｍ２レイヤ相互接続５１６、５２４、５２０、および５２８は、クロックＣｌｋおよび逆クロックＣｌｋ￣をビットフリップフロップセルに供給するように、セルにまたがって、また同じ列にあるビットフリップフロップセルの各々にまたがって延在し得る。例えば、ＭＯＳデバイス４００がビットフリップフロップセル１０４に対応すると仮定すると、Ｍ２レイヤ相互接続５１６および５２４は、ＭＯＳデバイス４００に対応するセル／ビットフリップフロップセル１０４にまたがって、またビットフリップフロップセル１０６、１０８、および１１０に対応するセルの各々にまたがって延在し得、その結果、ビットフリップフロップセル１０４、１０６、１０８、および１１０の各々にクロックＣｌｋを供給する。さらに、Ｍ２レイヤ相互接続５２０および５２８は、ＭＯＳデバイス４００に対応するセル／ビットフリップフロップセル１０４にまたがって、またビットフリップフロップセル１０６、１０８、および１１０に対応するセルの各々にまたがって延在し得、その結果、ビットフリップフロップセル１０４、１０６、１０８、および１１０の各々に逆クロックＣｌｋ￣を供給する。Ｍ１レイヤ相互接続５０２および５０４がそれぞれクロックＣｌｋおよび逆クロックＣｌｋ￣に接続されているのが示されている。しかしながら、Ｍ１レイヤ相互接続５０２および５０４は、それぞれ、逆クロックＣｌｋ￣およびクロックＣｌｋに接続されることもある。図４、図５に示されているように、互いから対角線状に配置されたＭ１レイヤ相互接続４０４および４０８がＭ１レイヤ相互接続４０２および４１０の結合にまたがって共に結合され、また互いから対角線状に配置されたＭ１レイヤ相互接続４０２および４１０が、Ｍ１レイヤ相互接続４０４および４０８の結合にまたがって共に結合されるので、クロックＣｌｋおよび逆クロックＣｌｋ￣は交差結合される。Ｍ１レイヤ相互接続の各々５０３、５０５、４０２、４１０、４０４、および４０８は単方向であり、同じ方向（例えば、第１の方向）に延在する。他のＭ１レイヤ相互接続４０１、４０６、４１２、および４７３もまた単方向であり、同じ方向（例えば、第１の方向）に延在する。
[0035] 図４、図５を再度参照すると、ＭＯＳデバイスは、第１の方向の第１のトラック４８０上に延在する第１の相互接続４０２を含む。第１の相互接続４０２は、Ｍ１レイヤに構成される。ＭＯＳデバイスは、さらに、第１の方向の第１のトラック４８０上に延在する第２の相互接続４０４を含む。第２の相互接続４０４は、Ｍ１レイヤに構成される。ＭＯＳデバイスは、さらに、第１の方向の第２のトラック４９０上に延在する第３の相互接続４０８を含む。第３の相互接続４０８は、Ｍ１レイヤに構成される。第２のトラック４９０は、第１のトラック４８０に平行である。ＭＯＳデバイスは、さらに、第１の方向の第２のトラック４９０上に延在する第４の相互接続４１０を含む。第４の相互接続４１０は、Ｍ１レイヤに構成される。第１の相互接続４０２は第４の相互接続４１０に結合され、第２の相互接続４０４は第３の相互接続４０８に結合される。
[0036] １つの構成において、ＭＯＳデバイスは、さらに、第１の方向と直交する第２の方向の第３のトラック４９２上に延在する第１のゲート相互接続４１４を含む。第１のゲート相互接続は、Ｍ１レイヤの下にあるＰＯＬＹレイヤに位置する。ＭＯＳデバイスは、さらに、第２の方向の第３のトラック４９２上に延在する第２のゲート相互接続４１８を含む。第２のゲート相互接続４１８は、ＰＯＬＹレイヤに位置する。ＭＯＳデバイスは、さらに、第２の方向の第４のトラック４９４上に延在する第３のゲート相互接続４１６を含む。第３のゲート相互接続４１６は、ＰＯＬＹレイヤに位置する。第４のトラック４９４は、第３のトラック４９２に平行である。ＭＯＳデバイスは、さらに、第２の方向の第４のトラック４９４上に延在する第４のゲート相互接続４２０を含む。第４のゲート相互接続４２０は、ＰＯＬＹレイヤに位置する。１つの構成において、第１の相互接続４０２は、第１のゲート相互接続４１４に結合され、第２の相互接続４０４は、第３のゲート相互接続４１６に結合され、第３の相互接続４０８は、第２のゲート相互接続４１８に結合され、第４の相互接続４１０は、第４のゲート相互接続４２０に結合される。
[0037] １つの構成において、ＭＯＳデバイスは、さらに、第３のトラック５０３上に延在する第５の相互接続５０２を含む。第３のトラック５０３は、第１のトラック４８０および第２のトラック４９０に平行である。ＭＯＳデバイスは、さらに、第４のトラック５０５上に延在する第６の相互接続５０４を含む。第４のトラック５０５は、第３のトラック５０３に平行である。第５の相互接続５０２は、第１の相互接続４０２および第４の相互接続４１０に結合され、第６の相互接続５０４は、第２の相互接続４０４および第３の相互接続４０８に結合される。１つの構成において、第５の相互接続５０２は、Ｍ２レイヤに構成され、また第１の方向と直交する第２の方向に延在する、相互接続５０８、５１２の第１のセットを通して、第１の相互接続４０２および第４の相互接続４１０に結合される。このような構成において、第６の相互接続５０４は、Ｍ２レイヤに構成され、また第２の方向に延在する、相互接続５１４、５１０の第２のセットを通して、第２の相互接続４０４および第３の相互接続４０８に結合される。
[0038] １つの構成において、ＭＯＳデバイスは、さらに、第１のｐＭＯＳトランジスタゲート、第１のｐＭＯＳトランジスタソース、および第１のｐＭＯＳトランジスタドレインを含む第１のｐＭＯＳトランジスタＰ１と、第２のｐＭＯＳトランジスタゲート、第２のｐＭＯＳトランジスタソース、および第２のｐＭＯＳトランジスタドレインを含む第２のｐＭＯＳトランジスタＰ２と、第１のｎＭＯＳトランジスタゲート、第１のｎＭＯＳトランジスタソース、および第１のｎＭＯＳトランジスタドレインを含む第１のｎＭＯＳトランジスタＮ１と、第２のｎＭＯＳトランジスタゲート、第２のｎＭＯＳトランジスタソース、および第２のｎＭＯＳトランジスタドレインを含む第２のｎＭＯＳトランジスタＮ２と、を含む。第１のｐＭＯＳトランジスタゲート４１４は第１の相互接続４０２に結合され、第２のｐＭＯＳトランジスタゲート４１６は第２の相互接続４０４に結合され、第１のｎＭＯＳトランジスタゲート４１８は第３の相互接続４０８に結合され、第２のｎＭＯＳトランジスタゲート４２０は第４の相互接続４１０に結合される。１つの構成において、第１のｐＭＯＳトランジスタソース４４６および第１のｎＭＯＳトランジスタドレイン４３８は、第１の方向と直交する第２の方向に延在するＭＤレイヤ（例えば、ＭＤ２レイヤ）相互接続４４３と共に結合される。１つの構成において、ＭＯＳデバイスは、さらに、Ｍ１レイヤ上に第１の方向に延在する第５の相互接続４７３を含む。第５の相互接続４７３は、ＭＤレイヤ相互接続４４３に結合される。第５の相互接続４７３は、ＭＯＳデバイスへの入力を受け取るように構成される。
[0039] １つの構成において、第１のｐＭＯＳトランジスタドレイン４４９と第２のｐＭＯＳトランジスタドレイン４４９は同じであり、第１のｎＭＯＳトランジスタソース４４０と第２のｎＭＯＳトランジスタドレイン４４０は同じである。１つの構成において、第１のｐＭＯＳトランジスタドレインおよび第２のｐＭＯＳトランジスタドレイン４４９は、第１の方向と直交する第２の方向に延在するＭＤレイヤ（例えば、ＭＤ２レイヤ）相互接続４７１を通して、第１のｎＭＯＳトランジスタソースおよび第２のｎＭＯＳトランジスタドレイン４４０に結合される。１つの構成において、ＭＯＳデバイスは、さらに、Ｍ１レイヤ上に第１の方向に延在する第５の相互接続４１２（ＰＮ２）を含む。第５の相互接続４１２は、ＭＤレイヤ相互接続４７１に結合される。第５の相互接続４１２は、ＭＯＳデバイスの出力である。
[0040] １つの構成において、ＭＯＳデバイスは、さらに、第３のｐＭＯＳトランジスタゲート、第３のｐＭＯＳトランジスタソース、および第３のｐＭＯＳトランジスタドレインを含む第３のｐＭＯＳトランジスタＰ３と、第３のｎＭＯＳトランジスタゲート、第３のｎＭＯＳトランジスタソース、および第３のｎＭＯＳトランジスタドレインを含む第３のｎＭＯＳトランジスタＮ３と、を含む。第３のｐＭＯＳトランジスタゲート４２４および第３のｎＭＯＳトランジスタゲート４２４は、第１の方向に延在する同じゲート相互接続４２４から形成される。１つの構成において、第３のｐＭＯＳトランジスタドレイン４５１と第２のｐＭＯＳトランジスタソース４５１は同じであり、第３のｎＭＯＳトランジスタドレイン４５５と第２のｎＭＯＳトランジスタソース４５５は同じである。１つの構成において、第３のｐＭＯＳトランジスタソース４５３は、第１の電圧ソース（例えば、ＶＤＤ）に結合されるように構成され、第３のｎＭＯＳトランジスタソース４５７は、第２の電圧ソース（例えば、ＶＳＳ、これはグラウンドであり得る）に結合されるように構成される。
[0041] 図４に示されているように、ＭＯＳデバイスは、４つのグリッドの幅を有する。第１、第２、第３、および第４の相互接続４０２、４０４、４０８、４１０は、単方向相互接続である。第１、第２、第３、および第４の相互接続４０２、４０４、４０８、４１０は、Ｍ１レイヤ相互接続である。
[0042] 図６は、実例的な方法のフローチャート６００である。実例的な方法は、ＭＯＳデバイスの動作の方法である。図６において点線で指し示されている動作がオプションの動作を表すことが理解されるべきである。
[0043] ６０２において、第１の信号が、第１の方向の第１のトラック上に延在する第１の相互接続を通して伝搬され、第１の相互接続は金属レイヤに構成される。例えば、図４を参照すると、第１の相互接続は、Ｍ１レイヤ相互接続４０２であり得、第１のトラックはトラック４８０であり得、第１の信号はクロックＣｌｋ信号であり得る。
[0044] ６０４において、第２の信号が、第１の方向の第１のトラック上に延在する第２の相互接続を通して伝搬される。第２の相互接続は、金属レイヤに構成される。第２の信号は第１の信号とは異なる。例えば、図４を参照すると、第２の相互接続はＭ１レイヤ相互接続４０４であり得、第２の信号は逆クロックＣｌｋ￣信号であり得る。
[0045] ６０６において、第１の信号は、第１の方向の第２のトラック上に延在する第３の相互接続を通して伝搬される。第３の相互接続は、金属レイヤに構成される。第２のトラックは第１のトラックに平行である。例えば、図４を参照すると、第３の相互接続はＭ１レイヤ相互接続４０８であり得、第２のトラックはトラック４９０であり得る。
[0046] ６０８において、第２の信号は、第１の方向の第２のトラック上に延在する第４の相互接続を通して伝搬される。第４の相互接続は、金属レイヤに構成される。例えば、図４を参照すると、第４の相互接続は、Ｍ１レイヤ相互接続４１０であり得る。ある態様において、第１の相互接続は第４の相互接続に結合され、第２の相互接続は第３の相互接続に結合される。
[0047] ６１０において、第１の信号は、第１の方向と直交する第２の方向の第３のトラック上に延在する第１のゲート相互接続を通して伝搬される。第１のゲート相互接続は、金属レイヤの下にある第１のレイヤに位置する。例えば、図４を参照すると、第１のゲート相互接続はＰＯＬＹレイヤ相互接続４１４であり得、第３のトラックはトラック４９２であり得る。
[0048] ６１２において、第２の信号は、第２の方向の第３のトラック上に延在する第２のゲート相互接続を通して伝搬される。第２のゲート相互接続は、第１のレイヤに位置する。例えば、図４を参照すると、第２のゲート相互接続は、ＰＯＬＹレイヤ相互接続４１８であり得る。
[0049] ６１４において、第２の信号は、第２の方向の第４のトラック上に延在する第３のゲート相互接続を通して伝搬される。第３のゲート相互接続は、第１のレイヤに位置する。第４のトラックは第３のトラックに平行である。例えば、図４を参照すると、第３のゲート相互接続はＰＯＬＹレイヤ相互接続４１６であり得、第４のトラックはトラック４９４であり得る。
[0050] ６１６において、第１の信号は、第２の方向の第４のトラック上に延在する第４のゲート相互接続を通して伝搬される。第４のゲート相互接続は、第１のレイヤに位置する。例えば、図４を参照すると、第４のゲート相互接続は、ＰＯＬＹレイヤ相互接続４２０であり得る。ある態様において、第１の相互接続は第１のゲート相互接続に結合され、第２の相互接続は第３のゲート相互接続に結合され、第３の相互接続は第２のゲート相互接続に結合され、第４の相互接続は第４のゲート相互接続に結合される。
[0051] ６１８において、第１の信号は、第３のトラック上に延在する第５の相互接続を通して伝搬される。第３のトラックは、第１および第２のトラックに平行である。例えば、第５の相互接続はＭ１レイヤ相互接続５０２であり得、第３のトラックはトラック５０３であり得る。
[0052] ６２０において、第２の信号は、第４のトラック上に延在する第６の相互接続を通して伝搬される。第４のトラックは第３のトラックに平行である。例えば、第６の相互接続はＭ１レイヤ相互接続５０４であり得、第３のトラックはトラック５０５であり得る。ある態様において、第５の相互接続は第１および第４の相互接続に結合され、第６の相互接続は第２および第３の相互接続に結合される。ある態様において、第５の相互接続は、第２の金属レイヤ（例えば、Ｍ２）に構成され、また第２の方向に延在する相互接続の第１のセットを通して第１および第４の相互接続に結合される。例えば、図５を参照すると、相互接続の第１のセットは、Ｍ２レイヤ相互接続５０８および５１２であり得る。このような態様において、第６の相互接続は、第２の金属レイヤに構成され、また第２の方向に延在する相互接続の第２のセットを通して第２および第３の相互接続に結合される。例えば、図５を参照すると、相互接続の第２のセットは、Ｍ２レイヤ相互接続５１０および５１４であり得る。ある態様において、第１、第２、第３、および第４のゲート相互接続は、ＰＯＬＹレイヤに構成される。
[0053] ある態様において、ＭＯＳデバイスは、第１の信号を伝搬するための第１の手段を含み、第１の手段（例えば、Ｍ１レイヤ相互接続４０２）は、第１の方向の第１のトラック（例えば、トラック４８０）上に延在する。第１の手段は、金属レイヤ（例えば、Ｍ１）に構成される。ＭＯＳデバイスは、さらに、第２の信号を伝搬するための第２の手段（例えば、Ｍ１レイヤ相互接続４０４）を含む。第２の手段は、第１の方向の第１のトラック上に延在する。第２の手段は、金属レイヤに構成される。ＭＯＳデバイスは、さらに、第１の信号を伝搬するための第３の手段（例えば、Ｍ１レイヤ相互接続４０８）を含む。第３の手段は、第１の方向の第２のトラック（例えば、トラック４９０）上に延在する。第３の手段は、金属レイヤに構成される。第２のトラックは第１のトラックに平行である。ＭＯＳデバイスは、さらに、第２の信号を伝搬するための第４の手段を含む。第４の手段（例えば、Ｍ１レイヤ相互接続４１０）は、第１の方向の第２のトラック上に延在する。第４の手段は、金属レイヤに構成される。ある態様において、第１の手段は第４の手段に結合され、第２の手段は第３の手段に結合される。
[0054] ある態様において、ＭＯＳデバイスは、さらに、第１の信号を搬送するための第５の手段を含み、第５の手段（例えば、ゲート相互接続４１４）は、第１の方向と直交する第２の方向の第３のトラック（例えば、トラック４９２）上に延在する。第５の手段は、金属レイヤの下にある第１のレイヤ（例えば、ＰＯＬＹレイヤ）に位置する。ＭＯＳデバイスは、さらに、第２の信号を伝搬するための第６の手段（例えば、ゲート相互接続４１８）を含む。第６の手段は、第２の方向の第３のトラック上に延在する。第６の手段は第１のレイヤに位置する。ＭＯＳデバイスは、さらに、第２の信号を伝搬するための第７の手段（例えば、ゲート相互接続４１６）を含む。第７の手段は、第２の方向の第４のトラック（例えば、トラック４９４）上に延在する。第７の手段は第１のレイヤに位置する。第４のトラックは第３のトラックに平行である。ＭＯＳデバイスは、さらに、第１の信号を伝搬するための第８の手段（例えば、ゲート相互接続４２０）を含む。第８の手段は、第２の方向の第４のトラック上に延在する。第８の手段は第１のレイヤに位置する。ある態様において、第１の手段は第５の手段に結合され、第２の手段は第７の手段に結合され、第３の手段は第６の手段に結合され、第４の手段は第８の手段に結合される。
[0055] ある態様において、ＭＯＳデバイスは、さらに、第１の信号を伝搬するための第５の手段を含む。第５の手段（例えば、Ｍ１レイヤ相互接続５０２）は、第３のトラック（例えば、トラック５０３）上に延在する。第３のトラックは、第１および第２のトラックに平行である。ＭＯＳデバイスは、さらに、第２の信号を伝搬するための第６の手段（例えば、Ｍ１レイヤ相互接続５０４）を含む。第６の手段は第４のトラック（例えば、トラック５０５）上に延在する。第４のトラックは第３のトラックに平行である。ある態様において、第５の手段は、第１および第４の手段（例えば、Ｍ１レイヤ相互接続４０２および４１０）に結合され、第６の手段は、第２および第３の手段（例えば、Ｍ１レイヤ相互接続４０４および４０８）に結合される。
[0056] ある態様において、第５の手段は、第２の金属レイヤ（例えば、Ｍ２）に構成され、また第２の方向に延在する相互接続の第１のセットを通して第１および第４の手段に結合され、第６の手段は、第２の金属レイヤ（例えば、Ｍ２）に構成され、また第２の方向に延在する相互接続の第２のセットを通して第２および第３の手段に結合される。ある態様において、第５、第６、第７、および第８の手段は、ＰＯＬＹレイヤに構成される。ある態様において、第５、第６、第７、および第８の手段は、ゲート相互接続である。ある態様において、第１、第２、第３、および第４の手段は、単方向相互接続である。具体的には、ある態様において、第１、第２、第３、および第４の手段は、単方向Ｍ１レイヤ相互接続である。
[0057] 開示されたプロセスにおけるステップの特定の順序または階層が、実例的なアプローチの例示であることが理解される。設計の選好に基づいて、これらプロセスにおけるステップの特定の順序または階層が並べ替えられ得ることが理解される。さらに、いくつかのステップは、組み合わされ得るか、または省略され得る。添付の方法の請求項は、例となる順序で様々なステップの要素を提示するが、提示された特定の順序または階層に限定されるように意図されたものではない。
[0058] 先の説明は、当業者が本明細書に説明されている様々な態様を実現することを可能にするために提供されている。これらの態様に対する様々な修正は、当業者にとって容易に明らかとなり、本明細書で定義される包括的な原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書に示されている態様に限定されることが意図されたものではなく、請求項の文言と矛盾しない最大範囲であると認められるべきであり、ここにおいて、単数の要素への参照は、そのように明確に記載されていない限り、「１つおよび１つのみ」を意味するのではなく、むしろ「１つまたは複数」を意味するように意図されている。「実例的な」という用語は、本明細書では、「例、事例、または例示としての役割を果たす」という意味で使用されている。「実例的な」ものとして、本明細書で説明されている任意の態様は、必ずしも他の態様に対して好ましいまたは有利なものとして解釈されるべきではない。そうでないことが明確に記載されていない限り、「いくつかの」という用語は１つまたは複数を指す。「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはこれらの任意の組み合わせ」のような組み合わせは、Ａ、Ｂ、および／またはＣの任意の組み合わせを含み、複数のＡ、複数のＢ、または複数のＣを含み得る。特に、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはこれらの任意の組み合わせ」のような組み合わせは、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢ、ＡとＣ、ＢとＣ、またはＡとＢとＣであり得、ここで、このような任意の組み合わせが、Ａ、Ｂ、またはＣの１つまたは複数のメンバーを含み得る。当業者に既知である、または後に知られるようになる、本開示全体にわたって説明されている様々な態様の要素に対する全ての構造的および機能的な同等物が、参照によって本明細書に明確に組み込まれ、特許請求の範囲によって包含されるよう意図されている。さらに、本明細書に開示されているものが特許請求の範囲に明示的に記載されているかどうかにかかわらず、そのような開示のいずれも、公に寄与されることを意図したものではない。いずれの請求項の要素も、その要素が「〜のための手段」というフレーズを使用して明確に記載されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。

Claims (30)

  1. 金属酸化膜半導体（ＭＯＳ）デバイスであって、
    第１の方向の第１のトラック上に延在する第１の相互接続、前記第１の相互接続は、金属レイヤに構成される、と、
    前記第１の方向の前記第１のトラック上に延在する第２の相互接続、前記第２の相互接続は、前記金属レイヤに構成される、と、
    前記第１の方向の第２のトラック上に延在する第３の相互接続、前記第３の相互接続は、前記金属レイヤに構成され、前記第２のトラックは、前記第１のトラックに平行であり、前記第３の相互接続は、前記第２の相互接続に結合され、前記第２および第３の相互接続は、第１の信号を供給するように構成される、と、
    前記第１の方向の前記第２のトラック上に延在する第４の相互接続、前記第４の相互接続は、前記金属レイヤに構成され、前記第４の相互接続は、前記第１の相互接続に結合され、前記第１および第４の相互接続は、前記第１の信号とは異なる第２の信号を供給するように構成される、と
    を備える、ＭＯＳデバイス。
  2. 前記第１の方向と直交する第２の方向の第３のトラック上に延在する第１のゲート相互接続、前記第１のゲート相互接続は、前記金属レイヤの下にある第１のレイヤに位置する、と、
    前記第２の方向の前記第３のトラック上に延在する第２のゲート相互接続、前記第２のゲート相互接続は、前記第１のレイヤに位置する、と、
    前記第２の方向の第４のトラック上に延在する第３のゲート相互接続、前記第３のゲート相互接続は、前記第１のレイヤに位置し、前記第４のトラックは、前記第３のトラックに平行である、と、
    前記第２の方向の前記第４のトラック上に延在する第４のゲート相互接続、前記第４のゲート相互接続は、前記第１のレイヤに位置する、と
    をさらに備える、請求項１に記載のＭＯＳデバイス。
  3. 前記第１の相互接続は、前記第１のゲート相互接続に結合され、
    前記第２の相互接続は、前記第３のゲート相互接続に結合され、
    前記第３の相互接続は、前記第２のゲート相互接続に結合され、
    前記第４の相互接続は、前記第４のゲート相互接続に結合される、
    請求項２に記載のＭＯＳデバイス。
  4. 第３のトラック上に延在する第５の相互接続、前記第３のトラックは、前記第１および第２のトラックに平行である、と、
    第４のトラック上に延在する第６の相互接続、前記第４のトラックは、前記第３のトラックに平行である、と
    をさらに備え、
    前記第５の相互接続は、前記第１および第４の相互接続に結合され、前記第６の相互接続は、前記第２および第３の相互接続に結合される、
    請求項１に記載のＭＯＳデバイス。
  5. 前記第５の相互接続は、第２の金属レイヤに構成され、また前記第１の方向と直交する第２の方向に延在する相互接続の第１のセットを通して、前記第１および第４の相互接続に結合され、前記第６の相互接続は、前記第２の金属レイヤに構成され、また前記第２の方向に延在する相互接続の第２のセットを通して、前記第２および第３の相互接続に結合される、
    請求項４に記載のＭＯＳデバイス。
  6. 第１のｐ型ＭＯＳ（ｐＭＯＳ）トランジスタゲート、第１のｐＭＯＳトランジスタソース、および第１のｐＭＯＳトランジスタドレインを備える、第１のｐＭＯＳトランジスタと、
    第２のｐＭＯＳトランジスタゲート、第２のｐＭＯＳトランジスタソース、および第２のｐＭＯＳトランジスタドレインを備える、第２のｐＭＯＳトランジスタと、
    第１のｎ型ＭＯＳ（ｎＭＯＳ）トランジスタゲート、第１のｎＭＯＳトランジスタソース、および第１のｎＭＯＳトランジスタドレインを備える、第１のｎＭＯＳトランジスタと、
    第２のｎＭＯＳトランジスタゲート、第２のｎＭＯＳトランジスタソース、および第２のｎＭＯＳトランジスタドレインを備える、第２のｎＭＯＳトランジスタと
    をさらに備え、
    前記第１のｐＭＯＳトランジスタゲートは、前記第１の相互接続に結合され、前記第２のｐＭＯＳトランジスタゲートは、前記第２の相互接続に結合され、前記第１のｎＭＯＳトランジスタゲートは、前記第３の相互接続に結合され、前記第２のｎＭＯＳトランジスタゲートは、前記第４の相互接続に結合される、
    請求項１に記載のＭＯＳデバイス。
  7. 前記第１のｐＭＯＳトランジスタソースおよび前記第１のｎＭＯＳトランジスタドレインは、前記第１の方向と直交する第２の方向に延在する金属拡散（ＭＤ）レイヤ相互接続と共に結合される、
    請求項６に記載のＭＯＳデバイス。
  8. 前記金属レイヤ上に前記第１の方向に延在する第５の相互接続をさらに備え、前記第５の相互接続は、前記ＭＤレイヤ相互接続に結合され、前記第５の相互接続は、前記ＭＯＳデバイスへの入力を受け取るように構成される、
    請求項７に記載のＭＯＳデバイス。
  9. 前記第１のｐＭＯＳトランジスタドレインと前記第２のｐＭＯＳトランジスタドレインは、同じであり、前記第１のｎＭＯＳトランジスタソースと前記第２のｎＭＯＳトランジスタドレインは、同じである、
    請求項６に記載のＭＯＳデバイス。
  10. 前記第１のｐＭＯＳトランジスタドレインおよび前記第２のｐＭＯＳトランジスタドレインは、前記第１の方向と直交する第２の方向に延在する金属拡散（ＭＤ）レイヤ相互接続を通して、前記第１のｎＭＯＳトランジスタソースおよび前記第２のｎＭＯＳトランジスタドレインに結合される、
    請求項９に記載のＭＯＳデバイス。
  11. 前記金属レイヤ上に前記第１の方向に延在する第５の相互接続をさらに備え、前記第５の相互接続は、前記ＭＤレイヤ相互接続に結合され、前記第５の相互接続は、前記ＭＯＳデバイスの出力である、
    請求項１０に記載のＭＯＳデバイス。
  12. 第３のｐＭＯＳトランジスタゲート、第３のｐＭＯＳトランジスタソース、および第３のｐＭＯＳトランジスタドレインを備える、第３のｐＭＯＳトランジスタと、
    第３のｎＭＯＳトランジスタゲート、第３のｎＭＯＳトランジスタソース、および第３のｎＭＯＳトランジスタドレインを備える、第３のｎＭＯＳトランジスタと
    をさらに備え、
    前記第３のｐＭＯＳトランジスタゲートおよび前記第３のｎＭＯＳトランジスタゲートは、前記第１の方向に延在する同じゲート相互接続から形成される、
    請求項６に記載のＭＯＳデバイス。
  13. 前記第３のｐＭＯＳトランジスタドレインと前記第２のｐＭＯＳトランジスタソースは、同じであり、前記第３のｎＭＯＳトランジスタドレインと前記第２のｎＭＯＳトランジスタソースは、同じである、
    請求項１２に記載のＭＯＳデバイス。
  14. 前記第３のｐＭＯＳトランジスタソースは、第１の電圧ソースに結合されるように構成され、前記第３のｎＭＯＳトランジスタソースは、第２の電圧ソースに結合されるように構成される、
    請求項１２に記載のＭＯＳデバイス。
  15. 前記ＭＯＳデバイスは、４つのグリッドの幅を有する、
    請求項１に記載のＭＯＳデバイス。
  16. 前記第１、第２、第３、および第４の相互接続は、単方向相互接続である、
    請求項１に記載のＭＯＳデバイス。
  17. 前記第１、第２、第３、および第４の相互接続は、金属１（Ｍ１）レイヤ相互接続である、
    請求項１６に記載のＭＯＳデバイス。
  18. 前記第２の信号は、前記第１の信号の逆数である、
    請求項１に記載のＭＯＳデバイス。
  19. 前記第２の信号はクロック信号であり、前記第１の信号は逆クロック信号である、
    請求項１８に記載のＭＯＳデバイス。
  20. 金属酸化膜半導体（ＭＯＳ）デバイスの動作の方法であって、
    第１の方向の第１のトラック上に延在する第１の相互接続を通して第１の信号を伝搬すること、前記第１の相互接続は、金属レイヤに構成される、と、
    前記第１の方向の前記第１のトラック上に延在する第２の相互接続を通して第２の信号を伝搬すること、前記第２の相互接続は、前記金属レイヤに構成され、前記第２の信号は、前記第１の信号とは異なる、と、
    前記第１の方向の第２のトラック上に延在する第３の相互接続を通して前記第１の信号を伝搬すること、前記第３の相互接続は、前記金属レイヤに構成され、前記第２のトラックは、前記第１のトラックに平行であり、前記第３の相互接続は、前記第２の相互接続に結合される、と、
    前記第１の方向の前記第２のトラック上に延在する第４の相互接続を通して前記第２の信号を伝搬すること、前記第４の相互接続は、前記金属レイヤに構成され、前記第４の相互接続は、前記第１の相互接続に結合される、と
    を備える、方法。
  21. 前記第１の方向と直交する第２の方向の第３のトラック上に延在する第１のゲート相互接続を通して前記第１の信号を伝搬すること、前記第１のゲート相互接続は、前記金属レイヤの下にある第１のレイヤに位置する、と、
    前記第２の方向の前記第３のトラック上に延在する第２のゲート相互接続を通して前記第２の信号を伝搬すること、前記第２のゲート相互接続は、前記第１のレイヤに位置する、と、
    前記第２の方向の第４のトラック上に延在する第３のゲート相互接続を通して前記第２の信号を伝搬すること、前記第３のゲート相互接続は、前記第１のレイヤに位置し、ここにおいて、前記第４のトラックは、前記第３のトラックに平行である、と、
    前記第２の方向の前記第４のトラック上に延在する第４のゲート相互接続を通して前記第１の信号を伝搬すること、前記第４のゲート相互接続は、前記第１のレイヤに位置する、と
    をさらに備える、請求項２０に記載の方法。
  22. 前記第１の相互接続は、前記第１のゲート相互接続に結合され、
    前記第２の相互接続は、前記第３のゲート相互接続に結合され、
    前記第３の相互接続は、前記第２のゲート相互接続に結合され、
    前記第４の相互接続は、前記第４のゲート相互接続に結合される、
    請求項２１に記載の方法。
  23. 第３のトラック上に延在する第５の相互接続を通して前記第１の信号を伝搬すること、前記第３のトラックは、前記第１および第２のトラックに平行である、と、
    第４のトラック上に延在する第６の相互接続を通して前記第２の信号を伝搬すること、前記第４のトラックは、前記第３のトラックに平行である、と
    をさらに備え、
    前記第５の相互接続は、前記第１および第４の相互接続に結合され、前記第６の相互接続は、前記第２および第３の相互接続に結合される、
    請求項２０に記載の方法。
  24. 前記第５の相互接続は、第２の金属レイヤに構成され、また前記第１の方向と直交する第２の方向に延在する相互接続の第１のセットを通して、前記第１および第４の相互接続に結合され、前記第６の相互接続は、前記第２の金属レイヤに構成され、また前記第２の方向に延在する相互接続の第２のセットを通して、前記第２および第３の相互接続に結合される、
    請求項２３に記載の方法。
  25. 金属酸化膜半導体（ＭＯＳ）デバイスであって、
    第１の信号を伝搬するための第１の手段、前記第１の手段は、第１の方向の第１のトラック上に延在し、前記第１の手段は金属レイヤに構成される、と、
    第２の信号を伝搬するための第２の手段、前記第２の手段は、前記第１の方向の前記第１のトラック上に延在し、前記第２の手段は前記金属レイヤに構成され、前記第２の信号は、前記第１の信号とは異なる、と、
    前記第１の信号を伝搬するための第３の手段、前記第３の手段は、前記第１の方向の第２のトラック上に延在し、前記第３の手段は前記金属レイヤに構成され、前記第２のトラックは、前記第１のトラックに平行であり、前記第３の手段は、前記第２の手段に結合される、と、
    前記第２の信号を伝搬するための第４の手段、前記第４の手段は、前記第１の方向の前記第２のトラック上に延在し、前記第４の手段は、前記金属レイヤに構成され、前記第４の手段は、前記第１の手段に結合される、と
    を備える、ＭＯＳデバイス。
  26. 前記第１の信号を伝搬するための第５の手段、前記第５の手段は、前記第１の方向と直交する第２の方向の第３のトラック上に延在し、前記第５の手段は、前記金属レイヤの下にある第１のレイヤに位置する、と、
    前記第２の信号を伝搬するための第６の手段、前記第６の手段は、前記第２の方向の前記第３のトラック上に延在し、前記第６の手段は、前記第１のレイヤに位置する、と、
    前記第２の信号を伝搬するための第７の手段、前記第７の手段は、前記第２の方向の第４のトラック上に延在し、前記第７の手段は、前記第１のレイヤに位置し、前記第４のトラックは、前記第３のトラックに平行である、と、
    前記第１の信号を伝搬するための第８の手段、前記第８の手段は、前記第２の方向の前記第４のトラック上に延在し、前記第８の手段は、前記第１のレイヤに位置する、と
    をさらに備える、請求項２５に記載のＭＯＳデバイス。
  27. 前記第１の手段は、前記第５の手段に結合され、
    前記第２の手段は、前記第７の手段に結合され、
    前記第３の手段は、前記第６の手段に結合され、
    前記第４の手段は、前記第８の手段に結合される、
    請求項２６に記載のＭＯＳデバイス。
  28. 前記第１の信号を伝搬するための第５の手段、前記第５の手段は、第３のトラック上に延在し、前記第３のトラックは、前記第１および第２のトラックに平行である、と、
    前記第２の信号を伝搬するための第６の手段、前記第６の手段は、第４のトラック上に延在し、前記第４のトラックは、前記第３のトラックに平行である、と、
    をさらに備え、
    前記第５の手段は、前記第１および第４の手段に結合され、前記第６の手段は、前記第２および第３の手段に結合される、
    請求項２５に記載のＭＯＳデバイス。
  29. 前記第５の手段は、第２の金属レイヤに構成され、また前記第１の方向と直交する第２の方向に延在する相互接続の第１のセットを通して、前記第１および第４の手段に結合され、前記第６の手段は、前記第２の金属レイヤに構成され、また前記第２の方向に延在する相互接続の第２のセットを通して、前記第２および第３の手段に結合される、請求項２８に記載のＭＯＳデバイス。
  30. 前記第１、第２、第３、および第４の手段は、単方向相互接続である、請求項２５に記載のＭＯＳデバイス。
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