CN104011857A - 具有多个可编程区的栅极阵列架构 - Google Patents

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Abstract

本发明揭示用于形成定制集成电路IC的系统及方法，所述定制集成电路IC具有：晶片上的第一固定(不可编程)区，其具有不可定制掩模层，其中所述第一固定区包含形成基本单元的多种晶体管以及第一互连层及在所述第一互连层上面的第二互连层；及可编程区，其在所述第一固定区上面，具有可定制掩模层，其中所述可编程区中的至少一个掩模层耦合到所述第二互连层，此提供对所述基本单元的所有晶体管节点的电接达，且其中所述可编程区包括耦合到所述可定制掩模层以对所述IC进行定制的第三互连层。可在所述可编程区上面形成第二固定区以提供多个固定区且减少在对所述定制IC进行定制时所需的掩模的数目。

Description

具有多个可编程区的栅极阵列架构
背景技术
本发明涉及一种定制半导体集成电路装置。
当今的复杂且高度集成的专用集成电路(ASIC)或芯片上系统(SoC)可含有多种可重新使用知识产权(IP)，例如中央处理单元(CPU)、存储器、高速收发器及其它全定制或半定制功能块以及其它。这些IP块可为独立设计的且借助全定制方法或半定制方法(例如标准单元技术或栅极阵列技术)用潜在地两个以上金属层及通孔层来实施。举例来说，存在于ASIC或SoC设计中的一个常见功能块可为RAM块。所述RAM块可为全定制设计或金属可编程设计且可潜在地含有三个或三个以上金属及通孔层。以下情形也为极常见的：当今的ASIC或SoC可取决于设计的复杂性而含有5或6个以上金属层且最高达10个金属层。
在制作高度集成ASIC或SoC中的一种众所周知且常用的方法为标准单元技术。此技术可提供高的灵活程度，因为所有层(作用层及互连层)是完全可定制的。因此，标准单元方法通常实现最优化的裸片大小、最高的性能及最容易的IP集成。然而，在标准单元技术中，每一层均需要不同的掩模来在硅晶片上投射图案以形成集成电路，且在当今先进的IC制作工艺节点(例如，45nm)中，掩模的成本可轻易超过每掩模组一百万美元。因此，就时间及成本来说，标准单元技术正在变得不适合于许多ASIC或SoC的实现。
为了克服标准单元技术的缺点，特别是针对ASIC或SoC的高掩模成本及长制造时间，已建议例如栅极阵列及经结构化ASIC技术的金属可编程技术。金属可编程技术的优势可包含减少的制造时间及掩模成本，因为固定掩模层中可存在独立于设计且仅需要对金属或通孔层进行定制以形成ASIC或SoC的一部分。在金属可编程技术中，在不可编程层(例如，固定区)中可存在多种基本单元，且基本单元的定制可仅通过金属或通孔层来执行。另外，使用金属可编程技术的ASIC或SoC装置可含有多种IP块，所述IP块可能已含有许多金属层，所述金属块可为不可定制的，因为这些金属层是所述IP块的本征部分且可能不能在其被集成到ASIC或SoC中时加以修改。
图1A图解说明可用于使用传统栅极阵列技术制造集成电路100的示范性层堆叠。固定区200可含有用以形成P及N型MOS晶体管的衬底层201、扩散层202及栅极电极层203。固定区200中的层可为不可定制的或可为不能改变的。因此，可预先确定并可在晶片上预先制作且可在稍后时间通过对可编程区210中的层进行定制来对可用晶体管或基本单元进行定制或编程。与标准单元技术相比，传统栅极阵列技术可产生减少的数目的层，因为固定区200中的层在实施集成电路100时将为共用的。
图1B图解说明使用传统栅极阵列技术的两输入NAND电路的示范性布局图。最常用的栅极阵列基本单元含有两个P型MOS晶体管21及两个N型MOS晶体管22。这些晶体管可用为图1A中的固定区200的部分的衬底层201、扩散层202及栅极电极层203形成。在此图解说明中，设计使用为可编程区210的部分的触点层205及金属层211将各种P型MOS节点连接到N型MOS节点以形成NAND功能电路。
在金属可编程技术中已进行许多尝试来提供较小裸片大小及较佳性能的潜在优势，但仍可维持仅金属可编程技术的潜在优势。第5,341,041号、第5,289,021号、第4,816,887号、第5,038,192号及第4,668,972号美国专利揭示许多不同栅极阵列基本单元架构及基本单元中的不同大小晶体管以增强栅极密度(例如，裸片大小)。第6,617,761号美国专利揭示两种不同类型的基本单元来增加栅极密度及用于定制的经提高金属层级以增强标准单元及栅极阵列技术的全局路由及上市时间问题的解决。第7,463,062号、第6,985,012号、第6,930,511号、第6,194,912号美国专利揭示可通过具有在现场可编程门阵列(FPGA)中常见的查找表(LUT)基本单元的单通孔层定制的金属可编程集成电路。这些揭示内容可产生单掩模可编程IC，这减少了掩模成本。然而，此类装置可依赖于与过渡栅极阵列相比较大的基本单元，例如LUT。另外，此类装置可能不提供与标准单元技术相当的密度、功率及性能。第7,870,513号及第4,910,417号美国专利揭示可含有多路复用器、简单组合逻辑单元或反相器以最小化可编程掩模层的数目的各种基本单元，但这些基本单元仍然不提供标准单元技术的相同密度、功率及性能。
发明内容
在第一方面中，揭示用于形成定制集成电路(IC)的系统及方法，所述定制集成电路(IC)具有：晶片上的第一固定(不可编程)区，其具有不可定制掩模层，其中所述第一固定区包含形成基本单元的多种晶体管以及第一互连层及在所述第一互连层上面的第二互连层；及可编程区，其在所述第一固定区上面，具有可定制掩模层，其中所述可编程区中的至少一个掩模层耦合到所述第二互连层，此提供对所述基本单元的所有晶体管节点的电接达，且其中所述可编程区包括耦合到所述可定制掩模层以对所述IC进行定制的第三互连层。
在第二方面中，一种定制集成电路(IC)包含：晶片上的第一固定(不可编程)区，其具有不可定制掩模层，其中所述第一固定区包含形成基本单元的多种晶体管以及第一互连层及在所述第一互连层上面的第二互连层；及可编程区，其在所述第一固定区上面，具有可定制掩模层，其中所述可编程区中的至少一个掩模层耦合到所述第二互连层，此提供对所述基本单元的所有晶体管节点的电接达，且其中所述可编程区包括耦合到所述可定制掩模层以对所述IC进行定制的第三互连层；及第二固定区，其在所述可编程区上面以提供多个固定区且减少在对所述定制IC进行定制时所需的掩模的数目。
在第三方面中，一种用以制作定制集成电路(IC)的方法包含：在晶片上制作具有不可定制掩模层的第一固定(不可编程)区且在所述第一固定区的一个或一个以上基本单元中形成第一互连层及第二互连层；在所述第一固定区上面制作具有可定制掩模层的可编程区；在所述可编程区上面制作第二固定(不可编程)区；将所述可编程区中的至少一个可定制掩模层电耦合到所述第一固定区中的所述第二互连层；及提供对所述基本单元的所有晶体管节点的完全接达以通过所述可编程区中的所述可定制掩模层完全地对所述IC进行定制。
在第四方面中，一种用以制作定制集成电路(IC)的方法包含：在晶片上制作具有不可定制掩模层的第一固定(不可编程)区且在所述第一固定区的一个或一个以上基本单元中形成第一互连层及第二互连层；在所述第一固定区上面制作具有可定制掩模层的可编程区；将所述可编程区中的至少一个可定制掩模层电耦合到所述第一固定区中的第二互连层；及提供对基本单元的所有晶体管节点的完全接达以通过所述可编程区中的所述可定制掩模层完全地对所述IC进行定制。
以上方面的实施方案可包含以下各项中的一者或一者以上。所述系统可在单个半导体集成电路装置上提供可包含可编程单元阵列、RAM、ROM及/或其它功能(IP)的一组组件连同若干个互连层，所述这些均可通过比传统栅极阵列可定制层(例如，触点及金属1以及互连层)高的互连层(举例来说，通孔2及金属3以及上面的互连层)定制。所述系统可提供多个不可编程层区以进一步减少在ASIC或SoC的定制中所需的掩模的数目。所述系统可将可编程层提升到较高互连层以提供对可包含在基本单元中的所有晶体管节点(例如扩散部、栅极电极)的接达以实现与具有较大基本单元(例如LUT或其它结构ASIC基本单元)的其它金属可编程技术相比增强的密度及性能。可使用可变区，其中基于互连要求而选择特定可编程层及固定层以通过将可编程层提升到在与标准单元或栅极阵列技术相比时更高的层而提供甚至更高层可编程性。
优选实施例的潜在优势可包含以下各项中的一者或一者以上。所述系统可减少具有许多IP及多个本征金属层的ASIC或SoC中的掩模成本，同时仍允许标准单元技术的上市时间、性能及密度。那些特征是在维持金属可编程技术的优势的同时实现的。此外，较高互连层及所述特征的使用可产生胜过当前可用的FPGA的性能优势及单位成本优势中的一者或两者且还可通过减少所需掩模的数目而提供胜过传统栅极阵列及标准单元解决方案的工具成本优势。较高互连层及所述特征的使用提供与标准单元技术相当的栅极密度及性能，此可由空轨迹及多个迹线端口的增强的可路由性产生。
鉴于附图，根据阅读以下优选实施例，本发明的以上方面连同其它及新颖特征将变得充分清晰。然而，所述图式仅出于解释的目的，且本发明并不受其限制。
附图说明
将基于以下各图详细地描述本发明的优选示范性实施例，其中：
图1A-1B展示示范性常规栅极阵列结构。
图2图解说明根据本发明的一个方面的示范性定制高度集成电路(IC)。
图3图解说明可用于制作定制IC的一般化层堆叠。
图4图解说明形成夹在两个固定区之间的可编程区的一个示范性层堆叠。
图5A-5E图解说明在固定区中具有互连层的基本单元的一些优选实施例。
图6A-6C图解说明具有可编程区的集成电路的示范性布局图。
图7图解说明具有多种基本单元的另一示范性集成电路布局。
图8A-8C图解说明具有不同类型的基本单元的各种集成电路布局实例。
图9图解说明其中集成电路包含具有一个或一个以上可编程层及一个或一个以上固定层或其任何组合的可变可编程区的又一实施例。
具体实施方式
在以下描述中，陈述众多特定细节以便提供对本发明的透彻理解。然而，所属领域的技术人员将明了，可在无这些特定细节中的一些或所有细节的情况下实践本发明。在其它实例中，未详细描述众所周知的工艺操作以便不必要地使本发明模糊。
图2图解说明根据本发明的一个方面的示范性定制高度集成电路(IC)100。集成电路100可含有一个或一个以上中央处理单元(CPU)101，其可为微处理器、微控制器、状态机或其它适合处理单元。集成电路100还可含有可用于在IC100与系统中的其它IC之间传送数据或信号的多种输入与输出(I/O)102。IC100还可含有多种存储器103，其可为随机存取存储器(RAM)、只读存储器(ROM)、寄存器堆或其它类型的存储器。IC100还可含有体现本发明的集成电路105且可包含于如图2中所图解说明的CPU101中以作为CPU101的元件。类似地，多种集成电路105可包含于功能电路块中的任一者或全部中。此外，可通过使用例如标准单元、全定制或金属可编程技等不同技术来实现图2中所图解说明的功能电路块(或IP)，且这些功能块可含有为所述功能块的部分且可为不可定制的本征互连层。举例来说，存储器103中的一者可为全定制存储器(RAM)且可含有多种CMOS晶体管及为所述存储器的部分且可为不可定制或可为不能改变的本征互连层。当用多种集成电路105及存储器103以及高达金属3本征互连层来形成集成电路100时，集成电路105可需要具有其通孔层的五个或五个以上金属层来潜在地实现合理的可路由性及裸片大小。可需要额外的两个或两个以上层，因为在此实例中存储器可能已具有最高达金属3，且为了实现存储器上的信号连接，可需要至少两个额外互连金属层及其通孔层。举例来说，可通过利用金属4、通孔4及金属5层以及其它来实现具有最高达金属3本征层的存储器上的信号连接或路由。在此实例中，使用传统栅极阵列的定制可需要所有五个金属层及其通孔层，但本发明的实施例中的一者可仅需要3个金属层及通孔层来进行定制且提供减少的掩模成本及较短的制造时间的潜在优势。
图3图解说明可用于制作IC100的一般化层堆叠。应了解，图3中所描述的一般化层堆叠不打算表示对CMOS制造工艺的穷尽性描述。然而，可根据标准CMOS制造工艺来构建集成电路105。即使在具有n阱及p衬底的CMOS工艺的背景中描述了一些实施例，但所属领域的技术人员容易理解，此概念适用于CMOS技术的所有变化形式，例如三阱CMOS或SOI(绝缘体上硅)。
现在转到图3，衬底201、扩散层202及栅极电极层203可用于形成多种P型及N型MOS晶体管。此外，触点层205、金属1层211、通孔1层212及额外互连层可用于形成集成电路100。在当今的CMOS工艺技术中，通常使用最高达10个金属及通孔层来形成IC100。在标准单元技术中，图3中所图解说明的所有层均可为可定制的且可含有用于IC100的每一层的独特图案，因此需要独特的掩模组。
在金属可编程技术中，两个不同区可含有多个互连层(例如，金属层及通孔层)。所述区中的一者可为固定(不可编程)区，其中此区中的掩模层可为固定且不可定制的，而第二区可为可编程区，其中此区中的掩模层可经定制以形成设计特定集成电路。
如图4中所展示，优选实施例潜在地减少可编程区中的掩模的数目，同时仅使用可编程区中的掩模层来提供晶体管层级定制。固定区上面的可变可编程区可用于在用可具有本征互连层的多种功能块或知识产权(IP)实施集成电路时提供灵活性。图4的系统通过在可编程区上面固定互连层(另一固定区)来减少可定制层的存在，所述互连层可含有可潜在地用于(举例来说)电力及接地分配网络、时钟网络及全局信号网络(例如系统复位、测试模式及测试启用)的额外掩模层。
图4图解说明根据本发明的各种实施例用于制造集成电路100的一个示范性层堆叠。图4的实施例增加固定区300中的层的数目且允许可编程层移动到较高互连层而进入到可编程区310中，因此减少形成IC100所需的掩模的数目。IC100可含有多种集成电路105及如同具有最高达金属3的本征互连层的先前存储器(RAM)实例具有可为不可定制的本征互连层的功能块。
在图4的实例中，除图1A中针对传统栅极阵列技术的情况所图解说明的固定区200以外，固定区300还包含触点层205、金属1层211、通孔1层212及金属2层221。各种实施例可通过将IC100的经预先制作晶片固持于金属2层221处以用于在稍后时间的设计特定定制来增加固定层的数目且减少可定制层的数目以减少工具成本及制造时间。
在图4中，IC100还可在可编程区310上面提供额外固定区320以进一步减少可编程层。额外固定区320可含有通孔5层252及金属6层261以及可用于(举例来说)电力分配网络、时钟网络及全局信号网络(例如系统复位、测试模式及测试启用)的额外互连层270。
图5A-5E图解说明用以通过使用可编程区310中的一个或一个以上层来形成集成电路105的各种优选实施例。电路105还可在固定区300中具有将经预界定及经预先制作以减少掩模成本及制造时间的层。
图5A展示具有示范性基本单元400的一个实施例的示意图，在此实例中，基本单元400含有四个MOS晶体管。在其它实施例中，所述基本单元也可含有六个或六个以上MOS晶体管。所述基本单元具有2个p型MOS晶体管及2个n型晶体管。MPL及MPR为p型晶体管，且左侧p型晶体管MPL及右侧p型晶体管MPR具有共同漏极节点PM且其被连接。左侧p型晶体管MPL的源极节点被标示为PL且右侧p型晶体管MPR的源极节点被标示为PR。类似地，MNL及MNR为n型MOS晶体管且左侧n型晶体管MNL及右侧n型晶体管MNR具有共同漏极节点NM。左侧N型晶体管MPL的源极节点被标示为NL且右侧N型晶体管MNR的源极节点被标示为NR。还图解说明为p型晶体管的主体节点的PB及为n型晶体管的主体节点的NB。每个主体、源极、漏极及栅极节点可被提升到较高层级(例如，金属2层)且通过可编程区310中的层编程。
图5B图解说明等效于示意图图5A的基本单元400的示范性布局图。MPL及MNL晶体管的栅极通过栅极电极连接且被标示为GL。类似地，MPR及MNR晶体管的栅极通过栅极电连接且被标示为GR。图5B也图解说明每个主体、源极、漏极及栅极节点可被提升到较高层级(例如，金属2)且通过可编程区310中的层编程。
图5C图解说明如图5B中所图解说明的基本单元400的示范性布局图且进一步图解说明可为固定区300的部分的触点层205及金属l层211。在常规标准单元技术及栅极阵列技术中，触点层205及金属1层211用于实现到不同晶体管节点的连接以形成如图1A-1B中所图解说明的预定功能。在图5C的实施例中，触点层205及金属1层211可主要用于提供到用于所有晶体管节点的上部金属2层221的传导路径。
在各种实施例中，用于栅极及扩散节点的金属1迹线将主要沿与栅极电极方向(y方向)相同的方向(平行于其)而定位。在此图中，栅极电极层203主要沿垂直方向延展且用于除主体节点之外的所有晶体管节点的金属1迹线可沿垂直方向。本发明的又一实施例，用于电力节点(VCC)的金属1迹线可正交于栅极电极方向且实现到p型晶体管的主体节点的连接。用于接地节点(VSS)的金属1迹线也可正交于栅极电极方向且实现到n型晶体管的主体节点的连接。
图5D图解说明如图5C中所展示的基本单元400的示范性布局图且进一步图解说明固定区300中的通孔层212及金属2层221。除电力(VCC)及接地(VSS)迹线外，金属2迹线可正交于金属1层。在一个实施方案中，电力(VCC)及接地(VSS)金属2迹线提供于金属1迹线的顶部上且与通孔层212连接以增加载流能力，同时在使用可编程区310对基本单元400进行定制以形成具有不同功能性的单元时潜在地促进较简单的电力及接地连接。
本发明的又一实施例，基本单元400可包含可不具有到任何晶体管节点的连接且将用作用于较高层级信号连接的馈通线的多种金属2221迹线。在图5D中，金属2迹线411、412及413为可用于在较高互连层处形成不同单元功能的馈通迹线且其可促进从一个基本单元到一个或一个以上基本单元的水平信号连接。如图5D中所图解说明，图5A中所展示的每个晶体管节点被提升(使得可用或可电接达)到金属2层221且可用于使用可编程区310中的层形成具有不同功能性的单元。
图5E展示图5D的简化布局图，其仅图解说明具有从图5A中所展示的每个晶体管节点引出的对应节点的金属2层。图5E还图解说明可由金属3层231及金属5层251使用的垂直轨迹420以及可由金属4层241及金属6层261使用的水平轨迹430，且这些轨迹可基于金属及通孔间隔以及宽度制造设计规则而呈对应层的最小金属间距。
根据一个实施例，金属2层221可具有优选水平方向且金属3层231可具有将正交于金属2层221的优选方向的优选垂直方向。类似地，金属4层241可具有优选水平方向且金属5层251可具有将正交于金属4层241的优选方向且与金属2层221的优选方向相同的的优选垂直方向。
根据另一实施例，金属2迹线可具有不同的形状及长度，如关于金属2迹线411及412所图解说明。金属2迹线覆盖来自其它层(例如，金属3、金属5)的垂直迹线可使用的一个以上垂直路由轨迹，以简化在形成不同功能电路时的布局且提供一个或一个以上空轨迹(例如，无用于所述层的金属迹线)以增加栅极利用密度。
根据本发明的又一实施例，用于电力VCC及接地VSS的金属2迹线可具有与基本单元400的其它金属2迹线相比相同或不同的宽度且可具有与其它金属2迹线相比相同或不同的间隔(间距)。此实施例的潜在优势可在设计电力及接地分配网络时提供增强的灵活性且可提供使用可编程区金属层310减小电力连接的频率的潜在优势，因此可产生较佳的可路由性及栅极利用率。
根据本发明的进一步实施例，基本单元400可用于仅利用来自可编程区310的层形成多种功能，例如，反相器、缓冲器、NAND、NOR、触发器、锁存器、多路复用器及其它功能电路。
图6A图解说明根据本发明的某些实施例的两输入NAND电路的示范性布局图，所述两输入NAND电路具有仅使用来自可编程区300的通孔2层222及金属3层231形成NAND功能电路的一个基本单元400。基本单元400的金属2迹线可覆盖一个以上垂直轨迹且可经布置以提供较简单的晶体管节点连接，因此与传统栅极阵列相比，所得布局可具有潜在地减少数目的被占据的垂直金属轨迹且可提供可用于形成集成电路100的一个或一个以上空垂直轨迹(不具有相同层金属迹线)。
现在参考图6A中的实例，可仅使用3/4的金属3垂直轨迹来形成NAND功能。因此，所述装置可具有可用于实施集成电路100的1个空金属3垂直迹线510(无金属3迹线)。可借助图6B来图解说明所述潜在优势，其中两个不同的两输入NAND电路彼此紧挨放置。在此实例中，为图6A中的垂直迹线510的垂直迹线520无金属3迹线且可用于实施集成电路100时的信号连接。
现在转到图6A，一些实施例的另一说明性优势可为用于A2端口501及ZN端口503的金属3迹线在沿端口的垂直方向上无其它金属3迹线(可接达)，因此可使用金属3提供到这些端口的潜在连接且可在实施集成电路100时潜在地增强可路由性及栅极利用密度。图6A的实施例的其它优势为A1、A2及A3金属3端口可覆盖多种水平轨迹且可提供潜在地增强的信号连接，因为自动信号路由器可选择用于信号连接的最优水平路由迹线，而无需在实施集成电路100时借助多个金属层及通孔层转变或改变方向。举例来说，端口ZN503覆盖10个水平路由轨迹，自动信号路由器可从所述10个水平路由轨迹中进行选择以提供短且直的信号连接(例如，在金属4中)而无需借助多个金属层及通孔层转变或改变方向。
图6C图解说明可使用3个基本单元400通过连接到反相器的4输入NAND形成的4输入“与”电路的布局图且进一步图解说明可存在可供稍后使用的一个或一个以上空金属3垂直轨迹。垂直轨迹521、522、523为空的且无金属3迹线，因此在实施集成电路100时提供潜在地增强的信号连接。根据本发明的实施例，可用一个以上基本单元400实施的功能电路可潜在地具有一个以上空金属3垂直轨迹，因此具有较佳的可路由性及较高的栅极利用率。
图7图解说明具有多种基本单元400的另一示范性集成电路105。所述示范性IC含有仅具有如图5E中所展示的金属2层的基本单元400的4×4阵列。根据一个实施例，多种基本单元400可布置成若干行且交替行可具有围绕x轴的对称性(例如，关于x轴为镜像的)以便共享电力(VCC)或接地(VSS)总线。虽然特定实施例可具有布置成若干行的基本单元400，但其它实施例可具有布置成若干列的基本单元400。
本发明的其它实施例可具有一个或一个以上不同类型的基本单元400以进一步促进功能块的布局。图8A及8B图解说明可具有不同金属2迹线图案同时可具有图5C中所图解说明的相同基本单元400的示范性基本单元。
举例来说，图8A可为具与图5E相同的金属2图案的第一类型(类型A)的基本单元400。图8B可为具有与图5E相比可不同的金属2图案的第二类型(类型B)的基本单元400，且可存在一个或一个以上不同金属2图案。图8B可为此实例且第二类型的基本单元400含有可不同于图8A中的金属2迹线701的一个金属2迹线702。
图8C图解说明含有多种第一及第二类型的基本单元400的集成电路105的另一实施例。所述示范性图含有两种类型的基本单元400的4×4阵列。所述实施例为有利的，因为其产生较长的金属2迹线703，此可提供用于形成大单元功能的较容易布局且可含有待连接的大量基本单元400。
图9图解说明其中集成电路100包含具有一个或一个以上可编程层及一个或一个以上固定层或其任何组合的可变可编程区890的又一实施例。固定区800可与先前所描述的相同且可用于通过使用可编程区810形成集成电路105。然而，为了借助各种本征金属层用多种功能块形成集成电路100，在一些情况中，可需要额外互连层。因此，图9的实施例可利用增加的数目的固定层800且可利用可编程区810来形成集成电路105，且另外可基于集成电路100的互连要求而添加额外可编程及固定层，且进一步最小化可编程互连层的数目。
所属领域的技术人员将认识到，前述描述仅为说明性的且决不打算为限制性。此技术人员从对本发明的审阅将容易联想到本发明的其它实施例。
尽管已陈述了优选实施例连同修改及变化形式以展示本发明的特定有利细节，但在本发明的较宽广方面内涵盖进一步实施例、修改及变化形式，所有这些均由所附权利要求书的精神及范围陈述。

Claims (20)

1.一种定制集成电路IC，其包括：
晶片上的第一固定(不可编程)区，其具有不可定制掩模层，其中所述第一固定区包含形成基本单元的多种晶体管以及第一互连层及在所述第一互连层上面的第二互连层；及
可编程区，其在所述第一固定区上面，具有可定制掩模层，其中所述可编程区中的至少一个掩模层耦合到所述第二互连层，此提供对所述基本单元的所有晶体管节点的电接达，且其中所述可编程区包括耦合到所述可定制掩模层以对所述IC进行定制的第三互连层。
2.根据权利要求1所述的定制IC，其包括在所述可编程区上面的第二固定区以提供多个固定区且减少在对所述定制IC进行定制时所需的掩模的数目。
3.根据权利要求1所述的定制IC，其中所述可编程区包括第二通孔(通孔2层)及第三互连层(金属3层)。
4.根据权利要求1所述的定制IC，其包括形成于所述固定及可编程区中的一个或一个以上组件，所述组件选自以下各项中的一者：可编程单元阵列、存储器、定制功能单元及知识产权单元。
5.根据权利要求1所述的定制IC，其包括一组组件及一个或一个以上互连层，其中所述组的组件可通过所述可编程区中的第三互连层定制以形成芯片上系统SoC或专用IC ASIC。
6.根据权利要求1所述的定制IC，其包括具有第一互连堆叠高度的第一组件及具有不同于所述第一堆叠高度的第二互连堆叠高度的第二组件，所述定制IC进一步包括用以填补高度差的可变区，且其中基于互连要求而将一个或一个以上可编程层提升到所述可变区中的较高层级互连层。
7.根据权利要求2所述的定制IC，其中所述第二固定区包括用于多种电力分配网络、时钟网络以及包含系统复位、测试模式及测试启用信号的全局信号网络的一个或一个以上额外互连层。
8.根据权利要求1所述的定制IC，其中每一基本单元包括具有两个p型MOS晶体管及两个n型MOS晶体管的四个晶体管。
9.根据权利要求1所述的定制IC，其中每一基本单元包括六个或六个以上晶体管。
10.根据权利要求1所述的定制IC，其包括用于栅极及扩散节点的主要沿平行于栅极电极方向的第一方向的一个或一个以上第一金属迹线。
11.根据权利要求1所述的定制IC，其包括用于电力节点(VCC)及接地节点(VSS)的正交于栅极电极方向的一个或一个以上第一金属迹线以分别实现到p型晶体管的主体节点及n型晶体管的主体节点的连接。
12.根据权利要求1所述的定制IC，其包括正交于第一金属层定位的第二金属层。
13.根据权利要求1所述的定制IC，其包括形成于第一金属(金属1)迹线的顶部上且与第一通孔(通孔l)层连接以增加载流能力的电力(VCC)及接地(VSS)第二金属迹线。
14.根据权利要求1所述的定制IC，其中电力(VCC)及接地(VSS)第二金属迹线具有与基本单元中的其它第二金属(金属2)迹线相比相同或不同的宽度。
15.根据权利要求1所述的定制IC，其中电力(VCC)及接地(VSS)第二金属迹线具有与基本单元中的其它第二金属(金属2)迹线相比相同或不同的间隔(间距)。
16.根据权利要求1所述的定制IC，其中所述基本单元的所述第二金属迹线经成形或布置以沿垂直方向提供无其它金属3迹线的一个或一个以上第三金属(金属3)路由轨迹以用于增强的可路由性。
17.根据权利要求1所述的定制IC，其包括在多个水平轨迹上方的伸长的第三金属连接端口，从而提供增强的水平金属连接以最小化使用多个金属层及通孔层转变或改变路由方向。
18.一种定制集成电路IC，其包括：
晶片上的第一固定(不可编程)区，其具有不可定制掩模层，其中所述第一固定区包含形成基本单元的多种晶体管以及第一互连层及在所述第一互连层上面的第二互连层；
可编程区，其在所述第一固定区上面，具有可定制掩模层，其中所述可编程区中的至少一个互连层耦合到所述第二互连层以提供对所述基本单元的所有晶体管节点的电接达，且其中所述可编程区包括耦合到所述可定制掩模层以对所述IC进行定制的第三互连层；及
第二固定区，其在所述可编程区上面以提供多个固定区且减少在对所述定制IC进行定制时所需的掩模的数目。
19.一种用以制作定制集成电路IC的方法，其包括：
在晶片上制作具有不可定制掩模层的第一固定(不可编程)区且在所述第一固定区的一个或一个以上基本单元中形成第一互连层及第二互连层；
在所述第一固定区上面制作具有可定制掩模层的可编程区；
在所述可编程区上面制作第二固定(不可编程)区；
将所述可编程区中的至少一个可定制掩模层电耦合到所述第一固定区中的所述第二互连层；及
提供对所述基本单元的所有晶体管节点的完全接达以通过所述可编程区中的所述可定制掩模层完全地对所述IC进行定制。
20.一种用以制作定制集成电路IC的方法，其包括：
在第一固定区上面制作具有可定制掩模层的可编程区；
将所述可编程区中的至少一个可定制掩模层电耦合到所述第一固定区中的第二互连层；及
提供对基本单元的所有晶体管节点的完全接达以通过所述可编程区中的所述可定制掩模层完全地对所述IC进行定制。
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