CN1674254A - 专用半导体电路及半导体电路驱动器的资源配置方法 - Google Patents

Abstract

一集成半导体电路，具有一逻辑功能方块(L)的规则阵列与一对应于该逻辑功能方块(L)阵列的接线区(X)规则阵列。一接线区(X)的至少一接线层中的接线是以导线线段方式形成，其在所述之接线区内连续且于接线区边界处中断。此外，该半导体电路包含以一L形方式围绕该逻辑功能方块的一逻辑单元的驱动器单元。

Description

专用半导体电路及半导体电路驱动器的资源配置方法

技术领域

本发明是关于一种专用集成半导体电路，且特别是关于一种规律结构化之逻辑阵列的一罩膜可编程(mask-programmable)及/或可配置架构；此外，本发明是关于一种具有一逻辑功能方块之半导体电路，其包含一驱动器单元，以及关于一种半导体电路中驱动器资源之配置方法。

背景技术

可编程之集成半导体电路包含了逻辑单元，其为可编程且彼此之间以一适合方式接线；该等逻辑单元是形成在该半导体电路的一主动层中，所述之主动层含有该逻辑单元之CMOS晶体管结构(亦即掺杂之半导体区域与栅极层)。该等逻辑单元的逻辑功能是借助一或多个接线层所定义，其系位于该主动层上方并实现了该逻辑单元之内部接线；定义一单元之逻辑功能的该等接线层亦称为“内部连接(intraconnect)”；在文献中，已知之可配置逻辑单元即例如CLB(可配置逻辑方块)，以下将利用逻辑功能方块设计于一逻辑单元中。

每一逻辑功能方块皆须被馈送以一供应电压，且在较复杂配置的例子中，亦须被馈送以一全域性信号(global signal)，例如重置(RESET)、扫描测试与时钟供应；其它的接线层即是为此而设置于该半导体电路中。此外，亦需要执行该逻辑功能方块的输入与输出信号路由之接线层，其则称为“互连(interconnect)”。

而用于功率供应与时钟供应的接线层，以及在部分例子中用于定义该逻辑功能方块之功能的接线层是固定预定的，而信号路由一般皆为可定做的，对于该信号路由对专用的适应性与符合度而言，可提供罩膜可编程之接线层于该信号路由及/或该等接线层之间的罩膜可编程绝缘层、或为该“互连”之弹性配置提供电控制切换。

可编程之半导体电路特别是因其所使用的逻辑功能方块之复杂度以及接线的定做程度而有所不同；当整体接线(互连与内部连接)皆为定做时，栅极阵列便利用各别之晶体管或是非常少的一组晶体管来作为逻辑功能方块，栅极阵列的优势在于其高逻辑密度，然而金属化罩膜(metalization mask)高度的个别特征性导致个别接线层之高制造成本，在目前的制造技术中，主动结构的罩膜成本是罩膜成本的主要部分。在栅极阵列中，可借助预定的方式将主动结构的罩膜成本分配于多个应用间；然而，由于可能会利用尚未有效(available)的预定接线平面，因此必须在中间的绝缘层中再次产生包含接线之所有接线平面(信道)。

在PLD(可编程逻辑装置)中，则是使用简单、预先制造的栅极来代替晶体管而作为逻辑功能方块；在一PLD的建构实例中，信号之路由是借助具有垂直运行之导线与中间之绝缘层的两接线层而实现，其中馈通(feedthrough)(信道)是形成于金属化层的导线之间，如文献US4,197,555中所述者。

所谓之结构化专用集成半导体电路(sASICs)是利用具有较高复杂性的部份或完全预先制造的逻辑功能方块，一般之逻辑功能方块包含了组合组件(例如复合栅、多任务栅与多个反相器或较小的查找表)以及连续组件(例如触发器、多重振动器)；该等逻辑功能方块可以与分配之存储器结构结合。一逻辑功能方块可执行多个逻辑功能，其中可借助一罩膜可编程之内部接线“内部连接”的方式而于连续之制造中实现其选择性，或是可以借助外部信号或储存于芯片上的信号的方式而在操作期间产生其选择性，举例而言，该等信号是由固定之逻辑功能方块中的多任务器所馈送。

对于一半导体电路的定做性而言，原则上，各该等逻辑功能方块的内部接线之两接线层以该等逻辑功能方块之间的信号路由可以随定做形式而改变；对于一有效益成本之接线，一般而言，其一方面是尽可能地使用许多预定的(亦即“固定的”)接线层，另一方面则是所需要的接线层总数须尽量维持为低。

典型上，在sASICs的情形中，罩膜可编程接线层是置于上部金属层中，以确认该集成电路之一定做性须仅于该上部金属层中执行；因此，不同应用之sASICs可以由同一组罩膜产生，其除了该等上部膜层之外皆可被编程于一定做之形式；由于在一开始，该集成半导体电路可在许多处理步骤之前即以一非定做形式加以制造，且该定做性仅于最终步骤中产生，因而其提供了制造成本上的优势。然其缺点在于，在定做之上部接线层与该逻辑功能方块的主动层之间的长且垂直的复合馈通(即所谓之堆栈信道)阻碍了中间接线层的线形路由；而另一项缺点在于实验结果显示，制造延伸于多个膜层层阶(strata)之该等复合馈通具有相当之困难度，因而会减少其产量。

可编呈半导体电路可进一步由功能方块排列的规则性加以区分；有鉴于栅极阵列中的功能性方块是排列于矩阵形式(即称为「阵列」)之一规则单元区，在传统ASICs中的功能性方块可以以一不规则配置之形式而分配于该半导体电路中；而若ASICs中之逻辑功能方块是排列为一规则阵列者亦称为结构化之ASICs。

sASICs的建构差别在于其于各逻辑功能方块之间是否存在内部间隙(interspaces)，亦即所谓之信道(channel)。在利用信道技术之sASICs中，该等逻辑功能方块之间的大部分信号路由、或整体之信号路由皆于该等信道内执行；而在无信道(channel-free)的sASICs中，该等逻辑功能方块系彼此相邻且本质上不具有任何间隔；而如前所述，其系于含有功能性组件之该主动层上的一或多个接线层中执行信号路由。

文献US 6,613,611 B1说明了一种结构化之ASIC，其功能方块可包含组合或连续之功能、以及存储器功能，且其系以不具任何间隔的方式而彼此相邻排列为一阵列；而其信号路由是由彼此上下配置、具有互相垂直的导线区段之至少两金属化层所实行；该两金属化层中较深者(亦即M3)是固定地预定而成，而上方之金属化层(M4)则为可定做者。可定做之金属化层一般皆为最上方的金属化层。

包含了多个功能方块之半导体电路设计的另一构想在于提供一驱动器给一个承受大负荷或大量散开之信号路径的功能方块输出处的长导线，该驱动器是用以补偿一数据的长期延迟，以避免延迟情形发生；此外，亦需更新在该等长导线所传输之信号。因此需要在该半导体电路中提供分配的驱动器资源，使所有关于在传输时间上所产生的问题能够在该半导体电路内即获得解决，其亦同样包含一信号路经之目标延迟。然而，就另一方面而言，在非必要情形中，该半导体电路则不应由未使用之驱动器而放大。

下述方式皆为解决此一问题而提出：

1.该问题可借助一功能方块基础(function-block-based)之方式而获得解决，其中一逻辑功能方块之各输出被指派以一具有高强度之驱动器，或是该输出可于具有不同强度之多个驱动器之间加以切换而保持有效。在此方式中，不使用部分之逻辑功能方块或不完全使用其驱动器，且通常在同一时间出现的驱动器强度对该半导体电路中部分之关键路径而言并不足够。

2.此外，亦可指派一共同驱动器单元至该半导体电路的接线结构中一特定数量的逻辑功能方块，其可解决关于未使用或不足够之驱动器资源的问题。此一局部共同驱动器单元必须能够从附近的所有相关之逻辑功能单元中实现，其系与较高的接线花费有关，而驱动器需求的局部峰值(即热点(hotspots))亦无法完全符合于此一方式。

3.目前的FPGA(场编程栅极阵列)结构系根据(1)局部接线区域中的驱动器以及(2)其它的全域性驱动器资源而结合了局部之驱动器，因此一般而言，即使是相当关键的信号亦可被有效驱动，然其概念是非常复杂的，且需要相当大的芯片处理面积。

发明内容

本发明之目的在于说明一种关于结构化ASIC的新颖架构概念，其可使ASICs具有一有效益的制造成本。此外，本发明主要针对一种半导体电路，其可有效配置与分派该半导体电路中的驱动器资源。最后，本发明提供一种在一半导体电路内的驱动器资源之有效配置方法。

根据本发明之一第一构想，所规划之目标可借助权利要求1中所述的特征而达成，其优势与本发明之进一步发展则于权利要求之附属项中说明。

根据权利要求1，本发明之ASIC包含了一逻辑功能方块之规则阵列，其形成于该半导体电路之一主动层中且于至少一第一接线层中，用以部份或决定性地定义该逻辑功能方块的功能；对应于该逻辑功能方块阵列之一接线区规则阵列作为逻辑功能方块之间的信号路由之用。该接线区之阵列则包含具有彼此不平行之接线与一位于该等接线层中之绝缘层之至少两接线层，且该两接线层中至少一之该等接线是一接线区内的连续线段且于接线区边界处中断；而一接线区之至少较低的接线层具有连接以连接至该至少一第一接线层。

一逻辑功能方块精确对应至一接线区(其定义为含有至少一接线层，该接线层具有之接线系建构为一接线区内且于接线区边界处中断之连续线段)的事实代表产生一种具有高度规则性的建构概念，其具有许多优点：由于接线区是根据阵列中的功能方块而重复，且此规则性亦增进了该电路设计之周期性，因此该规则性可简化设计过程(设计流程)；由于其规则阵列结构，可容易地对信号路由之接线进行尺寸调整，亦即在此设计过程中，可利用简单的方式来改变接线层的数量。另一优势在于包含了具有一接线区内且于接线区边界处中断的连续线段之该等接线的(至少)一接线层可以借助预定的方式产生，亦即借助非定做之金属化罩膜产生；其简化了制造过程、增加了产量并能够基于串音之考量而将该等线段最佳化。此外，该建构概念亦适用于逻辑功能方块之一无信道排列，因而可获得一高密度之功能方块配置。

较佳为，在另一之该至少两接线层中的接线同样是一接线区内且于接线区边界处中断之连续线段；在此情形中，用于信号路由之一第二金属化罩膜同样是一预定(亦即非定做)之金属化罩膜。该集成电路之建构概念的规则性可借助该集成半导体电路中之此一第二预定接线层而获得提升。正如后续将于下述说明中详细说明者，该sASIC中的信号路由可以由该两接线层之间排列为定做形式之“交换机”加以定义。

在一特别有利的方式中，用于信号路由之该等接线层最好是尽可能排列地深一点，其中该可定做之膜层(一般而言，至少是位于信号路由之该两接线层间的绝缘层即为一可由定义之馈通(信道)所定做之膜层)可位于一深层级中，亦即其不需为该半导体电路中的上部膜层其中之一或最上方之膜层。

具体而言，其意味着下述情形：

若一逻辑功能方块之功能已经由该至少一第一接线层(即所谓之预接线)完全定义，则一接线区之该至少两接线层则最好是直接位于该第一接线层或该等第一接线层(其定义该逻辑功能)上方；在此例中，用于信号路由之接线并不影响一逻辑功能方块之功能。

在仅借助该至少一第一接线层(预接线)部分定义该逻辑功能方块之功能的情形中，该逻辑功能方块之功能的决定性定义则需要至少一另一接线层或一绝缘层中的可配置连接。在此例中，本发明之一种有利的详细配置为用于决定性定义该逻辑功能方块之功能的该另一接线层是直接位在用以部分定义该逻辑功能方块之功能之该至少一第一接线层上方，且与一接线区之该至少两接线层中之一最底部者重叠。

在存在一绝缘层以实现该逻辑功能方块功能之决定性定义的例子中，此一绝缘层最好是与一接线区之该至少两接线层之间的绝缘层重叠。另外，另一种较佳可能性在于用于实现该逻辑功能方块功能之决定性定义之所述绝缘层是与直接位在一接线区之较低接线层下方的绝缘层重叠。

换言之，无论该预接线是否已产生一完全(亦即决定性)或仅部分(在第二个例子中，该接线区可进一步建构为该逻辑功能之完全定义)定义该逻辑功能方块之逻辑功能，该接线区最好是准确、独立地直接位于该预接线上方。

因此，本发明舍弃了先前技术(亦即US 6,613,611 B1)之已知概念-在金属化序列中尽量“晚”一点产生定做性。由于接线的高度规则性，因而可弥补在“互连”(接线层及/或中间绝缘层)的较深膜层中之定做性的缺点。明显地，给定一信号路由之最深可能接线的较高接线规则性之达成可被理解为在信号路由之该等接线层与该主动层之间的垂直距离较小，因而使得通常信号路由之该等接线层与该逻辑功能方块之间的接触连接能够仅以一个或最多两个信道(vias)而实现。由于信号路由之该等接线层与具有该逻辑功能方块之该主动层之间的邻近程度，便能够明显简化了在逻辑功能方块阵列与接线区阵列间对于根据本发明之几何相似性的确认。相较之下，若信号路由是如先前技术所述发生在该集成半导体的上部膜层中，则如已提及者，该逻辑功能方块的接触连接便需要穿透多个金属化层而运行之复合馈通(亦即“堆栈之信道”)。由于该等复合馈通无须垂直运行于一直线中，而是一般皆以一水平步进偏移而位于一膜层至另一膜层之间，因此便可以少许困难度或是一点也不困难地于先前技术中形成至信号路由之该等接线层之该逻辑功能方块的一造像(imaging)。

由于本发明相较于先前技术而言，明显具有较少的复合馈通，因此能够克服关于复合馈通阻碍中间膜层以及由于复合馈通而降低产量的问题。

一般而言，在信号路由之该至少两接线层之间具有主动切换或是罩膜可编程交换机；由于主动切换较为复杂，且需要该主动层中的区域面积，因此在本发明之一较佳实施例中，信号路由之该至少两接线层间则是具有罩膜可编程连接(信道或金属桥接)。

在此例中，本发明之一较有利之发展为一接线区的该至少两接线层的接线之间的连接是由信道所形成，而在一接线层内邻近区域的接线之间的连接是由金属桥接而实现。

此外，在一接线区之较低接线层与位于下方之该至少一第一接线层(预接线)之间的连接最好是由罩膜可编程交换机所形成，特别是由一中间绝缘层中的信道所形成。

根据本发明，由于可在该主动层与信号路由之该等接线层之间产生最可能之邻近程度，因此其有助于该等逻辑功能方块之一供应导线之接线层位于信号路由之该至少两接线层的上方或至少位于其内部。

若该等逻辑功能方块之时钟供应之接线层是位于信号路由之该至少两接线层的上方或至少位于其内部，则其亦有助于一模拟形式。

该等逻辑功能方块的实现亦有其它不同的可能性：一逻辑功能方块可包含单独连续逻辑、或单独组合逻辑、或结合连续逻辑与组合逻辑；此外，其较佳为该逻辑功能方块更包含额外的晶体管资源。其中，后者可借助作为该逻辑功能方块之输入/输出驱动器之一内部接线的方式而加以使用，或是若适当的话，亦可在该逻辑功能方块中维持为不使用。

在一较佳方式中，各逻辑功能方块可进一步配备一存储器。

较佳为，一逻辑功能方块之架构较为复杂，且一逻辑功能方块具有多个输出；此外，亦可于一“异质”(heterogeneous)阵列中提供不同的预定功能方块。

根据本发明之一第二构想，所规划之目标可借助独立之权利要求22与41中所述的特征而达成，其优势与本发明之进一步发展则于权利要求之附属项中说明。

因此，一具有一逻辑功能方块之半导体电路包含了一逻辑单元，其执行该逻辑功能方块所欲之逻辑功能性，以及一驱动器单元，其含有用于放大信号之晶体管；根据本发明，该驱动器单元围绕该逻辑单元于该逻辑单元之至少两侧。

由于该驱动器单元围绕该逻辑单元于该逻辑单元之至少两侧，其确认了以任何跨越该逻辑功能方块的方向而运行的所有接线皆具有通达该驱动器单元之信道(access)；这是因为每一条跨越该逻辑功能方块的接线都与该驱动器单元的至少一边缘交错，使得在此一位置上可借助一或多个馈通而产生该接线与该驱动器单元之间的一直接(亦即垂直或几乎垂直)连接。由于该驱动器单元围绕该逻辑单元于该逻辑单元之至少两侧，更能够确认在该线形路由不绕行以及没有高额花费的情况下，该逻辑单元之输出具有通达该驱动器之信道；因此，该驱动器单元支持了在该驱动器中具有用于逻辑单元输出信号之一驱动器、用于局部接线(亦即一局部群组之相邻逻辑功能区块)之一驱动器、以及用于更新经由全域性、长连接方式传送的信号之一驱动器等之适切性概念；亦可使用一驱动单元以增加信号传播时间，并因而“持有时间固定(hold timefixing)”以执行一同步电路的持有条件。亦可用以减少传输信号的延迟，以实现一同步电路的设定条件(“设定时间固定”(set-up timefixing))。

较佳为，该驱动器单元是L形，亦即其围绕了该逻辑单元于该逻辑单元之两侧；然而，该驱动器单元亦可围绕该逻辑单元于多于两侧、或完全围绕该逻辑单元。

较佳为，该驱动器单元是建构自多个相同基础晶体管结构，其各包含以一特殊方式预接线之多个晶体管。举例而言，一基础晶体管结构之该等晶体管可预接线而形成独立的小反接器或缓冲器结构；由于其关于该逻辑单元之输出以及该半导体单元之局部或全域性接线之指派在一开始并不固定，而是在设计或配置过程中加以定义，因而该驱动器单元之此一模件架构可依需求来针对各驱动器任务而分派驱动器强度(借助平行连接之多个基础晶体管结构)。详细而言，由该驱动器借助配置方式所产生的有效之驱动器资源可应用于不同需求(驱动该逻辑单元的输出信号、借助局部接线的方式来驱动信号以及借助全域性接线的方式来驱动信号)。因而可借助适当的串行连接一适当数量之较小驱动器资源来实现一信号传递。

当多个逻辑功能方块是以阵列形式排列在半导体电路中时(其中该等逻辑功能方块的驱动器单元以L型方式各围绕该逻辑单元)，本发明可达成一项特别有利的优势，在此例中，逻辑功能方块阵列的逻辑单元总是被一驱动器结构包围。

根据本发明之第二构想的半导体电路较佳变化例之特征为该逻辑功能方块是耦合至该半导体电路的接线结构中的一接线区，其包含了至少两具有彼此不平行之接线之两接线层与位于该等接线层间的一绝缘层；不同接线层的接线是由一罩膜可编程及/或可配置方向变化交换机所连接。借助可配置变化交换机所能达到的是与该驱动器单元接触的接线能够改变方向，藉以支持一个相当弹性的信号路由。

该方向变化交换机的一较加实现方式在于后者是由不同接线层间的绝缘层中之罩膜可编程信道所形成；一般而言，该方向变化交换机亦可由三态缓冲器、通栅或转换栅实现。

根据本发明之第二构想的半导体电路较佳变化例之特征为该罩膜可编程及/或可配置交换机是位于该接线区的边界处，藉以将接线交换机为连接至邻近接线区的接线或是绝缘自邻近接线区的接线，藉其可分离该等接线所不需要的“围绕方向”，并因而在方向改变前后将其关闭。

因此，当该方向变化交换机与位于接线区边界处的交换机决定了逻辑功能方块的路由行为时，即可利用该预接线驱动器单元至该接线区之间的一适当接触连接来定义欲驱动何种信号以及欲使用何种驱动器强度来进行信号驱动(执行该接触连接，以连接用以信号驱动的适当数量之基础晶体管结构)。

在此指出在根据本发明第二构想之半导体电路中并不需要一特定的接线概念；局部未使用之驱动器资源能够被全域性地加以使用，且反之亦然；因此可使用任何连接形式的驱动器单元，且一般而言，只要不超过一驱动器单元的总有效驱动器强度，则亦可使用任意组合之连接。此方式使得在大量维持局部性时，仍能确保存在的驱动器强度之最佳使用性。

在一种根据本发明之第二构想的半导体电路中驱动器单元之配置方法中，一第一步骤涉及根据功能性来定义各驱动器单元的所欲之功能性，以作为逻辑单元的输出信号之驱动器单元，及/或作为用于驱动一局部群组之逻辑功能方块的信号之驱动器单元，及/或用于更新，及/或用于延迟全域性信号；一第二步骤则涉及在该半导体电路的接线结构与驱动器单元之间定义一特殊驱动器单元接触连接，以实现所欲之驱动器功能性。根据上述步骤，特定形式的驱动器单元即可达成驱动器资源之弹性分派。

附图说明

本发明将根据下述之参考附图与较佳实施力而详细说明，其中：

图1说明了根据本发明之一结构化ASIC的示意图，其具有一逻辑功能方块规则阵列与对应之一信号路由之接线区规则阵列；

图2说明了一接线区之等效电路图(未清楚表示至下方逻辑功能方块之链接/连接)；

图3说明了该接线区规则阵列(未清楚表示至下方逻辑功能方块之链接/连接)；

图4说明了在该接线区中之罩膜可编程或可配置交换机的可能实施例；

图5说明了具有接线平面与接线任务之一较佳指派的半导体电路垂直截面；

图6说明了一罩膜可编程接线区之膜层架构的第一实施例；

图7说明了一罩膜可编程接线区之膜层架构的第二实施例；

图8说明了根据本发明之一半导体电路的逻辑功能方块示意图；

图9为一逻辑功能方块阵列之详细示意图，其说明了该等驱动器单元与该等逻辑单元之排列；

图10说明了一种具有L型驱动器单元之逻辑功能方块；

图11说明了作为一纵横分配器之逻辑功能方块中的驱动器单元之罩膜可编程接线区的膜层架构实施例(未清楚表示至下方逻辑功能方块之链接/连接)；以及

图12说明了一种能够由一接线接触连接之基础晶体管结构的电路实施例。

具体实施方式

图1示意说明了根据本发明之一半导体电路模块的架构，该半导体模块是以包含了相同逻辑结构之一逻辑功能方块L之阵列为基础；相同的逻辑结构表示在主动层中的该等逻辑功能方块是相同的，各逻辑功能方块L是指派一接线区X，其各关于其输入与输出信号而接触连接了各逻辑功能方块。该等接线区X是配置在用于不同逻辑功能方块间的信号路由且对应至该等逻辑功能方块L之阵列之一阵列中。在该等阵列中的该等逻辑功能方块L与该等接线区X间的间隙仅基于清楚说明的原因而标示，一般而言，该等逻辑功能方块L与该等接线区X本质上可为彼此相邻而没有任何中间间隙。

由于两阵列之间的几何相似性(逻辑功能方块L之阵列与信号路由之接线区X之阵列)以及较佳的无信道架构，亦提出一种瓦砖基础(tile-based)架构之概念，各瓦砖包含一逻辑功能方块L以及对应之接线区X。

在此指明该等阵列无须形成一种具有垂直连接的网栅方式，而是可具有其它的阵列几何，例如一具有非垂直连接之二维网栅，或是若适当的话，亦可具有多于两连接之间的交错点(将于下述说明中详细描述，在此例中需使用至少三接线层来建构一接线区X)。

图2为在具有彼此交错的导线束之两接线层的情形中，一接线区X之功能性说明。导线束1是沿南北方向而延伸且包含n条个别导线，而导线束2则是沿南北方向而延伸且包含m条个别导线，其中n与m皆为整数且无须相同。该接线区X具有三个交换机群组S1、S2与RS(于下文中将简化为「交换机」)，两交换机S1与S2是排列在该接线区X(或该瓦砖)的两边界处。根据交换机的位置，两交换机S1与S2连接至或绝缘自接线区X。在两导线束1与2交错点处之该方向变化交换机RS连接至或绝缘自垂直导线束1与2，亦即可产生信号路由之一方向变化。

对应至该等交换机S1与S2之连接交换机(未示)亦可类似于S1与S2而同样存在于边缘区域的位置3与4处。

图3为根据图1与图2之接线区阵列的功能性说明；各接线区X具有一帮方向变化交换机RS，使得该等方向变化交换机RS同样排列为阵列形式；该等方向变化交换机RS可实现为纵横分布器(横栓)。明显的是，由于图3所示之架构，任何想象的到的路径皆可经由该等接线区X之阵列而切换；由于该接线区X边界处的该等交换机S1与S2之故，即可实现不同信号之信号线迹的复合使用。

图1所示之部分该等瓦砖(接线区X与逻辑功能方块L之组合)亦可以某种镜射或几何转换之方式而旋转90°，然其保留了逻辑结构与区域。经由该等交换机S1、S2与RS信号流则是双向的。

参见图4，其说明了执行该等交换机S1、S2与RS之不同可能性，其区别在于罩膜可编程交换机间之差别，然在制造过程中其亦可以一定做形式预定；该等罩膜可编程交换机是弹性执行于半导体电路模块制造之后，且即使在完成模块之后以可借助电子信号的方式来配置主动切换。所述之电子信号可由外部馈送或是储存于芯片上。

信道接触10即为罩膜可编程交换机，其用以接触连接在不同接线层中的两导线线段。图4中的方块符号代表了为增加产量，可于相同膜层中以多余方式提供两个或更多的信道。

罩膜可编程交换机更包含了金属桥接11，其连接了同一接线层中的两个不同的导线线段。金属桥接11的一种可能执行方式在于提供一短金属桥接线段，其中该接线层是直接位于欲连接之两导线线段所在之接线层的下方或上方；该金属桥接线段必定重叠该两导线线段，并借助一传导性信道而连接。第二种可能执行方式在于提供金属桥接线段于欲连接之两导线线段所在之同一接线层中。由于在目前技术中，金属化罩膜比信道罩膜更具成本效益，因而可藉以获得成本上的优势。

一般而言，该等交换机S1、S2与RS亦可以主动切换形式而实现。主动切换需要主动层区域，但仍具有可于完成之模块中切换的优势。主动交换机亦可由双向之三态缓冲器12(以前述之同相形式或是以未说明之非同相形式)、通栅13或转换栅(传送栅)14而执行。

图5说明了一“瓦砖”区域中的半导体电路垂直截面图。在一适当掺杂之硅基板20上具有至少一由多晶硅所制成之膜层21，其系由一绝缘层22加以绝缘，而晶体管栅极则形成于其中；在各瓦砖中，主动层20与21之成形(patterning)是相同的。举例而言，金属化层M1、M2、M3、M4与M5是形成于该多晶硅层21上方，所述之该等金属化层各由绝缘层23、24、25、26与27而彼此绝缘。

用于定义逻辑功能方块的逻辑功能性之内单元路由是借助在该绝缘层24(via i-1)中之一罩膜可编程连接方式而执行于膜层M1与M2(若是适当的话)中。不同瓦砖中的内单元路由亦不相同，亦即该阵列之不同的逻辑功能方块L可具有不同的逻辑功能；然所有瓦砖中的内单元路由亦可相同，亦即该阵列的所有逻辑功能方块L是相同的。该等膜层M2与M3是作为一信号路由之用，亦即用以连接如图1至图3所示之个别逻辑功能方块L；可使用多两个以上之膜层来作为信号路由之用，而该等膜层M2与M3亦皆可作为其它伴随之用途(M2：内单元路由；M3：时钟路由)。该逻辑功能方块之逻辑输入与输出连接至自内单元路由之接线平面M2(i)与M3(i+1)所延伸的上方接线区域，或是借助该绝缘层24及/或25(via 1与via 2)中一个对应的罩膜可编程连接之方式而连接。

如前所述，时钟与全域性信号的传输以及在某些例子中的信号路由亦可于金属化层M3与M4(i+n；n＞0)中执行。最上面的金属化层M5则作为功率路由之用，亦即作为主动层20与21中的逻辑功能方块之功率供应。一逻辑功能方块或一组逻辑功能方块(群集)至供应电压路由(功率路由)之接线层M4与M5之链接亦可以一可编程形式实施或是加以预定。

图6为根据本发明之一接线区X实施例的详细平面图，在此例中只使用接线层i、i+1(亦即M2与M3)来作为信号路由之用。较低的接线层i(M2)具有导线线段31、32、33、34、35与36，其彼此平行且运行于东西方向；上方的接线层i+1(M3)则具有同样彼此平行排列的导线线段41、42、43、44、45与46，且其运行于南北方向。在该两接线层i、i+1中的该等导线线段31-36、41-46在该接线区X中是连续的，且各尽可能的延伸至该接线区之边界。边界(接线区X1上左方角落)是以虚线B加以表示，该边界线B是直接与下一个接线区相邻(为求清楚而未示于图中)；在该等接线区X1之边界处，在同一接线层中的导线线段被中断，亦即彼此为电性绝缘。

方块表示在交错点罩膜可编程信道的可能位置-其为该等导线线段31-36与41-46之间的投影处；其仅需要在两接线层i、i+1之间使用一单一罩膜可编程信道绝缘层。在等导线线段31-36与41-46之间的交错点处的该等信道可以罩膜可编程方式实现该方向变化交换机RS。

在该接线区X1边界处的该等交换机S1与S2可借助图6所示之接线层i中的桥接B1与线层i+1或i-1中的桥接B2而产生；该等桥接B1与B2因而与其所接触连接之导线线段31-36与41-46位于不同的接线层中，而所述之桥接则借助信道而于其端点接触连接。在上方接线层i+1中的桥接B1配向系垂直于此一接线层中的导线线段41-46之配向。

图7说明了于接线区X2边界处产生罩膜可编程之交换机S1与S2之另一种可能性；接线区X2与接线区X1的不同处在于，位于同一接线层中的该等导线线段31-36与41-46在邻近的接线区X2中是彼此垂直的；这使得皆可利用各该两接线层来进行南北方向之信号路由或是东西方向之信号路由。在如图7所示之接线层i、i+1的补偿之区域配置应用中，该等交换机S1与S2亦可作为该罩膜可编程绝缘层24中的信道。

图6与图7所示的例子有助于设计为罩膜可编程(以一预定方式编程)之两预定接线层i(M2)、i+1(M3)，其借助中间信道绝缘层(via i-1，viai)之方式而仅包含该等桥接B1、B2。在图6的情形中，所有的桥接B1、B2皆以固定位于该等接线层i、i+1中，而该等交换机S1与S2之编程则单独由桥接B1、B2所接触连接/未接触连接之信道而产生。

借助堆栈图6与图7所示之其它的接线层(例如M4、M5...)即可延伸路由的可能性，因而可在一接线区中实现两个以上交错之含导线线段的导线束之接线方式。

然而，举例而言，亦可让接线层i+2(M4)、i+3(M5)配备延伸于多个接线区X、X1、X2之导线线段(亦即该等导线线段并不中断于接线区边界处)。该等接线层特别适合用于较长距离的信号传输；对于长传输路径而言，其更能够借助该主动层中的驱动器资源提供信号更新。

如果需要的话，在接线区X、X1、X2的主动层20、21中的该等逻辑功能方块L的接触连接亦同样可由信道执行；功率供应或时卖供应之较高膜层的接触连接与长距离之信号路由亦同样可由(堆栈之)信道执行。

图8说明了根据本发明之一半导体电路之阵列的逻辑功能方块L；该逻辑功能方块L最好是包含一组合部分、一连续部分与晶体管资源。该逻辑功能方块的功能性可借助绝缘层24(via i-1)(若适当的话亦可由25(via i))的罩膜编程与内单元路由之接线层M1(若适当的话亦可由M2)的预成形(prepatterning)而产生。此一构想所产生之不同可能性为：该逻辑功能方块L可编程为使其仅包含组合逻辑、或仅包含连续逻辑、或是包含结合组合逻辑与连续逻辑。此外，其亦包含平行(亦即互相独立的)组合或连续之逻辑；此外，各逻辑功能方块亦可由一存储器功能而加以延伸，亦可于一阵列中使用不同的预配置逻辑功能方块。

如图8所示，该逻辑功能方块L可具有多个输入(例如一宽度k之输入以自接线层i、i+1加载信号，以及一宽度g之输入以自上方接线层i+2、i+3中加载全域性信号(例如时钟信号))以及一或多个输出(例如此处之具有一字符宽度l之输出)。输入之导线k、g与输出之导线1的数量或输出系各不相同，且实际上所使用的导线数量亦随着阵列中逻辑功能方块的个别配置而有所不同。

在一种未说明的方式中，该逻辑功能方块L更可包含用于不同任务之晶体管资源，图8所示之逻辑功能方块L亦可因此而被分为一逻辑单元LZ与一驱动器单元TZ(图9)。根据本发明之此一驱动器单元的使用可作为驱动该逻辑功能方块之输出信号之局部驱动器，亦可作为信号更新之全域性驱动器；在后者之情形中，在该集成电路之较长路径(例如在较高接线层(如M4、M5))中所传导的信号是被垂直下行传送至一逻辑功能方块L的适当位置，且于该处加以放大(无须执行一逻辑组合)，并可再次上行回传至对应的接线层(M4、M5)中而传递。

以下说明根据本发明之驱动器概念。图9说明了四个以彼此之间不具任何信道之形式所排列的逻辑功能方块101、102、103与104。各该等逻辑功能方块101、102、103与104包含一逻辑单元LZ与一驱动器单元TZ，而该阵列中之一逻辑单元LZ明显被驱动器单元TZ包围于各侧，请参见逻辑功能方块103。在此一构想中，可提供逻辑单元LZ各边缘输出一个相邻的驱动器资源。

举例而言，图10是基于所建构之逻辑功能方块103而说明与该逻辑功能方块重叠的接线可具有连接至该驱动器单元TZ之信道(access)。举例而言，箭号105代表该逻辑单元LZ的输出线，其经由该驱动器单元TZ而离开该逻辑单元。用于在该半导体电路中长距离传递信号之接线107具有连接至该驱动器单元TZ之信道，而在一邻近逻辑功能方块群组中用于数据传输之接线106亦具有相同情形(局部内连接)。

该逻辑功能方块中的总驱动器有效强度是由驱动器单元TZ边缘宽度与该逻辑单元LZ之大小所决定。

该驱动器单元TZ最好是建构自多个基础晶体管结构BT，其系参照主动层20、21(扩散层与多晶硅栅极层)以及最底部的金属化层M1(见图5)而固定地预定而成；该等基础晶体管结构BT可配置为反接器或缓冲器。根据所需的驱动器强度，该等反接器或缓冲器便具有不同的驱动器强度，其可利用由接线105、106或107所形成之该等基础晶体管结构BT的一适当接触连接而产生。在极端的例子中，一驱动器单元TZ的所有基础晶体管结构BT可共同连接而形成一具有最大驱动器能力的单一驱动器，或是所有的基础晶体管结构可以彼此独立的放大一独立信号。

此外，借助多个驱动器单元TZ的适当连接，驱动组件(反接器或缓冲器)可建构自最好是相邻之两个以上驱动器单元TZ的晶体管或是基础晶体管结构BT。此一变化例特别有助于产生驱动器强度超过一单一驱动器单元TZ之资源的大反接器或缓冲器。如下述将参考图12加以详细说明者，更可建构用于固定持有时间之一缓冲器，以避免扰乱持有时间，在此例中则需要一种具有(非常)低驱动器能力之可能的多阶段缓冲器。

图10阐明了该等接线107可以一简单方式而与该驱动器单元TZ导通，仅因为所述之驱动器单元具有较低的L水平边缘；当不存在此一边缘时，亦即当该驱动器单元TZ仅由L的垂直边缘产生，则如虚线108所示者，各该等接线首先将必须执行一方向上的改变，通至该驱动器单元TZ、在该驱动器单元TZ中之一信号更新之后回通至其原有的信号迹位置，并在另一次方向改变之后，进一步根据其原始路线而传导。根据本发明，由于此接线之高度弹性，可不需规定驱动器单元TZ之形式即可基于前述目的而弹性分派驱动器资源。

根据图11，为改变一可配置驱动器单元之接线的方向，可使用一传统的纵横分布器；所述之纵横分布器以于图6与图7中加以说明，其一般包含两不同但连续的接线层i、i+1，且可由交错点处的适当切换而连接。该等切换产生方向上的改变，举例而言，其可为FPGA的形式，例如三态缓冲器12、通栅13与或转换栅14(见图4)。根据本发明之一MPGA(罩膜可编程栅极阵列)的较佳方式，其取代所使用之信道10；图11系说明了利用信道10作为交换机之一特定罩膜之编程。图11所示之纵横分布器在架构上与图6所示之纵横分布器彼此对应，因而不在此加以赘述。

在此已可清楚了解，在所有的接线上借助以金属桥接B1、B2而实现之该等交换机可在该纵横分布器转向前后选择性关闭接线，因此，可切换该驱动器单元TZ中之一反接器或缓冲器的输出，使其参照输入线的方向而产生方向改变，或是将该输入线之方向维持在该反接器或缓冲器的输出处；其适用于自一单一基础晶体管结构BT建构该反接器或缓冲器的情形，亦适用于复述之基础晶体管结构BT甚至是多个驱动器单元借助该接线之一适当接触连接而共同连接的情形。此外，亦可在不需改变方向且不被该驱动器单元TZ驱动的情形下切换接线。

由于在与纵横分布器结合之驱动器单元TZ中可实现接线所需要的所有基础功能与一半导体电路中之信号传输，因此可将与图11所示之纵横分布器结合之驱动器单元TZ解释为在一逻辑功能方块阵列中的一通用交换机组件。

根据本发明，图11所示之排列方式(驱动器单元TZ之接线区)亦可整合于晶体管结构中，该晶体管结构系已针对半导体电路中不同信号之驱动器-单元特定路由而加以预接线，并可预备作为驱动器单元TZ之用。图12说明了一种基础晶体管结构BT的较佳实施例，其可借助位于金属化层i上方且运行于东西方向之接线110、111以及位于接线层i+1上方且运行于南北方向之四条接线112、113、114、115而接触连接，并参照其驱动器强度而配置。在膜层i+1中有关驱动器方块的其它接线则无须预定之配置。

如图12所示之基础晶体管结构BT包含了两个相同架构的次要结构，其系彼此相邻且由第i-1接线层中的导线120所形成。每一次要结构各于其上半部分OH与其下半部包含了三个带状晶体管之晶体管栅极，该等晶体管栅极是位在该栅极层122与扩散层重叠的区域。如图12所示，该驱动器之各次要结构是由平行连接该等带状晶体管所形成之三个反接器的一平行电路。

该扩散层、该栅极层122与该第i-1接线层120是固定性预定而成；一般而言，金属i与i+1中的接线(亦即接线110、111与112-115)亦同样为固定性预定而成，亦即非定做而成，而图12所示之交换机S1至S20则为罩膜可编程。借助所述之交换机S1至S20，可配置该基础晶体管结构BT以实现上述种种可能性，其中：

交换机S1、S3、S8、S11、S13与S18经由一信道i而将接线层i中的接线110、111连接至接线层i+1中的接线112、113与114；

交换机S10与S20经由一信道i而将接线层i中的接线110、111连接至接线层i+1中的接线115；以及

交换机S2、S4、S5、S6、S7、S9、S12、S14、S15、S16、S17与S19经由一信道i-1而将接线层i中的接线110、111连接至接线层i-1中的接线120，以形成该基础晶体管结构BT之一内部接线。

因此，接线114可连接至所耦合之三个反接器的栅极，例如借助设定交换机S1与S2的方式(其亦可于实际配置中彼此上下配置)。借助设定该等交换机S14、S15与S16，可借助一反接器的方式而改变其方向90°。

该两次要结构的该等反接器可由所有借助交换机S2与S9(及S12与S19)而彼此连接的栅极以及借助交换机S14、S15、S16与S17(及S4、S5、S6与S7)所耦合之先前彼此相邻的独立结构之输出而平行连接而成。在此一配置中，上方导线111(相较于下方导线110)对应至该双重反接器的输入，而下方导线110(相较于上方导线111)则对应至该双重反接器之输出。根据接着是设定右边的该等交换机S15与S16(及S5与S6)还是左边的邻近结构，该双重反接器之输出110则可传至左边及/或右边。

此外，可借助设定交换机S1与S2、不设定交换机S5与S6、以及设定交换机S14、S15、S16与S19以及S7与S8(若适当的话)而由该基础晶体管结构BT产生一缓冲器。在交换机S2、S3与S8、S9之间以及在交换机S12、S13与S18、S19之间的接线层i-1增加其它的金属桥接(类似于交换机S5、S6之间所示之金属桥接)则进一步增加了排列弹性；因而可借助该等交换机S1、S2、S3与S4的设定以及借助交换机S5与S6的操作与在交换机S2与S3间新插入之金属桥接，来借助反接器配置一连接，而无须改变运行于东西方向之导线111的方向，亦无须占用导线110(信号迹111之复合使用)。

若在上述之固定接收时间的问题中需要较小的缓冲器，亦可于接线层i-1中经由连接至接线120的信道i-1而以可配置形式将图12所示之固定栅极层接触121(在该栅极层122与接线层i-1中的接线120之间的重叠区域)加以具体化。所使用之晶体管栅极可由一静电位占用，使得相关的晶体管可被切换为关闭状态。当所述之信道i-1于该栅极层接触中是保持为可配置形式时，即可在图12的例子中，在一缓冲器层级之一、二或三个平行反接器之间改变驱动器强度，因此可阶段性减少而提供较小的缓冲器以固定接收时间。

必须说明的是，图12所示之配置仅为本发明之其中一种可能执行方式；使用两信道平面与三个固定之预定接线层(例如i-1、i、i+i)之一信道编程方式(如图12所示之实例)亦为本发明之一种较佳配置方式；这表示在基于面积之考量上，可具有最多的变化性；亦可经由信道(亦即使用一固定形式专用之金属罩膜)来对栅极阵列进行独立编程，而形成VPGA(信道可编程栅极阵列)。然而，亦可经由一单一接线层的方式来编程，一般而言，这代表了最具成本效益的解决方案。如前述说明，亦可对交换机(亦即图12所示之交换机S1至S20)进行编程而产生一晶体管，然此方式因其复合切换之故而略显得复杂。

必须说明的是，本发明之第一与第二构想以及相关之该等实施例亦可借助其它方式而彼此结合，换言之，特别是在根据本发明之第一构想的专用集成半导体电路中，亦可使用根据本发明第二构想之逻辑功能方块L的L形驱动器资源，且可借助该等接线区X而接触连接。

Claims (42)

1.一种专用集成半导体电路，具有

一逻辑功能方块(L)的规则阵列，其在该半导体电路的一主动层(20，21)中且在至少一第一接线层(M1)中形成，用以部份或决定性地定义该逻辑功能方块(L)的功能，以及

一接线区(X，X1，X2)的规则阵列，其对应于该逻辑功能方块(L)的阵列，并用于逻辑功能方块(L)间的信号的路由，该接线区(X，X1，X2)的阵列是在含有彼此不平行的接线(31-36；41-46)与一位于该等接线层中的绝缘层(24)的至少两接线层(i，i+1)中形成，且在该两接线层(i，i+1)的至少一个中的该等接线(31-36；41-46)是一接线区(X，X1，X2)内的连续线段且于接线区边界(B)处中断，

一接线区(X，X1，X2)的至少较低的接线层(i)，与至该至少一第一接线层(M1)相连。

2.如权利要求1所述的专用集成半导体电路，其特征在于：

位在该至少两接线层(i，i+1)的另一接线层(i+1，i)中的接线(31-36；41-46)是一接线区(X，X1，X2)内的连续线段且于接线区边界(X，X1，X2)处中断。

3.如前述权利要求中任一项所述的专用集成半导体电路，其特征在于：

在借助该至少一第一接线层(M1)决定性定义该逻辑功能方块(L)功能的情形中，一接线区(X，X1，X2)的该至少两接线层(i，i+1)是直接位在用于决定性定义该逻辑功能方块(L)功能的该第一接线层或该等第一接线层(M1)上方。

4.如权利要求1至3中任一项所述的专用集成半导体电路，其特征在于：

在借助该至少一第一接线层(M1)部分定义该逻辑功能方块(L)功能的情形中，该逻辑功能方块(L)功能的决定性定义是由至少一另一接线层(i，i+1)或一绝缘层(via i-1，via i)中的可配置连接而产生。

5.如权利要求4所述的专用集成半导体电路，其特征在于：

用于决定性定义该逻辑功能方块(L)功能的该另一接线层(i，i+1)是直接位在用以部分定义该逻辑功能方块(L)功能的该至少一第一接线层(M1)上方，且与一接线区(X，X1，X2)的该至少两接线层中其一的最底部者(i)重叠。

6.如权利要求4或5所述的专用集成半导体电路，其特征在于：

具有一个内含用于该逻辑功能方块功能决定性定义的配置的绝缘层(via i)，所述绝缘层(via i)与一接线区(X，X1，X2)的该至少两接线层间的该绝缘层(25)重叠。

7.如权利要求4所述的专用集成半导体电路，其特征在于：

具有一个内含用于该逻辑功能方块功能决定性定义的配置的绝缘层(via i-1)，所述绝缘层(via i-1)与直接位在一接线区(X，X1，X2)的较低接线层(i)下方的绝缘层(24)重叠。

8.如前述权利要求中任一项所述的专用集成半导体电路，其特征在于：

在一接线区(X，X1，X2)的该至少两接线层(i，i+1)间具有罩膜可编程连接。

9.如权利要求8所述的专用集成半导体电路，其特征在于：

在一接线区(X，X1，X2)的该较低接线层(i)与下方的该至少一第一接线层(i-1)间的该等连接是由一介于中间的绝缘层(via i-1)中的罩膜可编程交换机所形成。

10.如权利要求8或9所述的专用集成半导体电路，其特征在于：

位于一接线区(X1，X2)的该至少两接线层(i，i+1)的接线(31-36；41-46)间的连接是由该绝缘层(25，via i)中的罩膜可编程交换机所形成。

11.如权利要求8至10中任一项所述的专用集成半导体电路，其特征在于：

在一接线层(i，i+1)内相邻接线区(X，X1，X2)的接线(31-36；41-46)间的连接是由罩膜可编程交换机而以为金属桥接(B1，B2)形式形成。

12.如权利要求8至11中任一项所述的专用集成半导体电路，其特征在于：

在一接线层(i，i+1)内相邻接线区(X，X1，X2)的接线(31-36；41-46)间的连接是由罩膜可编程交换机而以为信道形式形成。

13.如权利要求1至7中任一项所述的专用集成半导体电路，其特征在于：

在一接线区(X)的该至少两接线层(i，i+1)的接线(31-36；41-46)间的连接、或在一接线层(i，i+1)内的相邻接线区(X)的接线(31-36；41-46)间的连接是由主动交换机所形成，特别是同相及/或非同相三态缓冲器(12)、通栅(13)或转换栅(14)。

14.如前述权利要求中任一项所述的专用集成半导体电路，其特征在于：

该等接线(31-36；41-46)是连续线段且于相邻接线区(X2)的该两接线层(i，i+1)其中之一的接线区边界(B)处中断，且以非平行方式排列，特别是彼此垂直排列。

15.如前述权利要求中任一项所述的专用集成半导体电路，其特征在于：

用于该逻辑功能方块(L)的供应线路由的至少一接线层(M5)是位在用于信号路由的该至少两接线层(i，i+1)上方或内部。

16.如前述权利要求中任一项所述的专用集成半导体电路，其特征在于：

至少一接线层(M4)用于传送该逻辑功能方块(L)的全域性信号，特别是时钟供应、重置信号、测试控制信号，其位在用于信号路由之该至少两接线层(i，i+1)上方或内部。

17.如前述权利要求中任一项所述的专用集成半导体电路，其特征在于：

一逻辑功能方块(L)包含

单独连续逻辑或

单独组合逻辑或

结合连续逻辑与组合逻辑。

18.如权利要求17所述的专用集成半导体电路，其特征在于：

一逻辑功能方块(L)更包含了额外的晶体管资源。

19.如权利要求17或18所述的专用集成半导体电路，其特征在于：

一逻辑功能方块(L)另包含了一存储器。

20.如前述权利要求中任一项所述的专用集成半导体电路，其特征在于：

一逻辑功能方块(L)具有多个输出。

21.如前述权利要求中任一项所述的专用集成半导体电路，其特征在于：

该等逻辑功能方块(L)是以直接彼此紧邻而没有中间信道的方式排列。

22.一种具有一逻辑功能方块(L，101，102，103，104)的半导体电路，其具有：

一逻辑单元(LZ)，其执行该逻辑功能方块(L，101，102，103，104)所想要的逻辑功能性，以及

一驱动器单元(TZ)，其含有用于放大信号的晶体管，该驱动器单元(TZ)围绕该逻辑单元(LZ)于该逻辑单元(LZ)的至少两侧，特别是以一L形方式围绕。

23.如权利要求22所述的半导体电路，其特征在于：

该驱动器单元(TZ)是建构自多个相同基础晶体管结构(BT)，其各包含以一特殊方式预接线的多个晶体管。

24.如权利要求23所述的半导体电路，其特征在于：

该驱动器单元(TZ)的多个基础晶体管结构(BT)是由最终配置共同连接，以形成特别是具有不同驱动器强度的反相器及/或缓冲器。

25.如权利要求23或24所述的半导体电路，其特征在于：

一反相器或缓冲器是由多个驱动器单元(TZ)的该等基础晶体管结构(BT)所建构。

26.如权利要求22至25中任一项所述的半导体电路，其特征在于：

多个逻辑功能方块(L，101，102，103，104)排列在该半导体电路中，其中该驱动器单元(TZ)各围绕该逻辑单元(LZ)于该逻辑单元(LZ)的至少两侧，特别是以一L形方式。

27.如权利要求22至26中任一项所述的半导体电路，其特征在于：

该驱动器单元(TZ)是用以驱动该逻辑单元(LZ)的输出信号。

28.如权利要求22至27中任一项所述的半导体电路，其特征在于：

该驱动器单元是用以驱动在该半导体电路内的相邻逻辑功能区块(L，101，102，103，104)的一局部群组的信号。

29.如权利要求22至28中任一项所述的半导体电路，其特征在于：

该驱动器单元(TZ)是用以进一步处理传送于长连接的信号，并预期作为该半导体电路的远程功能方块。

30.如权利要求22至29中任一项所述的半导体电路，其特征在于：

该驱动器单元(TZ)是用以设定信号的暂时行为。

31.如权利要求22至30中任一项所述的半导体电路，其特征在于：

该驱动器单元(TZ)是用以减少一传送信号的延迟，及/或用于信号更新，特别是用以执行一同步电路的设定条件。

32.如权利要求22至31中任一项所述的半导体电路，其特征在于：

该驱动器单元(TZ)是用以延迟信号，特别是用以执行一同步电路的固有条件。

33.如权利要求22至32中任一项所述的半导体电路，其特征在于：

该逻辑功能方块(L，101，102，103，104)是耦合至该半导体电路接线结构中的一接线区域(X)，该半导体电路包含至少两接线层(i，i+1)，其具有彼此不平行的接线与一位于该等接线层中的绝缘层(viai-1)，不同接线层的接线是由一罩膜可编程及/或可配置变向交换机(RS)所连接。

34.如权利要求33所述的半导体电路，其特征在于：

用于连接不同接线层(i，i+1)的接线的该可配置变向交换机(RS)包含三态缓冲器(12)、通栅(13)、或转换栅(14)。

35.如权利要求33或34所述的半导体电路，其特征在于：

用于不同接线层(i，i+1)的接线的连接的该可配置变向交换机(RS)使用该绝缘层中的罩膜可编程信道。

36.如权利要求33至35中任一项所述的半导体电路，其特征在于：

罩膜可编程及/或可配置交换机(S1，S2)是位于该接线区(X)的边界处，藉其将接线交换机为连接至相邻接线区(X)的接线或与相邻接线区(X)的接线绝缘。

37.如权利要求33至36中任一项所述的半导体电路，其特征在于：

该等交换机(S1，S2)是借助在该绝缘层中的罩膜可编程信道及/或金属桥接(B1，B2)而实现。

38.如权利要求33至37中任一项所述的半导体电路，其特征在于：

具有该驱动器单元(TZ)至该接线区(X)的一罩膜可编程接触连接，所述驱动器单元(TZ)及接线区(X)会定义将被驱动的信号与决定驱动器强度。

39.如权利要求33至38中任一项所述的半导体电路，其特征在于：

具有该驱动器单元(TZ)至该接线区(X)的一罩膜可编程接触连接，因此使得该驱动器单元(TZ)的同相或非同相输入信号出现在该驱动器单元(TZ)的输出处。

40.如权利要求33至39中任一项所述的半导体电路，其特征在于：

在该半导体电路中排列有：

在一规则阵列中的多个逻辑功能方块(L，101，102，103，104)，以及

对应至该逻辑功能方块阵列的一接线区(X)规则阵列中的多个接线区(X)。

41.一种在一个含有多个根据权利要求22至40中任一项所述的逻辑功能方块(L，101，102，103，104)的半导体电路中的驱动器资源的配置方法，其具有的步骤为：

(a)根据功能性来定义各驱动器单元(TZ)的所要的功能性，以作为逻辑单元(RZ)的输出信号的驱动器单元，及/或作为用于驱动局部群组的逻辑功能方块的一个局部群组的信号的驱动器单元(TZ)，及/或用于更新，及/或用于延迟全域性信号；以及

(b)在该半导体电路的接线结构与驱动器单元(TZ)间定义一特殊驱动器单元接触连接，以实现所想要的驱动器功能性。

42.如权利要求41所述的方法，其特征在于：

执行一罩膜编程以定义该半导体电路的接线结构与该驱动器单元(TZ)间的一特殊驱动器单元接触连接。

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