DE102004063926A1

DE102004063926A1 - Konfigurierbare Treiberzelle eines logischen Zellenfeldes

Info

Publication number: DE102004063926A1
Application number: DE102004063926A
Authority: DE
Inventors: Jörg GLIESE; Winfried Kamp; Siegmar KÖPPE; Michael Scheppler
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-03-24
Filing date: 2004-03-24
Publication date: 2005-12-29
Anticipated expiration: 2024-03-25
Also published as: US20100308863A1; US20050212562A1; DE102004063926B4; US7755110B2; CN100411139C; CN1674254A; DE102004014472B4; DE102004014472A1

Abstract

Ein integrierter Halbleiter-Schaltkreis weist Logik-Funktionsblöcke (L) mit jeweils einer Logikzelle (LZ) und einer Treiberzelle (TZ) auf. Dabei ist die Treiberzelle (TZ) so angeordnet, dass sie die Logikzelle des Logik-Funktionsblockes L-förmig umgibt.

Description

Die Erfindung betrifft einen Halbleiter-Schaltkreis mit einem Logik-Funktionsblock, welcher eine Treiberzelle umfasst, sowie ein Verfahren zum Konfigurieren von Treiber-Ressourcen innerhalb eines Halbleiter-Schaltkreises.
Programmierbare integrierte Halbleiter-Schaltkreise bestehen aus logischen Zellen, die konfigurierbar sein können und in geeigneter Weise untereinander verdrahtet sind. Die logischen Zellen sind in einer aktiven Schicht des Halbleiter-Schaltkreises ausgebildet, die die CMOS-Transistorstrukturen (d.h. dotierte Halbleiter-Bereiche und Gate-Schichten) der logischen Zelle enthält. Die Logik-Funktionen der logischen Zellen werden durch eine oder mehrere über der aktiven Schicht liegende Verdrahtungsschichten definiert, die die interne Verdrahtung der logischen Zelle bewerkstelligen. Derartige Verdrahtungsschichten, die die logische Funktion einer Zelle definieren, werden auch als "intraconnect" bezeichnet. Konfigurierbare logische Zellen sind in der Literatur z.B. als CLB (configurable logic block) bekannt. Im folgenden wird die Bezeichnung Logik-Funktionsblock für eine logische Zelle verwendet.
Jedem Logik-Funktionsblock muss eine Versorgungsspannung und müssen bei komplexerem Aufbau gegebenenfalls auch globale Signale wie RESET, Scantest und Taktversorgung zugeführt werden. Hierfür sind weitere Verdrahtungsschichten im Halbleiter-Schaltkreis vorgesehen. Darüber hinaus werden Verdrahtungsschichten benötigt, die die Leitwegführung (routing) für die Eingangs- und Ausgangssignale der Logik-Funktionsblöcke vornehmen. Diese werden als "interconnect" bezeichnet.
Während die Verdrahtungsschichten für die Leistungsversorgung, die Taktversorgung und in manchen Fällen auch die Ver drahtungsschicht(en) für die Definition der Funktion der Logik-Funktionsblöcke fest vorgegeben sind, ist das Signal-Routing stets kundenspezifisch anpassbar (customizable). Für die anwendungs- bzw. kundenspezifische Anpassbarkeit des Signal-Routings können maskenprogrammierbare Verdrahtungsschichten für das Signal-Routing und/oder maskenprogrammierbare Isolationsschichten zwischen den Verdrahtungsschichten oder elektrisch steuerbare Schalter zur flexiblen Konfiguration des "interconnect" vorgesehen sein.
Programmierbare Halbleiter-Schaltkreise unterscheiden sich unter anderem durch die Komplexität der verwendeten Logik-Funktionsblöcke und den Grad der Kundenspezifität der Verdrahtungen. Gate-Arrays verwenden als Logik-Funktionsblöcke einzelne Transistoren oder sehr kleine Gruppen von Transistoren, während die gesamte Verdrahtung (interconnect und intraconnect) kundenspezifisch ist. Der Vorteil von Gate-Arrays besteht in ihrer hohen Logik-Dichte, jedoch verursacht die hohe Individualität der Metallisierungsmasken für die Herstellung der einzelnen Verdrahtungsschichten hohe Kosten. In modernen Herstellungstechnologien bilden die Kosten für die Masken der aktiven Strukturen den hauptsächlichen Kostenanteil des Maskensatzes. Bei Gate-Arrays lassen sich die Maskenkosten für die aktiven Strukturen durch Vordefinition auf mehrere Applikationen verteilen. Es sind jedoch stets alle Verdrahtungsebenen inklusive der Verdrahtung in den dazwischenliegenden Isolationsschichten (Vias) neu zu erstellen, da bislang die Möglichkeiten fehlen, vordefinierte Verdrahtungsebenen zu nutzen.

In PLDs (Programmable Logic Devices) werden anstelle von Transistoren einfache, vorgefertigte Gates als Logik-Funktionsblöcke verwendet. Ein Beispiel für den Aufbau einer PLD, bei welcher das Signal-Routing durch zwei Verdrahtungsschichten mit orthogonal verlaufenden Leitungen und einer dazwischen liegenden Isolationsschicht, in welcher Durchführungen (Vias) zwischen den Leitungen der Metallisierungsschich ten ausgebildet sind, bewerkstelligt ist, ist in der Schrift US 4,197,555 beschrieben.

Sogenannte sASICs (structured Application Specific Integrated Circuits) verwenden teilweise oder vollständig vorgefertigte Logik-Funktionsblöcke mit höherer Komplexität. Typische Logik-Funktionsblöcke enthalten kombinatorische Komponenten (beispielsweise komplexe Gatter, Multiplexer und mehrere Inverter oder kleinere Nachschlagetabellen) und sequentielle Komponenten (beispielsweise Flipflop, Kippschaltungen). Die Logik-Funktionsblöcke können mit verteilten Speicherstrukturen (distributed memories structures) kombiniert sein. Ein Logik-Funktionsblock kann mehrere Logik-Funktionen ausführen, wobei die Auswahl entweder im Herstellungsablauf durch eine maskenprogrammierbare interne Verdrahtung ("intraconnect") realisiert werden kann, oder im Betrieb durch externe bzw. on-chip gespeicherte Signale, die z.B. Multiplexern innerhalb des festen Logik-Funktionsblockes zugeführt werden, getroffen werden kann.

Für die kundenspezifische Anpassbarkeit eines Halbleiter-Schaltkreises können grundsätzlich sowohl die Verdrahtungsschichten für die interne Verdrahtung der einzelnen Logik-Funktionsblöcke als auch die Verdrahtungsschichten für das Signal-Routing zwischen den Logik-Funktionsblöcken kundenspezifisch veränderbar sein. Generell gilt, dass für eine kostengünstige Verdrahtung einerseits möglichst viele vordefinierte, d.h. "feste" Verdrahtungsschichten eingesetzt werden sollen und andererseits die Gesamtanzahl der benötigten Verdrahtungsschichten möglichst gering bleiben soll.

Typischerweise werden bei sASICs maskenprogrammierbare Verdrahtungsschichten in die oberen Metalllagen gelegt, um zu erreichen, dass erst in den oberen Metalllagen eine kundenspezifische Anpassung des integrierten Schaltkreises vorgenommen werden muss. Dadurch können sASICs für unterschiedliche Anwendungen bis auf die oberen, kundenspezifisch program mierbaren Schichten mit demselben Maskensatz hergestellt werden. Dies bringt in der Produktion Kostenvorteile, da der integrierte Halbleiter-Schaltkreis zunächst über viele Prozessschritte kundenunspezifisch mit entsprechend hohen Stückzahlen hergestellt werden kann und erst in den letzten Prozessschritten die kundenspezifische Anpassung erfolgen muss.

Nachteilig ist jedoch, dass lange, vertikale Mehrfachdurchführungen (sogenannte "stacked vias") zwischen den kundenspezifischen oberen Verdrahtungsschichten und der aktiven Schicht der Logik-Funktionsblöcke die Leitungsführung in zwischenliegenden Verdrahtungsschichten behindern. Ein weiterer Nachteil besteht darin, dass die Herstellung solcher Mehrfachdurchführungen, die sich über mehrere Schichtlagen erstrecken, erfahrungsgemäß Schwierigkeiten bereitet und daher die Produktionsausbeute beeinträchtigen kann.

Programmierbare Halbleiter-Schaltkreise können ferner durch die Regularität der Anordnung der Funktionsblöcke unterschieden werden. Während Funktionsblöcke in Gate-Arrays in einem regelmäßigen Zellenfeld in Matrixform (das als Array bezeichnet wird) angeordnet sind, können Funktionsblöcke in traditionellen ASICs in unregelmäßiger Lage über den Halbleiter-Schaltkreis verteilt sein. ASICs, deren Logik-Funktionsblöcke ebenfalls in einem regelmäßigen Array angeordnet sind, werden auch als strukturierte ASICs (structured ASIC) bezeichnet.

sASICs unterscheiden sich dadurch, dass sie entweder mit oder ohne Zwischenräumen (sogenannten Kanälen) zwischen den einzelnen Logik-Funktionsblöcken aufgebaut sind. In sASICs, die die Kanal-Technik verwenden, wird ein Großteil des Signal-Routings oder das gesamte Signal-Routing zwischen den Logik-Funktionsblöcken innerhalb der Kanäle durchgeführt. Bei kanalfreien sASICs schließen die Logik-Funktionsblöcke im wesentlichen lückenfrei aneinander an, wobei das Signal-Routing, wie bereits beschrieben, in einer oder mehreren Verdrahtungsschichten über der aktiven Schicht, welche die Funktionselemente enthält, durchgeführt wird.

Ein wichtiger Aspekt beim Entwurf von Halbleiter-Schaltungen, die eine Mehrzahl von Funktionsblöcken beinhalten, besteht in der Notwendigkeit, lange Leitungen am Ausgang eines Funktionsblockes bei großer Last oder großer Auffächerung der Signalwege (fan-out) mit einem Treiber zu versehen, der die andernfalls entstehende große Verzögerung eines Datums kompensiert. Ferner müssen Signale, die über lange Verdrahtungsleitungen übertragen werden, aufgefrischt werden. Es ist also erforderlich, innerhalb der Halbleiter-Schaltung verteilte Treiber-Ressourcen in einer Weise bereitzustellen, dass nach Möglichkeit alle Laufzeitprobleme innerhalb des Halbleiter-Schaltkreises gelöst werden können, was auch die gezielte Verzögerung eines Signalpfades beinhalten kann. Der Halbleiter-Schaltkreis sollte andererseits jedoch nicht durch viele, letztlich ungenutzte Treiber unnötig vergrößert werden.

Zur Lösung dieses Problems sind die folgenden Ansätze bekannt:

1. Das Problem wird Funktionsblock-basiert gelöst, indem jedem Ausgang eines Logik-Funktionsblockes ein Treiber mit großer Stärke zugeordnet wird, bzw. der Ausgang zwischen mehreren vorgehaltenen Treibern unterschiedlicher Stärke umgeschaltet werden kann. Bei diesem Ansatz nutzen einige Logik-Funktionsblöcke ihre Treiber nicht oder nicht in vollem Umfang aus, gleichzeitig treten üblicherweise Situationen auf, bei denen die vorhandene Treiberstärke für einige kritische Pfade in dem Halbleiter-Schaltkreis nicht ausreicht.
2. Alternativ kann einer gewissen Anzahl von Logik-Funktionsblöcken in der Verdrahtungsstruktur des Halbleiter-Schaltkreises eine gemeinsame Treiberzelle zugeordnet werden. Das Problem nicht benutzter oder nicht ausreichender Treiber-Ressourcen kann auf diese Weise besser gelöst werden. Eine solche lokale gemeinsame Treiberzelle muss von allen zugehörigen Logik-Funktionsblöcken der Umgebung aus erreicht werden können, was mit höherem Verdrahtungsaufwand verbunden ist. Örtliche Spitzen an Treiberbedarf (hot spots) können auch so nicht vollständig befriedigt werden.
3. Moderne FPGA (Field Programmable Gate Array) Architekturen kombinieren lokale Treiber gemäß (1) mit Treibern im lokalen Verdrahtungsbereich gemäß (2) und weiteren globalen Treiber-Ressourcen. So können in der Regel auch kritische Signale ausreichend getrieben werden. Allerdings ist dieses Konzept sehr aufwändig und benötigt viel Chipfläche.

Der Erfindung liegt die Aufgabe zugrunde, einen Halbleiter-Schaltkreis anzugeben, welcher eine effiziente Konfigurierung und Zuteilung von Treiber-Ressourcen in dem Halbleiter-Schaltkreis ermöglicht. Ferner soll ein Verfahren zum effizienten Konfigurieren von Treiber-Ressourcen innerhalb eines Halbleiter-Schaltkreises bereitgestellt werden.

Die Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Demnach umfasst ein Halbleiter-Schaltkreis mit einem Logik-Funktionsblock eine Logikzelle, die die gewünschte Logik-Funktionalität des Logik-Funktionsblocks implementiert, und eine Treiberzelle, die Transistoren für die Verstärkung von Signalen enthält. Erfindungsgemäß umgibt die Treiberzelle die Logikzelle an mindestens zwei Seiten.

Dadurch, dass die Treiberzelle die Logikzelle an mindestens zwei Seiten umgibt, ist gewährleistet, dass sämtliche Verdrahtungen, die in jedweder Richtung über den Logik-Funktionsblock hinweglaufen, stets Zugang zu der Treiberzelle haben. Denn jede über den Logik-Funktionsblock hinweglaufende Verdrahtung kreuzt zumindest einen Schenkel der Treiberzelle, so dass an dieser Stelle mittels einer oder mehrerer Durch führungen eine direkte (z.B. vertikale oder nahezu vertikale) Verbindung zwischen der Verdrahtung und der Treiberzelle geschaffen werden kann. Da die Treiberzelle die Logikzelle an (zumindest) zwei Seiten umfasst, ist es darüber hinaus ohne großen Aufwand und Umwege in der Leitungsführung zu erreichen, dass die Ausgänge der Logikzelle Zugang zu der Treiberzelle haben. Infolgedessen unterstützt die Treiberzelle in optimaler Weise das Konzept, einen Treiber von Ausgangssignalen der Logikzelle, einen Treiber für die lokale Verdrahtung (d.h. für eine lokale Gruppe von benachbarten Logik-Funktionsblöcken) sowie einen Treiber für die Auffrischung (d.h. der Wiederherstellung der Integrität) von Signalen, die über globale, lange Verbindungen übertragen werden, in der Treiberzelle unterzubringen. Die Verwendung einer Treiberzelle kann zur Erhöhung der Signallaufzeit und damit zum "holdtime-fixing" dienen, um die Haltebedingungen einer synchronen Schaltung zu erfüllen. Sie kann auch zur Reduzierung der Verzögerung von übertragenen Signalen genutzt werden, um beispielsweise die Setzbedingungen ("setup-time-fixing") einer synchronen Schaltung zu erfüllen.

Vorzugsweise ist die Treiberzelle L-förmig, d.h. sie umgibt die Logikzelle an genau zwei Seiten. Möglich ist jedoch auch, dass die Treiberzelle die Logikzelle an mehr als zwei Seiten oder sogar vollständig umfasst.

Vorzugsweise ist die Treiberzelle aus einer Mehrzahl von identischen Basis-Transistorstrukturen aufgebaut, die jeweils aus mehreren in vorgegebener Weise vorverdrahteten Transistoren bestehen. Die Transistoren einer Basis-Transistorstruktur können beispielsweise zu unabhängigen, kleinen Inverter- oder Bufferstrukturen vorverdrahtet sein. Da ihre Zuordnung zu Ausgängen der Logikzelle sowie zu den lokalen oder globalen Verdrahtungen des Halbleiter-Schaltkreises nicht von vornherein feststeht, sondern im Rahmen des Entwurfs- bzw. Konfigurationsprozesses festgelegt werden kann, ermöglicht dieser modulare Aufbau der Treiberzelle eine bedarfsweise Zuteilung von Treiberstärke (durch Parallelschaltung mehrerer Basis-Transistorstrukturen) für die jeweilige Treiber-Aufgabe. Anschaulich gesprochen, können die von der Treiberzelle zur Verfügung gestellten Treiber-Ressourcen durch Konfiguration nach Bedarf für verschiedene Zwecke (Treiben der Ausgangssignale der Logikzelle, Treiben von Signalen über die lokale Verdrahtung und Treiben von Signalen über die globale Verdrahtung) eingesetzt werden. Eine Signalverzögerung lässt sich entsprechend durch die geeignete Serien/-Reihenschaltung einer adäquaten Anzahl von schwach dimensionierten Treiber-Ressourcen realisieren.

Ein besonderer Vorteil wird erreicht, wenn in dem Halbleiter-Schaltkreis mehrere Logik-Funktionsblöcke in Array-Form angeordnet sind, in welchen die Treiberzelle die Logikzelle jeweils L-förmig umgibt. In diesem Fall sind die Logikzellen des Arrays von Logik-Funktionsblöcken stets von einer Treiberstruktur umfasst.

Eine bevorzugte Ausführungsvariante des erfindungsgemäßen Halbleiter-Schaltkreises kennzeichnet sich dadurch, dass die Treiberzelle mit einem Verdrahtungsfeld in der Verdrahtungsstruktur des Halbleiter-Schaltkreises gekoppelt ist, das wenigstens zwei Verdrahtungsschichten mit zueinander nicht parallelen Verdrahtungsleitungen und einer zwischen den Verdrahtungsschichten liegenden Isolationsschicht umfasst, wobei Verdrahtungsleitungen der unterschiedlichen Verdrahtungsschichten mittels eines maskenprogrammierbaren und/oder konfigurierbaren Richtungswechselschalters verbunden sind. Durch den konfigurierbaren Richtungswechselschalter wird erreicht, dass Verdrahtungsleitungen, die mit der Treiberzelle in Kontakt stehen, die Richtung wechseln können.

Eine bevorzugte Realisierung des Richtungswechselschalters besteht darin, dass dieser durch maskenprogrammierbare Vias in der Isolationsschicht zwischen den unterschiedlichen Verdrahtungsschichten gebildet ist. Allgemein kann der Rich tungswechselschalter auch durch Tristate-Buffer, Pass-Gates oder Transfer-Gates realisiert sein.

Eine weitere bevorzugte Ausgestaltung des erfindungsgemäßen Halbleiter-Schaltkreises kennzeichnet sich dadurch, dass an den Grenzen des Verdrahtungsfeldes maskenprogrammierbare und/oder konfigurierbare Schalter vorgesehen sind, über welche die Verdrahtungsleitungen mit Verdrahtungsleitungen benachbarter Verdrahtungsfelder verbunden bzw. getrennt sind. Dadurch wird ermöglicht, dass nicht benötigte "Himmelsrichtungen" der Verdrahtungsleitungen vor und nach dem Richtungswechsel aufgetrennt und somit abgeschaltet werden können.

Während also durch die Richtungswechselschalter und die Schalter an den Grenzen des Verdrahtungsfeldes das Routing-Verhalten des Logik-Funktionsblockes bestimmt wird, kann durch eine geeignete Kontaktierung der vorverdrahteten Treiberzelle mit dem Verdrahtungsfeld festgelegt werden, welches Signal zu treiben ist und welche Treiberstärke zur Signaltreibung eingesetzt wird (die Kontaktierung wird so vorgenommen, dass z.B. eine geeignete Anzahl von Basis-Transistorstrukturen für die Signaltreibung zusammengeschaltet wird).

Es wird darauf hingewiesen, dass für den Halbleiter-Schaltkreis nach der Erfindung kein besonderes Verdrahtungskonzept erforderlich ist. Lokal nicht benutzte Treiber-Ressourcen können global verwendet werden und umgekehrt. Jede Treiberzelle kann somit für jede Art von Verbindung und im Prinzip auch für jede beliebige Kombination von Verbindungen benutzt werden, solange die gesamte zur Verfügung stehende Treiberstärke einer Treiberzelle nicht überschritten wird. Damit ist eine wesentlich bessere Auslastung der vorhandenen Treiberstärke bei weitgehender Wahrung der Lokalität gewährleistet.

Bei einem Verfahren zum Konfigurieren von Treiber-Ressourcen innerhalb eines erfindungsgemäßen Halbleiter-Schaltkreises wird in einem ersten Schritt die gewünschte Funktionalität jeder Treiberzelle in Bezug auf ihre Funktion als Treiberzelle für Ausgangssignale der Logikzelle und/oder als Treiberzelle zum Treiben von Signalen einer lokalen Gruppe von Logik-Funktionsblöcken und/oder zum Auffrischen von globalen Signalen oder auch zur Signalverzögerung festgelegt. In einem zweiten Schritt wird eine Treiberzellen-individuelle Kontaktierung zwischen der Verdrahtungsstruktur des Halbleiter-Schaltkreises und den Treiberzellen zur Realisierung der gewünschten Treiberfunktionalität bestimmt. Durch die spezielle Formgebung der Treiberzelle wird eine flexible Zuteilung von Treiber-Ressourcen gemäß den oben genannten Schritten möglich.

Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher erläutert; in diesen zeigt:
1 einen vertikalen Schnitt durch den Halbleiter-Schaltkreis mit einer bevorzugten Zuordnung von Verdrahtungsebenen und Verdrahtungsaufgaben;
2 eine schematische Darstellung eines Ausschnitts aus einem Array von Logik-Funktionsblöcken, in welcher die Anordnung der Treiberzellen und der Logikzellen dargestellt ist;
3 eine schematische Darstellung eines Logik-Funktionsblockes mit L-förmiger Treiberzelle;
4 ein Beispiel des Schichtaufbaus eines maskenprogrammierten Verdrahtungsfeldes für die Treiberzelle in einem Logik-Funktionsblock realisiert als Kreuzschienen-Verteiler (die An-/Verbindung zum darunter liegenden Logik-Funktionsblock ist nicht explizit dargestellt); und
5 ein Schaltungsbeispiel für eine durch eine Verdrahtung kontaktierbare Basis-Transistorstruktur.
1 zeigt einen Querschnitt durch den Halbleiter-Baustein. Getrennt durch eine Isolationsschicht 22 ist auf einem geeignet dotierten Siliziumsubstrat 20 mindestens eine Schicht 21 aus Polysilizium vorgesehen, in welcher die Transistor-Gates ausgebildet sind. Über der Polysiliziumschicht 21 sind beispielsweise fünf Metallisierungsschichten M1, M2, M3, M4, M5 aufgebracht, die jeweils durch Isolationsschichten 23, 24, 25, 26, 27 voneinander isoliert sind.
In den Schichten M1 und gegebenenfalls M2 bzw. durch eine maskenprogrammierbare Verbindung in der Isolation 24 (via i – 1) wird das Intrazell-Routing zur Definition der Logik-Funktionalität des Logik-Funktionsblockes durchgeführt. Die Schichten M2 und M3 dienen dem Signal-Routing, d.h. der Verbindung einzelner Logik-Funktionsblöcke. Für das Signal-Routing können auch mehr als zwei Schichten vorgesehen sein, und es ist möglich, dass sowohl die Schicht M2 als auch die Schicht M3 auch für andere Zwecke mitverwendet werden (M2: für das Intrazell-Routing; M3: für das Takt-Routing). Der Anschluss der logischen Ein- und Ausgänge des Logik-Funktionsblocks an das darüber liegende Verdrahtungsfeld erfolgt ausgehend von den für das Interzell-Routing vorgesehenen Verdrahtungsebenen M2 (i) und M3 (i + 1), bzw. durch eine entsprechende maskenprogrammierbare Verbindung in den Isolationsschichten 24 und/oder 25 (via1, via2).
In den Metallisierungsschichten M3 und M4 wird die Übertragung des Takts und der globalen Signale und, wie bereits erwähnt, teilweise auch noch das Signal-Routing durchgeführt. Die oberste Metallisierungsschicht M5 dient dem Power-Routing, d.h. der Leistungsversorgung des Logik-Funktionsblockes in der aktiven Schicht 20, 21.
Im Folgenden werden erfindungsgemäße Treiberkonzepte erläutert. 2 zeigt vier kanalfrei nebeneinander liegend angeordnete Logik-Funktionsblöcke 101, 102, 103, 104, die auch mit dem Bezugszeichen L bezeichnet werden. Jeder dieser Logik-Funktionsblöcke 101, 102, 103, 104 enthält eine Logikzelle LZ und eine Treiberzelle TZ. Ersichtlich ist eine Logikzelle LZ im Array allseitig von Treiberzellen TZ umgeben, siehe Logik-Funktionsblock 103. Insofern steht für jeden randseitigen Ausgang einer Logikzelle LZ stets eine benachbarte Treiber-Ressource zur Verfügung.
3 veranschaulicht beispielhaft anhand des (beliebigen) Logik-Funktionsblockes 103, dass Verdrahtungsleitungen, die mit dem Logik-Funktionsblock überlappen, stets Zugang zu der Treiberzelle TZ haben. Beispielsweise werden mit dem Pfeil 105 Ausgangsleitungen der Logikzelle LZ dargestellt, die die Logikzelle über die Treiberzelle TZ verlassen. Verdrahtungsleitungen 107, die für die Weiterleitung von Signalen über weite Entfernungen im Halbleiter-Schaltkreis vorgesehen sind ("global interconnect"), haben ebenso Zugang zu der Treiberzelle TZ wie Verdrahtungsleitungen 106, welche zur Signalübertragung innerhalb einer Gruppe von benachbarten Logik-Funktionsblöcken vorgesehen sind (local interconnect).
Durch die Breite der Schenkel der Treiberzelle TZ und die Abmessungen der Logikzelle LZ wird die gesamte im Logik-Funktionsblock verfügbare Treiberstärke weitgehend festgelegt.
Die Treiberzelle TZ ist vorzugsweise aus einer Vielzahl von Basis-Transistorstrukturen BT aufgebaut, die in Bezug auf die aktive Schicht 20, 21 (Diffusionsschicht und Polysilizium-Gate-Schicht) sowie die unterste Metallisierungsschicht M1 (siehe 1) fest vorgegeben sind. Die Basis-Transistorstrukturen BT können derart konfiguriert werden, dass sie Inverter oder Buffer realisieren. Je nach gewünschter Treiberstärke können durch eine geeignete Kontaktierung von Basis- Transistorstrukturen BT durch die Verdrahtungsleitungen 105, 106 oder 107 Inverter oder Buffer unterschiedlicher Treiberstärke gebildet werden. Als Extremfälle können sämtliche Basis-Transistorstrukturen BT einer Treiberzelle TZ zu einem einzigen Treiber mit maximaler Treiberfähigkeit zusammengeschaltet sein, oder es können sämtliche Basis-Transistorstrukturen jeweils unabhängig voneinander ein gesondertes Signal verstärken.
Ferner können durch eine geeignete Kontaktierung von mehreren Treiberzellen TZ treibende Elemente (Inverter oder Buffer) aus den Transistoren bzw. Basis-Transistorstrukturen BT von zwei oder mehreren, vorzugsweise benachbarten Treiberzellen TZ aufgebaut sein. Diese Variante ist besonders für die Realisierung sehr großer Inverter oder Buffer nützlich, deren Treiberstärke die Ressourcen einer einzigen Treiberzelle TZ übersteigt. Wie anhand von 5 später noch näher erläutert wird, kann ein Buffer darüber hinaus so aufgebaut werden, dass er zum Fixieren von Haltezeiten für die Vermeidung von Haltezeit-Verletzungen (hold time violations) verwendet werden kann. In diesem Fall wird ein gegebenenfalls mehrstufiger Buffer mit (sehr) geringer Treiberfähigkeit benötigt.
3 macht deutlich, dass die Verdrahtungsleitungen 107 nur deshalb in einfacher Weise der Treiberzelle TZ zugeleitet werden können, weil diese den unteren, waagerechten Schenkel des L aufweist. Wäre dieser Schenkel nicht vorhanden, d.h. die Treiberzelle TZ lediglich durch den senkrechten Schenkel des L realisiert, müsste jede dieser Verdrahtungsleitungen, wie anhand der strichpunktierten Linie 108 dargestellt, zunächst einen Richtungswechsel vornehmen, zu der Treiberzelle TZ hingeführt werden, nach einer Signalauffrischung in der Treiberzelle TZ an ihre alte Signalbahn-Position (track) zurückgeführt und nach einem weiteren Richtungswechsel entsprechend ihrem ursprünglichen Verlauf weitergeführt werden. Infolge des hohen Verdrahtungsaufwands wäre ohne die erfindungsgemäße Formgebung der Treiberzellen TZ eine flexible Zu teilung von Treiber-Ressourcen für die genannten Zwecke nicht möglich.
Um jeder Verdrahtungsleitung innerhalb einer konfigurierbaren Treiberzelle einen Richtungswechsel zu ermöglichen, kann ein klassischer Kreuzschienenverteiler gemäß 4 eingesetzt werden. Dieser besteht typischerweise aus zwei unterschiedlichen aber aufeinander folgenden Verdrahtungsschichten i, i + 1, in welchen sich jeweils parallel zueinander geführte Leitungssegmente in Nord-Süd-Richtung bzw. in West-Ost-Richtung erstrecken, welche durch geeignete Schalter 10 an den Kreuzungspunkten verbindbar sind. Die Schalter 10 bewirken den Richtungswechsel. Sie können im Rahmen einer FPGA-Realisierung z.B. Tristate-Buffer, Pass-Gates/Gatter bzw. Transfer-Gatter sein. Gemäß der bevorzugten Realisierung der Erfindung als MPGA (Mask Programmable Gate Array) werden stattdessen Vias 10 eingesetzt. Eine spezielle Maskenprogrammierung mit Vias 10 als Schalter ist in 4 dargestellt.
Es wird deutlich, dass ferner durch als Metallbrücken B1, B2 realisierte Schalter an sämtlichen Verdrahtungsleitungen vor und hinter dem Kreuzschienenverteiler umgelenkte Verdrahtungsleitungen selektiv abgeschaltet werden können. Somit kann der Ausgang eines Inverters oder Buffers in der Treiberzelle TZ so geschaltet sein, dass ein Richtungswechsel bezüglich der Richtung der Eingangsleitung erfolgt oder die Richtung der Eingangsleitung am Ausgang des Inverters oder Buffers erhalten bleibt. Dies gilt sowohl für den Fall, in welchem der Inverter oder Buffer aus einer einzigen Basis-Transistorstruktur BT aufgebaut ist, als auch in jenen Fällen, in welchen mehrere Basis-Transistorstrukturen BT oder sogar mehrere Treiberzellen durch eine geeignete Kontaktierung der Verdrahtungsleitungen zusammengeschaltet werden. Darüber hinaus ist es auch möglich, Verdrahtungsleitungen ohne Richtungswechsel und ungetrieben über die Treiberzelle TZ zu schalten.
Die Treiberzelle TZ in Kombination mit dem Kreuzschienenverteiler gemäß 4 kann somit als universelles Schaltelement innerhalb eines Arrays von Logik-Funktionsblöcken aufgefasst werden, da in der Treiberzelle TZ in Kombination mit dem Kreuzschienenverteiler alle erforderlichen Grundfunktionen der Verdrahtung und Signalübertragung in einem Halbleiter-Schaltkreis realisiert sind.
Man kann die Erfindung auch so verstehen, dass in die gegebene Anordnung gemäß 4 (Verdrahtungsfeld für Treiberzelle TZ) für die Treiberzellen-individuelle Leitwegführung verschiedener Signale im Halbleiter-Schaltkreis vorverdrahtete Transistorstrukturen integriert werden, die von der Treiberzelle TZ bereitgehalten werden.
5 zeigt ein spezielles Beispiel einer Basis-Transistorstruktur BT, die durch zwei in West-Ost-Richtung verlaufende Verdrahtungsleitungen 110, 111, welche in der Metallisierungsschicht i liegen, und vier in Nord-Süd-Richtung verlaufende Verdrahtungsleitungen 112, 113, 114, 115, welche in der Verdrahtungsschicht i + 1 liegen, kontaktiert und in Bezug auf ihre Treiberstärke konfiguriert werden können. Weitere Verdrahtungsleitungen in Schicht i + 1 ohne vordefinierbare Konfigurationsmöglichkeiten zum Treiberblock sind in den Freiräumen möglich.
Die in 5 gezeigte Basis-Transistorstruktur BT umfasst zwei nebeneinander liegende Teilstrukturen identischen Aufbaus, die durch Leitungen 120 in der i – 1-ten Verdrahtungsschicht gebildet sind. Jede Teilstruktur weist in ihrer oberen Hälfte OH und in ihrer unteren Hälfte jeweils drei Transistor-Gates von Streifentransistoren auf. Die Transistor-Gates befinden sich dort, wo die Gate-Schicht 122 mit Diffusionsbereichen überlappt. Es handelt sich bei jeder Teilstruktur des in 5 gezeigten Treibers um eine Parallelschaltung von 3 Invertern, die durch die Parallelschaltung der Streifentransistoren gebildet ist.
Die Diffusionsschicht, die Gate-Schicht 122 und die i – 1-te Verdrahtungsschicht 120 sind fest vorgegeben. Auch die Verdrahtung in Metall i und i + 1 (d.h. die Verdrahtungsleitungen 110, 111 sowie 112 bis 115) sind im Regelfall fest vorgegeben, d.h. nicht kundenspezifisch anpassbar. Maskenprogrammierbar sind die in 5 dargestellten Schalter s1 bis s20. Mittels dieser Schalter s1 bis s20 lässt sich die Basis-Transistorstruktur BT für die Realisierung sämtlicher vorstehend beschriebenen Möglichkeiten konfigurieren. Dabei verbinden

– die Schalter s1, s3, s8, s11, s13, s18 die Verdrahtungsleitungen 110, 111 in der Verdrahtungsschicht i mit den Verdrahtungsleitungen 112, 113 und 114 in der Verdrahtungsschicht i + 1 über ein Via i;
– die Schalter s10, s20 die Verdrahtungsleitungen 110, 111 in der Verdrahtungsschicht i mit der Verdrahtungsleitung 115 in der Verdrahtungsschicht i + 1 über Vias i; und
– die Schalter s2, s4, s5, s6, s7, s9, s12, s14, s15, s16, s17, s19 die Verdrahtungsleitungen 110, 111 in der Verdrahtungsschicht i mit Verdrahtungsleitungen 120 in der Verdrahtungsschicht i – 1 für die interne Verdrahtung der Basis-Transistorstruktur BT über Vias i – 1.

So kann beispielsweise durch Setzen der Schalter s1 und s2 (die in einem realen Layout auch übereinander liegen dürfen) die Verdrahtungsleitung 114 an die Gates der drei gekoppelten Inverter angeschlossen werden. Durch Setzen der Schalter s14, s15 und s16 erhält man über einen Inverter einen Richtungswechsel um 90°.
Die Inverter der beiden Teilstrukturen lassen sich parallel schalten, indem über die Schalter s2 und s9 (bzw. s12 und s19) alle Gates miteinander verbunden sowie über die Schalter s14, s15, s16 und s17 (bzw. s4, s5, s6, s7) die Ausgänge der zuvor separaten, nebeneinander liegenden Teilstrukturen gekoppelt werden. In dieser Konstellation entspricht die obere Leitung 111 (bzw. untere Leitung 110) dem Eingang des Doppel-Inverters und die untere Leitung 110 (bzw. obere Leitung 111) dem Ausgang des Doppel-Inverters. Je nachdem, ob dann die Schalter s15 und s16 (bzw. s5 und s6) in der rechten und der linken benachbarten Struktur gesetzt werden, wird der Ausgang 110 des Doppel-Inverters nach links und/oder rechts weitergeführt.
Ferner lässt sich aus der Basis-Transistorstruktur BT durch Setzen der Schalter s1 und s2 und dem Nicht-setzen der Schalter s5 und s6, sowie dem Setzen der Schalter s14, s15, s16 und s19, sowie s7 und gegebenenfalls s8 ein Buffer erzeugen. Das Hinzufügen weiterer Metallbrücken in der Verdrahtungsschicht i – 1 zwischen den Schaltern s2, s3 und s8, s9 sowie zwischen den Schaltern s12, s13 und s18, s19 (analog zu der gezeigten Metallbrücke zwischen den Schaltern s5, s6) erhöht die Flexibilität der Anordnung weiter. Damit wird es möglich, durch Setzen der Schalter s1, s2, s3 und s4 und durch Öffnen der Schalter s5 und s6 sowie der neu eingefügten Metallbrücke zwischen den Schaltern s2, s3 eine Verbindung über einen Inverter ohne Richtungswechsel mit der in West-Ost-Richtung verlaufenen Leitung 111 zu konfigurieren, ohne Leitung 110 belegen zu müssen (Mehrfachnutzung der Signalbahn (track) 111).
Wenn für das erwähnte Problem der Fixierung von Übernahmezeiten kleinere Buffer benötigt werden, können die in 5 exemplarisch dargestellten festen Gate-Schicht-Kontakte 121 (an den Überlappungsbereichen zwischen der Gate-Schicht 122 und der Verdrahtungsleitung 120 in der Verdrahtungsschicht i – 1), die in 5 eine feste Parallelschaltung realisieren, auch über je ein Via i – 1 auf die Verdrahtungsleitungen 120 in der Verdrahtungsschicht i – 1 konfigurierbar ausgeführt werden. Die ungenutzten Transistor-Gates können dann vorteilhaft mit einem statischen Potential derart belegt werden, dass die zugehörigen Transistoren nicht-leitend geschaltet sind. Wenn diese Via i – 1 an den Gate-Schichtkontakten konfigurierbar gehal ten werden, kann die Treiberstärke im Beispiel gemäß 5 zwischen einem, zwei oder drei parallelen Invertern in einer Buffer-Stufe variiert werden, wodurch die mögliche Abstufung zur Verfügung steht, kleinere Buffer für das Fixieren der Übernahmezeit bereitzustellen.
Es wird darauf hingewiesen, dass das in 5 gezeigte Layout lediglich eine von vielen möglichen Umsetzungen der Erfindung in einem Layout ist. Als bevorzugte Realisierung der Erfindung wird ein Via-programmierter Ansatz (wie in 5 exemplarisch erläutert) unter Verwendung von zwei Via-Ebenen und drei fest vorgegebenen Verdrahtungsschichten (z.B. i – 1, i, i + 1) angesehen. Dies stellt die flächengünstigste Variante dar. Gate-Arrays, die allein durch Vias programmiert werden (d.h. ausschließlich fest Metallmasken verwenden), werden als VPGA (Via-Programmable Gate Array) bezeichnet. Die Programmierung mittels einer einzigen Verdrahtungsschicht ist jedoch prinzipiell ebenso möglich und stellt die kostengünstigste Lösung dar. Wie bereits erwähnt, ist eine Transistor-Realisierung der Schalter für die Programmierung (d.h. für das in 5 gezeigte Beispiel der Schalter s1 – s20) ebenfalls möglich, wenngleich aufgrund der Vielzahl der Schalter eine solche Realisierung relativ aufwändig ist.

Claims

Halbleiter-Schaltkreis mit einem Logik-Funktionsblock (L, 101, 102, 103, 104), welcher aufweist: – eine Logikkzelle (LZ), die die gewünschte Logik-Funktionalität des Logik-Funktionsblocks (L, 101, 102, 103, 104) implementiert, und – eine Treiberzelle (TZ), die Transistoren für die Verstärkung von Signalen enthält, wobei die Treiberzelle (TZ) die Logikzelle (LZ) an mindestens zwei Seiten der Logikzelle (LZ), insbesondere L-förmig, umgibt.
Halbleiter-Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass die Treiberzelle (TZ) aus einer Mehrzahl von identischen Basis-Transistorstrukturen (BT) bestehend jeweils aus mehreren in bestimmter Weise vorverdrahteten Transistoren aufgebaut ist.
Halbleiter-Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, dass mehrere Basis-Transistorstrukturen (BT) der Treiberzelle (TZ) durch abschließende Konfiguration zu Invertern und/oder Buffern mit insbesondere unterschiedlichen Treiberstärken zusammengeschaltet sind.
Halbleiter-Schaltkreis nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass ein Inverter oder Buffer aus den Basis-Transistorstrukturen (BT) von mehreren Treiberzellen (TZ) aufgebaut ist.
Halbleiter-Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass in dem Halbleiter-Schaltkreis eine Mehrzahl von Logik-Funktionsblöcken (L, 101, 102, 103, 104) angeordnet sind, in welchen die Treiberzelle (TZ) die Logikzelle (LZ) jeweils an mindestens zwei Seiten der Logikzelle (LZ), insbesondere L-förmig, umgibt.
Halbleiter-Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Treiberzelle (TZ) zum Treiben von Ausgangssignalen der Logikzelle (LZ) dient.
Halbleiter-Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Treiberzelle zum Treiben von Signalen einer lokalen Gruppe von benachbarten Logik-Funktionsblöcken (L, 101, 102, 103, 104) innerhalb des Halbleiter-Schaltkreises genutzt wird.
Halbleiter-Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Treiberzelle (TZ) zur Weiterverarbeitung von über lange Verbindungen übertragenen Signalen, welche für entfernt liegende Funktionsblöcke des Halbleiter-Schaltkreises bestimmt sind, genutzt wird.
Halbleiter-Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Treiberzelle (TZ) zur Einstellung des zeitlichen Verhaltens von Signalen genutzt wird.
Halbleiter-Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Treiberzelle (TZ) zur Reduktion einer Verzögerung von übertragenen Signalen und/oder zur Signalauffrischung genutzt wird, insbesondere um die Setzbedingungen einer synchronen Schaltung zu erfüllen.
Halbleiter-Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Treiberzelle (TZ) zur Verzögerung von Signalen genutzt wird, insbesondere um die Haltebedingungen einer synchronen Schaltung zu erfüllen.
Halbleiter-Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Treiberzelle (TZ) mit einem Verdrahtungsfeld gekoppelt ist, das wenigstens zwei Verdrahtungsschichten (i, i + 1) mit zueinander nicht parallelen Verdrahtungsleitungen und einer zwischen den Verdrahtungsschichten liegenden Isolationsschicht (via i – 1) umfasst, wobei Verdrahtungsleitungen der unterschiedlichen Verdrahtungsschichten mittels eines maskenprogrammierbaren und/oder konfigurierbaren Richtungswechselschalters verbunden sind.
Halbleiter-Schaltkreis nach Anspruch 12, dadurch gekennzeichnet, dass der Richtungswechselschalter zur Verbindung der Verdrahtungsleitungen der unterschiedlichen Verdrahtungsschichten (i, i + 1) Tristate-Buffer, Pass-Gatter oder Transfer-Gatter umfasst.
Halbleiter-Schaltkreis nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass der Richtungswechselschalter zur Verbindung der Verdrahtungsleitungen der unterschiedlichen Verdrahtungsschichten (i, i + 1) maskenprogrammierbare Vias (10) in der Isolationsschicht einsetzt.
Halbleiter-Schaltkreis nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass an den Grenzen des Verdrahtungsfeldes maskenprogrammierbare und/oder konfigurierbare Schalter (B1, B2) vorgesehen sind.
Halbleiter-Schaltkreis nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass die Schalter durch maskenprogrammierbare Vias in der Isolationsschicht und/oder Metallbrücken (B1, B2) realisiert sind.
Halbleiter-Schaltkreis nach einem der Ansprüche 12 bis 16, gekennzeichnet durch eine maskenprogrammierbare Kontaktierung der Treiberzelle (TZ) mit dem Verdrahtungsfeld, die sowohl das zu treibende Signal festlegt als auch bestimmt, welche Treiberstärke zur Signaltreibung eingesetzt wird.
Halbleiter-Schaltkreis nach einem der Ansprüche 12 bis 17, gekennzeichnet durch eine maskenprogrammierte Kontaktierung der Treiberzelle (TZ) mit dem Verdrahtungsfeld, derart, dass am Ausgang der Treiberzelle (TZ) das invertierte oder nicht invertierte Eingangssignal der Treiberzelle (TZ) erscheint.
Halbleiter-Schaltkreis nach einem der Ansprüche 12 bis 18, dadurch gekennzeichnet, dass in dem Halbleiter-Schaltkreis – eine Mehrzahl von Logik-Funktionsblöcken (L, 101, 102, 103, 104) in einem regelmäßigen Array angeordnet ist.
Verfahren zum Konfigurieren von Treiber-Ressourcen innerhalb eines Halbleiter-Schaltkreises, welcher eine Mehrzahl von Logik-Funktionsblöcken (L, 101, 102, 103, 104) nach einem der vorhergehenden Ansprüche enthält, mit den Schritten: (a) Festlegen der gewünschten Funktionalität jeder Treiberzelle (TZ) in Bezug auf ihre Funktion als Treiberzelle für Ausgangssignale der Logikzelle (LZ) und/oder als Treiberzelle (TZ) zum Treiben von Signalen einer lokalen Gruppe von Logik-Funktionsblöcken und/oder zum Auffrischen und/oder zum Verzögern von globalen Signalen; und (b) Festlegen einer Treiberzellen-individuellen Kontaktierung zwischen der Verdrahtungsstruktur des Halbleiter-Schaltkreises und den Treiberzellen (TZ) zur Realisierung der gewünschten Treiberfunktionalität.
Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass zum Festlegen einer Treiberzellen-individuellen Kontaktierung zwischen der Verdrahtungsstruktur des Halbleiter-Schaltkreises und den Treiberzellen (TZ) eine Maskenprogrammierung vorgenommen wird.