JPS59158623A - Ｃｍｏｓバツフア回路 - Google Patents
Ｃｍｏｓバツフア回路Info
- Publication number
- JPS59158623A JPS59158623A JP58032307A JP3230783A JPS59158623A JP S59158623 A JPS59158623 A JP S59158623A JP 58032307 A JP58032307 A JP 58032307A JP 3230783 A JP3230783 A JP 3230783A JP S59158623 A JPS59158623 A JP S59158623A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- load
- level
- signal
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明け、ＣＭＯＳトラシジスタで形成したＣＭＯＳバ
ッファに関するものである。
ッファに関するものである。
［背景技術１
従来、ＣＭＯＳバッファ回路は、負荷の大きさが種々に
変化する場８には、最も大きな負荷を想定して設けてい
六二。この几め、小さい負荷が接続された場合でも、常
に大負荷駆動に必要な電流が流れてしまうという欠点金
有していた。
変化する場８には、最も大きな負荷を想定して設けてい
六二。この几め、小さい負荷が接続された場合でも、常
に大負荷駆動に必要な電流が流れてしまうという欠点金
有していた。
［発明の目的］
本発明の目的とするところは、負荷の大きさに応じて出
力電流の大きさケ切換えられるようにして不要な電力消
費を回避することにあり、他の目的とするところは、負
荷の大きさに応じて自動的にバッファの電流供給能力１
ｋｇＪ換えるようにすることにある。
力電流の大きさケ切換えられるようにして不要な電力消
費を回避することにあり、他の目的とするところは、負
荷の大きさに応じて自動的にバッファの電流供給能力１
ｋｇＪ換えるようにすることにある。
［発明の開示１
実施例
第１図において、（１）は第１のバッファで、Ｐチャネ
ルＭＯ８）ラシジスタＭＰ、とＮｆセネルＭＯＳトラン
ジスタＲ（Ｎ２とにより成る。（２）は第２のバッファ
て′、Ｐ：ｆ−セネルＭＯ３）ラシジスタＭＰ３とＮ：
ｆｌ’ネルＭＯ５Ｉ−ラ−）ジスタＭＮ４とより成る。
ルＭＯ８）ラシジスタＭＰ、とＮｆセネルＭＯＳトラン
ジスタＲ（Ｎ２とにより成る。（２）は第２のバッファ
て′、Ｐ：ｆ−セネルＭＯ３）ラシジスタＭＰ３とＮ：
ｆｌ’ネルＭＯ５Ｉ−ラ−）ジスタＭＮ４とより成る。
＋３＋ｌ″ｉ制御回路で、コントロール信号ＣＴ Ｔ−
Ｋより第２のＪＳツファ（２）音制御するものである。
Ｋより第２のＪＳツファ（２）音制御するものである。
（４）は９荷である。
動作
コシトロール信号ＣＴＬがＬレベルのとき、制仙１回路
（３）の出力ＰＶ′ｉＨレベル、ＮけＬしベルになり、
第２のバッファ（２）の名ＭＯ３Ｉ−ラーＪジスタＭ
Ｐ３、ＭＮＪ：ＩＩ’ともにオフになり、第２のバッフ
ァ（２＋ Ｖｉ遮断される。そのため、入力端子ＩＮに
入る信号に応じて第１のバッファｉ１１のみ葡介して出
力端子ＯＵＴより出力電流が負荷（４２に供給される。
（３）の出力ＰＶ′ｉＨレベル、ＮけＬしベルになり、
第２のバッファ（２）の名ＭＯ３Ｉ−ラーＪジスタＭ
Ｐ３、ＭＮＪ：ＩＩ’ともにオフになり、第２のバッフ
ァ（２＋ Ｖｉ遮断される。そのため、入力端子ＩＮに
入る信号に応じて第１のバッファｉ１１のみ葡介して出
力端子ＯＵＴより出力電流が負荷（４２に供給される。
このとき、入力端子ＩＮＫ入る信号がＬレベルのとき、
第１のバッファより負荷（４）への吐き出し電流ｌ０Ｈ
Ｉが流れ、Ｈレベルのときけ吸い込み電流ｌ０ＬＩが流
れる。つぎに、コシトロール信号ＣＴＬがＨレベルのと
き、制御回路（３）の出力Ｐ、Ｎけ、ともに入力端子Ｉ
Ｎの信号と同じ信号が伝達されるため、第１のバッファ
ｆｉ＋および第２のバッファ（２）ヲ介して負荷（４）
へ電流が供給される。入力端子ＩＮに入る信号がＬレベ
ルのききは吐き出し電流’ＯＨ＋、ｌｏ）Ｈ２が流れ、
Ｌレベルのときは吸い込み電流Ｉ。Ｌ３、’ＯＬ２が流
れる。このように、負荷（４）が大きいときはコシトロ
ール信号ＣＴＬｋＨしベルにして第１のバッファ（１）
および第２のノＳツファ（２）ヲ用いて負荷（４）に電
流を供給でき、負荷（４）が小さいときはコシトロール
信号ＣＴ Ｌ ｉ Ｌレベルにして第１のバッファのみ
を用いて電流を供給でき、負荷（４）に応じた電流値の
９ｊ換えができる。
第１のバッファより負荷（４）への吐き出し電流ｌ０Ｈ
Ｉが流れ、Ｈレベルのときけ吸い込み電流ｌ０ＬＩが流
れる。つぎに、コシトロール信号ＣＴＬがＨレベルのと
き、制御回路（３）の出力Ｐ、Ｎけ、ともに入力端子Ｉ
Ｎの信号と同じ信号が伝達されるため、第１のバッファ
ｆｉ＋および第２のバッファ（２）ヲ介して負荷（４）
へ電流が供給される。入力端子ＩＮに入る信号がＬレベ
ルのききは吐き出し電流’ＯＨ＋、ｌｏ）Ｈ２が流れ、
Ｌレベルのときは吸い込み電流Ｉ。Ｌ３、’ＯＬ２が流
れる。このように、負荷（４）が大きいときはコシトロ
ール信号ＣＴＬｋＨしベルにして第１のバッファ（１）
および第２のノＳツファ（２）ヲ用いて負荷（４）に電
流を供給でき、負荷（４）が小さいときはコシトロール
信号ＣＴ Ｌ ｉ Ｌレベルにして第１のバッファのみ
を用いて電流を供給でき、負荷（４）に応じた電流値の
９ｊ換えができる。
第２実施例
第２図は本発明の他の実施例で、ｉｌｌけ第１のバッフ
ァ、（２）は第２のバッファで、第１図の実施例と同じ
ように形成したものであり、＋３＋ Ｖ′ｉ制御回路で
、ＰチャネルＭＯ５Ｉ−ラ：、ＶジスタＭＰ５、Ｎチャ
ネルＭＯ８Ｉ−ラシジスタＭ Ｎ６等により構成する。
ァ、（２）は第２のバッファで、第１図の実施例と同じ
ように形成したものであり、＋３＋ Ｖ′ｉ制御回路で
、ＰチャネルＭＯ５Ｉ−ラ：、ＶジスタＭＰ５、Ｎチャ
ネルＭＯ８Ｉ−ラシジスタＭ Ｎ６等により構成する。
（４）は負荷である。（５）はコシトロール信号発生回
路で、負荷（４）の大きさにより第１のバッファｆｌ＋
の応答速度が異なることを利用してコシトロール信号Ｃ
ＴＬ’に発生させるものて゛ある。
路で、負荷（４）の大きさにより第１のバッファｆｌ＋
の応答速度が異なることを利用してコシトロール信号Ｃ
ＴＬ’に発生させるものて゛ある。
第２実施例の動作
ｔＰＪ３図（ａ） 〜（ｇ） ／ｄ負負荷４）が小で入
力端子ＩＮＶＣ立上り信ちが印加されたときの第２図に
精ちを付した各部の信号波形図、第１図（ａ）〜（ロ）
）け９、荷（４）が大で入力端子ＩＮに立」エリ信号が
印加されたときの各部信号波形図、ｍ５図（ａ）〜（ｇ
）は負荷（４）が小で人、力端子ＩＮに立下り信号が印
加されたときの各部＠ち・波形図、第６図（ａ）〜（ｇ
）は負荷（４）か大で入力端子ＩＮに立下り信号が印加
されたときの各部信号波形図である。入力端子１．Ｎに
立上り（又は立下り）信゛ちが入力されたとき、負荷（
４）が大きなときけ出力端子ＯＵＴに出る電圧は負荷（
４）が小さいときに比べてゆっくりと立下る（又は立上
る）。
力端子ＩＮＶＣ立上り信ちが印加されたときの第２図に
精ちを付した各部の信号波形図、第１図（ａ）〜（ロ）
）け９、荷（４）が大で入力端子ＩＮに立」エリ信号が
印加されたときの各部信号波形図、ｍ５図（ａ）〜（ｇ
）は負荷（４）が小で人、力端子ＩＮに立下り信号が印
加されたときの各部＠ち・波形図、第６図（ａ）〜（ｇ
）は負荷（４）か大で入力端子ＩＮに立下り信号が印加
されたときの各部信号波形図である。入力端子１．Ｎに
立上り（又は立下り）信゛ちが入力されたとき、負荷（
４）が大きなときけ出力端子ＯＵＴに出る電圧は負荷（
４）が小さいときに比べてゆっくりと立下る（又は立上
る）。
したがって、コントロール信号発生回路（５）の出力に
は、入力端子ＩＮに立上り信号が加わった場合にはＣ′
を通して、又、入力端子ＩＮに立下り信号が加わつ友場
合にけＣ全通して第１図（ｇ）および第６図（ｇ）のよ
うにコントロール信号ＣＴＬがＨレベルになる。このコ
ントロール信９ＣＴＬ’に制御回路（３）？介して第２
のバッファ（２）に加えることにより、負荷（４）が大
きいときけ第１のバッファ（１）と第２のバッファ（２
）とが駆動されて負荷（４）に大電流が供給され、負荷
（４）が小さいさきは］シトロール信号ＣＴＬけ第５図
（ロ））および第５図（ｇ）のようにＬレベルのままで
、躬１のバッファ１１）のみＫより負荷（４）に電流が
供給される。し文がって、負荷（４）の大きさにエリ自
動的にバッファの電流供給能力全切換えることができる
。
は、入力端子ＩＮに立上り信号が加わった場合にはＣ′
を通して、又、入力端子ＩＮに立下り信号が加わつ友場
合にけＣ全通して第１図（ｇ）および第６図（ｇ）のよ
うにコントロール信号ＣＴＬがＨレベルになる。このコ
ントロール信９ＣＴＬ’に制御回路（３）？介して第２
のバッファ（２）に加えることにより、負荷（４）が大
きいときけ第１のバッファ（１）と第２のバッファ（２
）とが駆動されて負荷（４）に大電流が供給され、負荷
（４）が小さいさきは］シトロール信号ＣＴＬけ第５図
（ロ））および第５図（ｇ）のようにＬレベルのままで
、躬１のバッファ１１）のみＫより負荷（４）に電流が
供給される。し文がって、負荷（４）の大きさにエリ自
動的にバッファの電流供給能力全切換えることができる
。
［発明の効果１
本発明は上述のように、第１のバッファと第２のバッフ
ァと？具備し、］′Ｊトロール信号がＨレベルのとき第
１のバッファおよび第２のバッフアゲ１作させて負荷に
大電流牙供給できる如くした力・ら、負荷の大きさに応
じて出力電流の大きさ全切換えられるようにでき、不要
な電力消費全回避でき、又、負荷の大きさにより第１の
バッファの応答速度が異なること全利用してコシトロー
ル信号を発生させるコシトロール信号発生回路を設けた
から、負荷の大きさに応じて自動的にバックアＱ′＠流
供給能力をゆノ換えることができるという効果を奏する
ものである。
ァと？具備し、］′Ｊトロール信号がＨレベルのとき第
１のバッファおよび第２のバッフアゲ１作させて負荷に
大電流牙供給できる如くした力・ら、負荷の大きさに応
じて出力電流の大きさ全切換えられるようにでき、不要
な電力消費全回避でき、又、負荷の大きさにより第１の
バッファの応答速度が異なること全利用してコシトロー
ル信号を発生させるコシトロール信号発生回路を設けた
から、負荷の大きさに応じて自動的にバックアＱ′＠流
供給能力をゆノ換えることができるという効果を奏する
ものである。
第１図は不発り」の一実施例の回路図、第２図は同上の
他の実施例の回路図、第５図（ａ）〜（ｇ）、第４図（
ａ）〜（ｇ）、第５図（ａ）〜（ｇ）および掲６図（ａ
）〜（ｇ）はそれぞれ第２図の実施例の動部信号波形図
である（１）・第１のバッファ、（２） 第２のバッ
ファ、（４）・・負荷、（６）・・コツト０−ル＠号発
生回路。 代理人 弁理士 石 ］コ」 長 七第１図
他の実施例の回路図、第５図（ａ）〜（ｇ）、第４図（
ａ）〜（ｇ）、第５図（ａ）〜（ｇ）および掲６図（ａ
）〜（ｇ）はそれぞれ第２図の実施例の動部信号波形図
である（１）・第１のバッファ、（２） 第２のバッ
ファ、（４）・・負荷、（６）・・コツト０−ル＠号発
生回路。 代理人 弁理士 石 ］コ」 長 七第１図
Claims (1)
- 【特許請求の範囲】 ＋１Ｊ ＰチャネルＭＯ３）ラシジスタとＮチャネル
ＭＯ８Ｉ−ラシジスタとより成る第１ｅ）ノス１νファ
と、前記第１のバッファと同様にＰｆ’ＰネルＭＯＳト
ランジスタとＮ″ｆｔ’ ２−ルＭＯＳトラシジスタよ
り成る第２のバッファと紫具備し、コントロール信号が
Ｈレベルのとき第１のバッファおよび第２のバッファを
前作させて負荷に大電流ヶ供給できる如くして成ること
を特徴とするＣＭＯ８Ｊ＼・ソファ回路０ （２）負荷の大きさにより第１のバＩνファｅ）応答速
度が異なること？オリ用してコントロール信号を発生さ
せるコシトロール信号発生回路を設けて成ることを特徴
とする特ＦＦＭ氷の範囲第１項記載グ）ＣＭＯＳバッフ
ァ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032307A JPS59158623A (ja) | 1983-02-28 | 1983-02-28 | Ｃｍｏｓバツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032307A JPS59158623A (ja) | 1983-02-28 | 1983-02-28 | Ｃｍｏｓバツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59158623A true JPS59158623A (ja) | 1984-09-08 |
Family
ID=12355283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58032307A Pending JPS59158623A (ja) | 1983-02-28 | 1983-02-28 | Ｃｍｏｓバツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158623A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61167220A (ja) * | 1985-01-19 | 1986-07-28 | Sanyo Electric Co Ltd | 信号出力回路 |
| JPS62193316A (ja) * | 1986-02-19 | 1987-08-25 | Sony Corp | 出力回路 |
| JPH0220920A (ja) * | 1988-07-08 | 1990-01-24 | Nec Corp | 出力バッファ |
| JPH0258925A (ja) * | 1988-08-24 | 1990-02-28 | Nec Ic Microcomput Syst Ltd | 出力回路 |
| JPH02125518A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | 半導体集積回路 |
| EP0520687A1 (en) * | 1991-06-28 | 1992-12-30 | AT&T Corp. | Digitally controlled element sizing |
| WO1993000745A1 (en) * | 1991-06-28 | 1993-01-07 | Vlsi Technology, Inc. | Circuit which reduces noise caused by high current outputs |
| EP0523833A1 (en) * | 1991-07-16 | 1993-01-20 | Samsung Semiconductor, Inc. | Programmable output drive circuit |
-
1983
- 1983-02-28 JP JP58032307A patent/JPS59158623A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61167220A (ja) * | 1985-01-19 | 1986-07-28 | Sanyo Electric Co Ltd | 信号出力回路 |
| JPS62193316A (ja) * | 1986-02-19 | 1987-08-25 | Sony Corp | 出力回路 |
| JPH0220920A (ja) * | 1988-07-08 | 1990-01-24 | Nec Corp | 出力バッファ |
| JPH0258925A (ja) * | 1988-08-24 | 1990-02-28 | Nec Ic Microcomput Syst Ltd | 出力回路 |
| JPH02125518A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | 半導体集積回路 |
| EP0520687A1 (en) * | 1991-06-28 | 1992-12-30 | AT&T Corp. | Digitally controlled element sizing |
| WO1993000745A1 (en) * | 1991-06-28 | 1993-01-07 | Vlsi Technology, Inc. | Circuit which reduces noise caused by high current outputs |
| EP0523833A1 (en) * | 1991-07-16 | 1993-01-20 | Samsung Semiconductor, Inc. | Programmable output drive circuit |
| US5319258A (en) * | 1991-07-16 | 1994-06-07 | Samsung Semiconductor, Inc. | Programmable output drive circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0675602A1 (en) | Voltage-level shifter | |
| WO1993009602A1 (en) | Logic level shifter | |
| JP2008118582A (ja) | 電圧切替回路 | |
| JPS59158623A (ja) | Ｃｍｏｓバツフア回路 | |
| US6762625B1 (en) | Programmable differential current mode line driver with multiple classes of circuit operation | |
| US6411138B2 (en) | Buzzer drive circuit | |
| KR890008837A (ko) | 바이폴라 콤프리멘타리 금속산화막 반도체를 사용하는 논리회로와 그 논리회로를 갖는 반도체 메모리장치 | |
| JPH0248909B2 (ja) | ||
| JPH0793977A (ja) | 半導体メモリ装置の中間電圧発生回路 | |
| US5289061A (en) | Output gate for a semiconductor IC | |
| JP2000194432A (ja) | Ｃｍｏｓロジック用電源回路 | |
| CN108306642B (zh) | 低功率紧凑型电压感测电路 | |
| JPH01228318A (ja) | 出力バッファ回路 | |
| JPH0537325A (ja) | 半導体集積回路 | |
| JPH03283815A (ja) | 出力バッファ回路 | |
| JP2561479B2 (ja) | 半導体回路 | |
| JP2690212B2 (ja) | 半導体メモリ装置用電流検出型データバス増幅器 | |
| EP0552734A2 (en) | High speed logic circuit having a reduced number of critical path gate stages | |
| JP2910445B2 (ja) | センスアンプ用駆動回路 | |
| JP2858863B2 (ja) | 半導体集積回路装置 | |
| KR0157956B1 (ko) | 출력 버퍼회로 | |
| JPH06268506A (ja) | 外部出力バッファ | |
| JP2003060495A (ja) | 半導体集積回路 | |
| JPH04119722A (ja) | 半導体集積回路 | |
| JPH05120887A (ja) | 差動増幅回路 |