JP2002096503A - 多チャンネルパルス幅変調装置及びダウンカウンタ - Google Patents

Abstract

(57)【要約】 【課題】 パルス幅変調信号の同時立ち上がりに起因す
る動作信頼度の低下を防止することができる多チャンネ
ルパルス幅変調装置を得る。 【解決手段】 チャンネル数Ｍだけ設けられたＰＷＭジ
ェネレータ５０ｍ（ｍ＝１〜Ｍ、以下同様）によってＰ
ＷＭ信号４８ｍを生成するに際し、各ＰＷＭジェネレー
タ５０ｍは、ＰＷＭ信号４８ｍの立ち上げのタイミング
を示すＰＷＭスタート予定データ２８ｍをＣＰＵ１０に
出力する。ＣＰＵ１０はＰＷＭスタート予定データ２８
ｍに基づいて略同時に立ち上がるＰＷＭ信号４８の数が
所定数を越える場合に該所定数を越える部分に対応する
チャンネルに対する遅延設定データ７０ｍを遅延する旨
を示すものとしてＰＷＭジェネレータ５０ｍに出力す
る。ＰＷＭジェネレータ５０ｍでは遅延設定データ７０
ｍが遅延する旨を示すものである場合にはＰＷＭ信号４
８ｍを遅延する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多チャンネルパル
ス幅変調装置及びダウンカウンタに係り、特に、動作信
頼度が高い多チャンネルパルス幅変調装置及び該多チャ
ンネルパルス幅変調装置に用いられるダウンカウンタに
関する。

【０００２】

【従来の技術、及び発明が解決しようとする課題】従
来、画像データに基づいて感光材料に対して露光すると
共に、この露光によって感光材料に記録された画像を普
通紙等に転写して出力するプリンタ等の画像記録装置に
は、露光処理の高速化を目的として、露光に用いるＬＥ
ＤチップやＬＤ等の発光素子を多数備え、該多数の発光
素子によって多数の画素に対応する露光を同時に行なう
ものがあった。

【０００３】この種の画像記録装置には、上記多数の発
光素子の各々の発光を個別のパルス幅変調信号（Pulse
Width Modulation信号、以下、「ＰＷＭ信号」という）
によって制御するものがあり、この装置では一般に、発
光素子と同数のＰＷＭ信号を同時に生成することができ
る多チャンネルパルス幅変調装置が備えられている。

【０００４】ところで、このような画像記録装置に備え
られた多チャンネルパルス幅変調装置では、各チャンネ
ルのパルスの出力タイミングの設定方法として、図１３
に示すように、主走査方向に１画素分の画像記録を行な
う際の１周期を示す画素クロックに同期してＰＷＭ信号
の各パルスの立ち上げを行なう方法（以下、「端出し出
力」という）と、上記画素クロックの各パルス間の中心
位置近傍にＰＷＭ信号の各パルスの中心が位置するよう
に各パルスを出力する方法（以下、「センター出し出
力」という）の２つの方法の何れかが採られていた。

【０００５】このような多チャンネルパルス幅変調装置
では、多数のチャンネルのＰＷＭ信号が同時に立ち上が
った場合、ＰＷＭ信号を生成するための回路には同時に
多量の電流が流れることになり、該電流を供給する電源
の電圧が不安定となり、多チャンネルパルス幅変調装置
の動作信頼度を著しく低下させる場合がある、という問
題点があった。

【０００６】この問題点を解消し得る技術として、端出
し出力を行なう多チャンネルパルス幅変調装置に対して
は、ＰＷＭ信号の各パルスの立ち上げのタイミングを各
チャンネル間で固定的にずらす技術（特開平９−２３１
４５号公報記載の技術等）があったが、センター出し出
力を行なう多チャンネルパルス幅変調装置に対しては有
効な技術はなく、この場合には動作信頼度を著しく低下
させる場合がある、という上記の問題点を回避すること
ができなかった。

【０００７】すなわち、端出し出力の場合は図１４
（Ａ）に示すように、各チャンネル毎にＰＷＭ信号の立
ち上げのタイミングを１基準クロックづつ固定的にずら
すことにより同時立ち上げを回避することができる。

【０００８】しかしながら、センター出し出力の場合
は、例えば１、２、３チャンネルの各ＰＷＭ信号に対応
する画像データが２、２、６である場合、１チャンネル
と２チャンネルの画像データが等しいため、通常のセン
ター出し出力では１チャンネルと２チャンネルのＰＷＭ
信号の立ち上がりが同時となってしまう。

【０００９】そこで、各チャンネルにおけるＰＷＭ信号
のパルスの中心を各チャンネル間で１基準クロックづつ
ずらすようにＰＷＭ信号を生成した場合、図１４（Ｂ）
に示すように、１チャンネルと２チャンネルの各ＰＷＭ
信号の立ち上がりは１基準クロック分ずれるものの、１
チャンネルと３チャンネルの各ＰＷＭ信号の立ち上がり
は同時となってしまう。

【００１０】この同時立ち上がりの現象が多数のチャン
ネルにおいて発生した場合には、動作信頼度を著しく低
下させる場合がある、という上記の問題点が発生する。

【００１１】本発明は上記問題点を解消するために成さ
れたものであり、パルス幅変調信号の同時立ち上がりに
起因する動作信頼度の低下を防止することができる多チ
ャンネルパルス幅変調装置を提供することを第１の目的
とし、該多チャンネルパルス幅変調装置に用いることが
できる安価なダウンカウンタを提供することを第２の目
的とする。

【００１２】

【課題を解決するための手段】上記第１の目的を達成す
るために、請求項１記載の多チャンネルパルス幅変調装
置は、各々パルス幅変調信号を発生すると共に、各々発
生タイミングのずらし量を示すタイミング信号が入力さ
れた場合には該タイミング信号に応じて発生タイミング
をずらしたパルス幅変調信号を発生する複数のパルス幅
変調信号発生手段と、前記複数のパルス幅変調信号発生
手段によって発生されるパルス幅変調信号が所定数を越
えて略同時に有効になるか否かを判定し、該判定結果に
基づいて略同時に有効になるパルス幅変調信号の数が前
記所定数以下となるように前記タイミング信号を生成し
て対応するパルス幅変調信号発生手段に出力する判定手
段と、を備えている。

【００１３】請求項１に記載の多チャンネルパルス幅変
調装置によれば、複数のパルス幅変調信号発生手段の各
々によってパルス幅変調信号が発生されると共に、各々
発生タイミングのずらし量を示すタイミング信号が入力
された場合には該タイミング信号に応じて発生タイミン
グがずらされたパルス幅変調信号が発生される。

【００１４】一方、判定手段によって、上記複数のパル
ス幅変調信号発生手段によって発生されるパルス幅変調
信号が所定数を越えて略同時に有効になるか否かが判定
され、該判定結果に基づいて略同時に有効になるパルス
幅変調信号の数が上記所定数以下となるように上記タイ
ミング信号が生成されて対応するパルス幅変調信号発生
手段に出力される。なお、上記「有効になる」は、パル
ス幅変調信号が正論理で生成される場合には「立ち上が
る」に相当し、パルス幅変調信号が負論理で生成される
場合には「立ち下がる」に相当する。

【００１５】従って、上記複数のパルス幅変調信号発生
手段の各々によって発生されるパルス幅変調信号は、略
同時に有効になるパルス幅変調信号の数が上記所定数以
下となるように発生される。なお、上記所定数は、装置
の動作信頼度が許容範囲内となる値を上限値とすること
が好ましい。

【００１６】このように、請求項１に記載の多チャンネ
ルパルス幅変調装置によれば、複数のパルス幅変調信号
発生手段より発生されるパルス幅変調信号が所定数を越
えて略同時に有効になるか否かを判定し、該判定結果に
基づいて略同時に有効になるパルス幅変調信号の数が上
記所定数以下となるようにしているので、パルス幅変調
信号の略同時の有効化に起因する動作信頼度の低下を防
止することができる。

【００１７】また、請求項２記載の多チャンネルパルス
幅変調装置は、請求項１記載の発明において、前記判定
手段は、前記判定結果に基づいてパルス幅変調信号が略
同時に有効にならないように前記タイミング信号を生成
して対応するパルス幅変調信号発生手段に出力すること
を特徴とするものである。

【００１８】請求項２に記載の多チャンネルパルス幅変
調装置によれば、請求項１記載の発明における判定手段
によって、上記判定結果に基づいてパルス幅変調信号が
略同時に有効にならないように上記タイミング信号が生
成されて対応するパルス幅変調信号発生手段に出力され
る。

【００１９】このように、請求項２に記載の多チャンネ
ルパルス幅変調装置によれば、パルス幅変調信号が略同
時に有効にならないようにしているので、パルス幅変調
信号の略同時の有効化に起因する装置の動作信頼度の低
下を確実に防止することができる。

【００２０】また、請求項３記載の多チャンネルパルス
幅変調装置は、請求項１記載の発明において、前記所定
数が１であることを特徴とするものである。

【００２１】請求項３に記載の多チャンネルパルス幅変
調装置によれば、請求項１記載の発明における判定手段
によって、上記複数のパルス幅変調信号発生手段によっ
て発生されるパルス幅変調信号が１を越えて略同時に有
効になるか否かを判定し、該判定結果に基づいて略同時
に有効になるパルス幅変調信号の数が１以下となるよう
に上記タイミング信号が生成されて対応するパルス幅変
調信号発生手段に出力される。

【００２２】このように、請求項３に記載の多チャンネ
ルパルス幅変調装置によれば、複数のパルス幅変調信号
が略同時に有効にならないようにしているので、パルス
幅変調信号の略同時の有効化に起因する装置の動作信頼
度の低下を確実に防止することができる。

【００２３】また、請求項４記載の多チャンネルパルス
幅変調装置は、請求項１乃至請求項３の何れか１項記載
の発明において、前記判定手段は、前記パルス幅変調信
号が略同時に有効になるか否かの判定を、前記複数のパ
ルス幅変調信号発生手段の各々によって発生するパルス
幅変調信号のパルス幅を示す幅データが略等しいか否
か、又は前記複数のパルス幅変調信号発生手段に、発生
すべきパルス幅変調信号の発生予定タイミングを示す予
定タイミング信号を当該パルス幅変調信号の発生以前に
前記判定手段に出力する機能を備えておき、前記複数の
パルス幅変調信号発生手段の各々から入力された前記予
定タイミング信号が示す発生予定タイミングが略等しい
か否かに基づいて行うことを特徴とするものである。

【００２４】すなわち、前述のセンター出し出力の場
合、パルス幅変調信号のパルス幅を示す幅データの値が
略等しいときにパルス幅変調信号が略同時に有効になる
ので、上記幅データが略等しいか否かに基づいてパルス
幅変調信号が略同時に有効になるか否かを判定すること
ができる。この場合は、パルス幅変調信号発生手段を介
することなくパルス幅変調信号が略同時に有効になるか
否かを判定することができるので、簡易かつ高速に当該
判定を行うことができる。

【００２５】また、パルス幅変調信号発生手段では、自
身が発生するパルス幅変調信号の発生タイミングが事前
に判明している場合が多く、この場合には、各パルス幅
変調信号発生手段に、発生すべきパルス幅変調信号の発
生予定タイミングを示す予定タイミング信号を当該パル
ス幅変調信号の発生以前に判定手段に出力する機能を備
えておくことによって、判定手段により、各パルス幅変
調信号発生手段から入力された予定タイミング信号が示
す発生予定タイミングが略等しいか否かに基づいてパル
ス幅変調信号が略同時に有効になるか否かを判定するこ
とができる。この場合は、予定タイミング信号をパルス
幅変調信号発生手段自身によって生成しているので、判
定手段は高精度なパルス幅変調信号の発生予定タイミン
グを認知することができ、従って判定手段は、パルス幅
変調信号が略同時に有効になるか否かを高精度に判定す
ることができる。

【００２６】このように、請求項４に記載の多チャンネ
ルパルス幅変調装置によれば、パルス幅変調信号が略同
時に有効になるか否かの判定を、複数のパルス幅変調信
号発生手段の各々によって発生するパルス幅変調信号の
パルス幅を示す幅データが略等しいか否か、又は複数の
パルス幅変調信号発生手段に、発生すべきパルス幅変調
信号の発生予定タイミングを示す予定タイミング信号を
当該パルス幅変調信号の発生以前に出力する機能を備え
ておき、複数のパルス幅変調信号発生手段の各々から出
力された予定タイミング信号が示す発生予定タイミング
が略等しいか否かに基づいて行っているので、前者の場
合は簡易かつ高速に判定を行うことができ、後者の場合
は高精度に判定を行うことができる。

【００２７】一方、上記第１の目的を達成するために、
請求項５記載の多チャンネルパルス幅変調装置は、各々
パルス幅変調信号の発生開始許可を要求する要求信号を
出力すると共に、パルス幅変調信号の発生開始許可を示
す許可信号が入力された際に前記要求信号の出力を停止
し、パルス幅変調信号の発生を開始する複数のパルス幅
変調信号発生手段と、前記複数のパルス幅変調信号発生
手段から出力された要求信号が入力されると共に、略同
時に有効となった要求信号が所定数以下の場合には対応
するパルス幅変調信号発生手段に許可信号を出力し、前
記所定数を越えた場合には前記所定数以下のパルス幅変
調信号発生手段に許可信号を出力する調停手段と、を備
えている。

【００２８】請求項５に記載の多チャンネルパルス幅変
調装置によれば、複数のパルス幅変調信号発生手段の各
々によってパルス幅変調信号の発生開始許可を要求する
要求信号が出力されると共に、パルス幅変調信号の発生
開始許可を示す許可信号が入力された際に上記要求信号
の出力が停止され、パルス幅変調信号の発生が開始され
る。なお、上記要求信号を出力する際には、要求信号を
継続して出力してもよいし、所定時間毎に繰り返し出力
してもよい。

【００２９】一方、請求項５記載の発明では、上記複数
のパルス幅変調信号発生手段から出力された要求信号が
入力される調停手段によって、略同時に有効となった要
求信号が所定数以下の場合には対応するパルス幅変調信
号発生手段に許可信号が出力され、上記所定数を越えた
場合には上記所定数以下のパルス幅変調信号発生手段に
許可信号が出力される。なお、上記「有効となった」
は、要求信号が正論理で生成される場合には「立ち上が
った」に相当し、要求信号が負論理で生成される場合に
は「立ち下がった」に相当する。

【００３０】従って、上記複数のパルス幅変調信号発生
手段の各々によって発生されるパルス幅変調信号は、略
同時に有効になるパルス幅変調信号の数が上記所定数以
下となるように発生される。なお、上記所定数は、装置
の動作信頼度が許容範囲内となる値を上限値とすること
が好ましい。

【００３１】このように、請求項５に記載の多チャンネ
ルパルス幅変調装置によれば、複数のパルス幅変調信号
発生手段から出力された要求信号において、略同時に有
効となった要求信号が所定数を越えた場合には所定数以
下のパルス幅変調信号発生手段にパルス幅変調信号の発
生開始許可を示す許可信号を出力しているので、略同時
に有効になるパルス幅変調信号の数を上記所定数以下と
することができ、パルス幅変調信号の略同時の有効化に
起因する動作信頼度の低下を防止することができる。

【００３２】また、請求項６記載の多チャンネルパルス
幅変調装置は、請求項５記載の発明において、前記調停
手段は、予め定めた優先順に前記許可信号を出力するこ
とを特徴とするものである。

【００３３】請求項６に記載の多チャンネルパルス幅変
調装置によれば、請求項５記載の発明における調停手段
によって、予め定めた優先順に許可信号が出力される。
この際、調停手段によって複数の許可信号が出力される
場合は、上記予め定めた優先順に許可信号が出力される
が、調停手段によって１つの許可信号が出力される場
合、すなわち上記所定数が１の場合には、最も優先順位
が高いパルス幅変調信号発生手段にのみ許可信号が出力
される。

【００３４】このように、請求項６に記載の多チャンネ
ルパルス幅変調装置によれば、予め定めた優先順に許可
信号を出力しているので、パルス幅変調信号が略同時に
有効にならないようにすることができ、パルス幅変調信
号の略同時の有効化に起因する装置の動作信頼度の低下
を確実に防止することができる。

【００３５】なお、上記優先順は、各パルス幅変調信号
発生手段毎に異なっていても、同一のものが存在しても
よい。

【００３６】また、請求項７記載の多チャンネルパルス
幅変調装置は、請求項５又は請求項６記載の発明におい
て、前記パルス幅変調信号発生手段が、発生すべきパル
ス幅変調信号のパルス幅を示す幅データの１の補数を１
ビット右シフトした変換データを得る変換手段と、前記
変換データに対応する時間経過を計数した後に前記パル
ス幅変調信号の出力を開始し、前記幅データに対応する
時間経過を計数した後に前記パルス幅変調信号の出力を
停止することにより前記パルス幅変調信号を生成するパ
ルス生成手段と、を備えたことを特徴とするものであ
る。

【００３７】請求項７に記載の多チャンネルパルス幅変
調装置によれば、請求項５又は請求項６記載の発明にお
けるパルス幅変調信号発生手段において、変換手段によ
って、発生すべきパルス幅変調信号のパルス幅を示す幅
データの１の補数を１ビット右シフトした変換データが
得られ、パルス生成手段によって、上記変換データに対
応する時間経過が計数された後に上記パルス幅変調信号
の出力が開始され、上記幅データに対応する時間経過が
計数された後に上記パルス幅変調信号の出力が停止され
ることにより上記パルス幅変調信号が生成される。

【００３８】すなわち、本発明が主に対象とするパルス
幅変調信号の出力形態は、センター出し出力（図１３参
照）であるが、この場合のパルス幅変調信号の出力開始
のタイミングは、画素クロックの発生から、画素クロッ
クの半周期に相当する時間からパルス幅変調信号のパル
ス幅の半分に相当する時間を減じた時間が経過した時点
である。

【００３９】ここで、上記画素クロックの１周期は、一
般にパルス幅変調信号の最大パルス幅と略等しく、この
場合には、上記「画素クロックの半周期に相当する時間
からパルス幅変調信号のパルス幅の半分に相当する時間
を減じた時間」は、パルス幅変調信号のパルス幅を示す
幅データの１の補数を１ビット右シフトした変換データ
として得ることができる。

【００４０】この際の上記幅データの１の補数は、該幅
データを２進数で表した場合の各ビットの値を反転する
ことによって簡易に得ることができ、上記１ビット右シ
フトは、最下位ビット以外のビットの値を用いることに
よって簡易に得ることができる。従って、これらの操作
によって、上記「画素クロックの半周期に相当する時間
からパルス幅変調信号のパルス幅の半分に相当する時間
を減じた時間」を、演算によって得る場合に比較して簡
易かつ短時間に得ることができる。

【００４１】このように、請求項７に記載の多チャンネ
ルパルス幅変調装置によれば、請求項５又は請求項６記
載の発明と同様の効果を奏することができると共に、発
生すべきパルス幅変調信号のパルス幅を示す幅データの
１の補数を１ビット右シフトした変換データを得、該変
換データに対応する時間経過を計数した後にパルス幅変
調信号の出力を開始し、幅データに対応する時間経過を
計数した後に上記パルス幅変調信号の出力を停止するこ
とによりパルス幅変調信号を生成しているので、簡易か
つ短時間にパルス幅変調信号を得ることができる。

【００４２】ところで、本発明に係る多チャンネルパル
ス幅変調装置のパルス幅変調信号発生手段において、パ
ルス幅変調信号の発生タイミングを計数するためにダウ
ンカウンタを用いる場合には、該ダウンカウンタがチャ
ンネル数分必要であるので、ダウンカウンタの構成部品
はできるだけ少ない方が望ましい。ダウンカウンタの構
成部品を少なくすることによって、装置を安価にするこ
とができると共に、消費電力やノイズを低減することが
できる。

【００４３】従って、上記ダウンカウンタとしては、同
期型カウンタより構成部品が少ない非同期型カウンタを
用いることが好ましいが、従来の非同期型カウンタは、
図１７及び図１８に示すように、１ビットに相当する回
路構成毎に２つのナンドゲート（同図におけるＤ型フリ
ップフロップのプリセット端子ＰＲ及びクリア端子ＣＬ
が共に正論理である場合は２つのアンドゲート）を必要
としていた。

【００４４】この点に鑑みて、請求項８記載のダウンカ
ウンタは、各々プリセット端子及びクリア端子を備え、
かつ縦列接続されたエッジトリガー型の複数のフリップ
フロップと、前記複数のフリップフロップのプリセット
端子の全てに接続されたプリセット入力端子と、各々前
記複数のフリップフロップのクリア端子に出力端子が接
続された２入力の複数のアンドゲートと、前記複数のア
ンドゲートの一方の入力端子の全てに接続されたロード
信号入力端子と、各々前記アンドゲートの他方の入力端
子に接続された複数のデータ入力端子と、前記複数のフ
リップフロップの保持している値が全て零となったこと
を検出して検出信号を出力する検出回路と、を備えてい
る。

【００４５】なお、この構成はクリア端子が正論理であ
る場合の構成であり、クリア端子が負論理である場合に
は、本発明に係る上記アンドゲートはナンドゲートとな
る。

【００４６】このように、請求項８に記載のダウンカウ
ンタによれば、ダウンカウンタに含まれる複数のフリッ
プフロップのプリセット端子を単一のプリセット入力端
子に接続しており、従来必要とされていたプリセット端
子に対応するアンドゲート（又はナンドゲート）を削減
しているので、安価に構成することができると共に、消
費電力やノイズを低減することができる。

【００４７】

【発明の実施の形態】本実施の形態では、本発明の多チ
ャンネルパルス幅変調装置を画像データに基づいてＬＥ
Ｄチップの発光を制御して感光材料上に画像を記録する
画像記録装置の上記ＬＥＤチップの発光を制御する部分
として適用した場合について説明する。

【００４８】〔第１実施形態〕 （全体構成「外観」）図１乃至図３には、本実施形態に
係る画像記録装置１００が示されている。

【００４９】この画像記録装置１００は、ＣＤ−ＲＯＭ
１０２やＦＤ（フロッピー（登録商標）ディスク）１０
４（図３参照）に記録された画像データを読取り、画像
データに基づいた画像を感光材料１０６に露光すると共
に、この感光材料１０６に記録された画像を普通紙（受
像紙１０８）に転写して出力する装置である。

【００５０】箱型のケーシング１１０の前面（図３の左
側）の上部は傾斜面とされ、操作表示部１１２が設けら
れている。

【００５１】図２に示される如く、操作表示部１１２
は、右側に位置するモニタ部１１４と左側に位置する入
力部１１６とに分類され、モニタ部１１４は前記読み取
った画像が写し出されるようになっている。

【００５２】また、入力部１１６は、複数の操作キー１
１８と、入力データ確認用表示部１２０とで構成されて
おり、記録枚数、サイズ設定、色バランス調整、ネガ／
ポジ選択等、画像記録に必要なデータを入力することが
できるようになっている。

【００５３】操作表示部１１２の下方には、デッキ部１
２２が配設されている。デッキ部１２２は、図２の右側
に位置するＣＤ−ＲＯＭ用デッキ部１２４と、左側に位
置するＦＤデッキ部１２６とで構成されている。

【００５４】ＣＤ−ＲＯＭ用デッキ部１２４は、開閉ボ
タン１２８を押圧操作することにより、トレイ１３０が
開閉できるようになっている。このトレイ１３０上にＣ
Ｄ−ＲＯＭ１０２を載置することにより、ＣＤ−ＲＯＭ
１０２を装置内部に装填することができる。

【００５５】一方、ＦＤデッキ部１２６は、ＦＤ挿入ス
ロットル１３２が設けられ、ＦＤ１０４を挿入すること
により、装置内部の駆動系が作動して、ＦＤ１０４を引
き入れる構造となっている。なお、ＦＤ１０４を取り出
す場合は、操作ボタン１３４を押圧することにより、Ｆ
Ｄ１０４を引き出すことができる。

【００５６】なお、ＣＤ−ＲＯＭデッキ部１２４及びＦ
Ｄデッキ部１２６には、それぞれアクセスランプ１３
６、１３８が設けられ、装置内でアクセス中はこのアク
セスランプ１３６、１３８が点灯するようになってい
る。

【００５７】デッキ部１２２のさらに下方には、排出ト
レイ１４０が配設されている。この排出トレイ１４０
は、通常は装置内に収容されており、把持部１４２に指
をかけて引き出すことができるようになっている（図１
参照）。

【００５８】この排出トレイ１４０上に、前記画像が記
録された受像紙１０８が排出されるようになっている。

【００５９】受像紙１０８は、予めトレイ１４４に層状
に収容されており、このトレイ１４４はケーシング１１
０の上面に設けられた、トレイ装填口１４６に装填され
るようになっている。このトレイ装填口１４６に装填さ
れたトレイ１４４から、１枚づつ受像紙１０８を取り出
し、画像を転写させた後、前記排出トレイ１４０へ案内
される構成である。

【００６０】ケーシング１１０の右側面（図１の紙面手
前側）には、２個の円形のカバー部材１４８、１５０が
取付けられている。このカバー部材１４８、１５０は、
個々着脱可能とされており、このカバー部材１４８、１
５０の軸線方向に沿った装置内部には、図３に示される
如く、ロール状の感光材料１０６を巻き取る供給リール
１５２と巻取リール１５４とが配設されており、これら
のリールは、カバー部材１４８、１５０を取り外した状
態で取り出し、又は装填することができるようになって
いる。

【００６１】（受像紙搬送系）図３に示される如く、ト
レイ装填口１４６に装填されたトレイ１４４は、その先
端部上面が半月ローラ１５６に対向するようになってい
る。

【００６２】半月ローラ１５６は周面の一部が軸線と平
行な面で切り欠かれており、通常は、この切欠部１５８
がトレイ１４４内の最上層の受像紙１０８と、所定の間
隔をおいて対向されている。ここで、半月ローラ１５６
が回転すると、前記最上層の受像紙１０８と半月ローラ
１５６の周面とが接触し、半月ローラ１５６が１回転す
ることによって受像紙１０８が若干引き出される。引き
出された受像紙１０８は、第１のローラ対１６０に挟持
され、この第１のローラ対１６０の駆動力によって、ト
レイ１４４から完全に引き出される。

【００６３】第１のローラ対１６０の下流側には、第２
のローラ対１６２、ガイド板１６４、第３のローラ対１
６６が順に配設されており、受像紙１０８は第１のロー
ラ対１６０に挟持された後、第２のローラ対１６２に挟
持され、かつガイド板１６４に案内され、第３のローラ
対１６６に挟持される。

【００６４】この第３のローラ対１６６では、感光材料
１０６との重ね合わせも行われる。すなわち、第３のロ
ーラ対１６６は、感光材料１０６の搬送路としても使用
される。

【００６５】（感光材料搬送系）感光材料１０６は、供
給リール１５２に層状に巻き取られた長尺の形で装置に
装填されている。供給リール１５２は、前記カバー部材
１５０（装置後方側）を取り外し、軸線方向に挿入する
ことにより、所定位置に装填することができる。

【００６６】感光材料１０６が所定位置に装填されてい
る状態で、最外層を引き出し初期設定として所定の搬送
路に沿ってローディングが行われている。ローディング
の手順は、供給リール１５２から最外層を引き出し、こ
の供給リール１５２の装填位置近傍の第４のローラ対１
６８に挟持させ、リザーバ部１７０、ガイド板１７２を
介して、前記第３のローラ対１６６に挟持させた後、ヒ
ートローラ１７４に巻き掛けて、巻取リール１５４に巻
き掛けるようにしている。なお、この場合、ローディン
グに必要な長さ分のリーダテープを供給リール１５２に
巻き取られた感光材料１０６の先端部に設けてもよい。

【００６７】なお、この感光材料１０６の搬送路の内、
第４のローラ対１６８とリザーバ部１７０との間には露
光部１７６が設けられている。また、リザーバ部１７０
とガイド板１７２との間には、水塗布部１７８が設けら
れている。この露光部１７６及び水塗布部１７８の詳細
については後述するが、工程として感光材料１０６に露
光部１７６で画像が露光された後、乳剤面（露光面）に
水が塗布された状態で第３のローラ対１６６で受像紙１
０８と重ね合わされるようになっている。

【００６８】（ヒートローラ）ヒートローラ１７４は、
本装置の熱現像転写部であり、円筒状のローラ本体１８
０と、このローラ本体１８０の内部の軸線に沿って設け
られたヒータ１８２と、で構成されており、ヒータ１８
２の作動によって、ローラ本体１８０の表面が加熱さ
れ、このローラ本体１８０に巻き掛けられる部材（感光
材料１０６及び受像紙１０８）に熱を与える役目を有し
ている。この加熱により、熱現像転写処理がなされ、感
光材料１０６上に記録された画像が、受像紙１０８に転
写されるようになっている。

【００６９】ヒートローラ１７４の左下近傍には剥離ロ
ーラ１８４と剥離爪１８６とが設けられ、ヒートローラ
１７４に約１／３程度巻き掛けられた受像紙１０８を感
光材料１０６から引き剥がし、排出トレイ１４０方向に
受像紙１０８を案内する構造となっている。

【００７０】一方、感光材料１０６は、ヒートローラ１
７４に約１／２程度巻き取られ、１８０°方向転換され
て巻取リール１５４が装填された位置へ案内されるよう
になっている。

【００７１】（水塗布部）図３に示される如く、水塗布
部１７８は、画像形成用溶媒としての水を感光材料１０
６又は受像紙１０８に付与し、両者の重ね合わせ面を密
着させ、熱現像する役目を有しており、感光材料１０６
の幅方向に沿って長尺の塗布片１８８と、水を貯留する
タンク１９０とで構成されている。

【００７２】塗布片１８８は、フェルトやスポンジ等の
吸収性の高い部材で、かつ適度な硬さを持ったもので、
感光材料１０６が搬送時に所定の圧力で接触するように
なっている。タンク１９０内の水は毛細管現象を利用し
て、塗布片１８８へ常に適度な量が移行するようになっ
ており、前記感光材料１０６と塗布片１８８とが接触す
ることにより、塗布片１８８によって感光材料１０６の
表面（乳剤面）に水が塗布される構成である。

【００７３】また、塗布片１８８が適度な圧力で感光材
料１０６に当接しているため、水は、均一に塗布され
る。

【００７４】タンク１９０内の水は、水塗布部１７８全
体を取り外すことにより、補充するようになっている
が、配管を施して、装置外部から常に水を供給するよう
にしてもよい。

【００７５】なお、本実施形態では、画像形成用溶媒と
して水を使用しているが、この水は純水に限らず、広く
一般的に使用されている意味で水を含む。また、水とメ
タノール、ＤＭＦ、アセトン、ジイソプチルケトン等の
低沸点溶媒との混合溶媒であってもよい。さらに、画像
形成促進剤、カブリ防止剤、現像停止剤、親水性熱溶媒
等を含有させた溶液であってもよい。

【００７６】（露光部）図４には、本実施形態に係る露
光部１７６が示されている。

【００７７】露光部１７６は、感光材料１０６の搬送路
上方に設けられた光源ユニット２００を主構成として、
コントローラ２０２に接続されている。コントローラ２
０２には、画像データが入力され（前記ＣＤ−ＲＯＭ１
０２やＦＤ１０４から読み取った画像データ）、この画
像データに応じて、光源ユニット２００内のフルカラー
画像形成用光源部２０４を点灯させるようになってい
る。なお、本発明に特に関係するコントローラ２０２内
のフルカラー画像形成用光源部２０４を点灯させる部分
及びその周辺の構成、すなわち本発明の多チャンネルパ
ルス幅変調装置に相当する部分を含んだ構成については
詳細に後述する。

【００７８】光源ユニット２００は、後述する主走査ユ
ニット２０６の駆動によって、感光材料１０６の幅方向
（主走査方向）に移動可能となっており、感光材料１０
６が露光部１７６をステップ移動するときの停止時に主
走査が行われるようになっている。

【００７９】露光部１７６の光源ユニット２００は、箱
型の露光ケーシング２１４によって覆われており、この
露光ケーシング２１４の上端面にフルカラー画像形成用
光源部２０４が配設され、このフルカラー画像形成用光
源部２０４の発光面が露光ケーシング２１４の開孔部側
に向けられている。フルカラー画像形成用光源部２０４
の発光面側には、発光色毎に矩形状の開孔部が設けられ
たアパーチャ２１６が配設され、Ｒ（レッド）、Ｇ（グ
リーン）、Ｂ（ブルー）の各色に発光するＲ−ＬＥＤチ
ップ２０８Ｒ、Ｇ−ＬＥＤチップ２０８Ｇ、Ｂ−ＬＥＤ
チップ２０８Ｂ（各色それぞれ１１個づつ、図５参照）
からの光の広がりを制限している。

【００８０】アパーチャ２１６の下流側で露光ケーシン
グ２１４の中央部には、レンズ２１２が配設され、フル
カラー画像形成用光源部２０４からの光を集光し、感光
材料１０６近傍に結像させる役目を有している。なお、
結像される光の解像度は、３００〜４００ｄｐｉ程度で
ある。また、レンズ２１２は図面の上で単体で示してい
るが、複数枚のレンズを組み合わせて単一のレンズ系を
構成してもよい。

【００８１】ここで、レンズ２１２は、複数枚のレンズ
と絞りで構成されており、像面の高さがある程度変わっ
ても倍率が変動しない特性を持ったレンズであるとした
場合、主走査ユニット２０６による主走査移動時等の微
小な誤差を吸収することができる。

【００８２】また、ピントは、図示しないオートフォー
カス機構によって常に調整されている。

【００８３】光源ユニット２００は、主走査ユニット２
０６の一部を構成する互いに平行な一対のガイドシャフ
ト２１８に支持されている。このガイドシャフト２１８
は、感光材料１０６の幅方向（図４の矢印Ｗ方向）に沿
って配設されており、フルカラー画像形成用光源部２０
４は、このガイドシャフト２１８に案内されて、感光材
料１０６の幅方向に移動可能とされている。

【００８４】フルカラー画像形成用光源部２０４の露光
ケーシング２１４には、無端のタイミングベルト２２０
の一部が固定されている。このタイミングベルト２２０
の両端は、それぞれガイドシャフト２１８の両端近傍に
位置するスプロケット２２２に巻き掛けられている。一
方のスプロケット２２２の回転軸は変速機２２４を介し
てステッピングモータ２２６の回転軸と連結されてお
り、このステッピングモータ２２６の往復回転によっ
て、フルカラー画像形成用光源部２０４は、ガイドシャ
フト２１８に沿って往復移動される。

【００８５】ステッピングモータ２２６の駆動は、コン
トローラ２０２によって制御され、感光材料１０６のス
テップ移動と同期がとられている。すなわち、感光材料
１０６が１ステップ移動して停止した状態で、ステッピ
ングモータ２２６が回転を開始して感光材料１０６上を
フルカラー画像形成用光源部２０４が感光材料１０６の
幅方向に沿って移動する。所定パルスを確認した後、ス
テッピングモータ２２６を逆回転させることにより、フ
ルカラー画像形成用光源部２０４は、元の位置に戻る。
このフルカラー画像形成用光源部２０４の戻り動作と同
時に感光材料１０６の次の移動が開始されるようになっ
ている。

【００８６】光源ユニット２００の光出力側、感光材料
１０６との対向面かつ主走査開始位置近傍にはフォトダ
イオード２２８が配設され、フルカラー画像形成用光源
部２０４からの光源の光量に比例した大きさのアナログ
信号を出力するようになっている。このフォトダイオー
ド２２８は、光量補正ユニット２３０に接続され、前記
アナログ信号はこの光量補正ユニット２３０へ入力され
る。

【００８７】光量補正ユニット２３０では、検出した各
色のＬＥＤチップ２０８からの光量を比較して、光量、
色バランス調整を行い、補正値をコントローラ２０２へ
出力する役目を有している。この補正値に基づいて、フ
ルカラー画像形成用光源部２０４へ送られる画像データ
が補正され、適正な光量で各ＬＥＤチップ２０８が点灯
する。

【００８８】図５に示される如く、フルカラー画像形成
用光源部２０４は、Ｂ−ＬＥＤチップ２０８Ｂ、Ｇ−Ｌ
ＥＤチップ２０８Ｇ、Ｒ−ＬＥＤチップ２０８Ｒが集合
して構成されており、それぞれ基板２１０上で、感光材
料１０６の幅方向（主走査方向）に沿って、同一の配列
規則にしたがって取り付けられている。すなわち、基板
２１０の平面視で右端には、１１個のＢ−ＬＥＤチップ
２０８Ｂが、２列、かつ千鳥状に配列され、左端には、
１１個のＲ−ＬＥＤチップ２０８Ｒが、２列、かつ千鳥
状に配列され、中央には、１１個のＧ−ＬＥＤチップ２
０８Ｇが、２列、かつ千鳥状に配列されており、合計６
列のＬＥＤチップが配列されている。

【００８９】基板２１０には、所定の配線がエッチング
処理等で施されているが、この配線間が短絡しないよう
に、金属で被覆されており、放熱機能を有している。こ
のため、ＬＥＤチップ２０８の点灯による発熱を抑制す
ることができ、発光量の変動を抑えることができる。な
お、ＬＥＤチップ２０８の外形寸法（ｘ×ｙ）は約３６
０×３６０μｍである。

【００９０】ところで、図５に示される如く、基板２１
０にマウントすべきＬＥＤチップ２０８の同一色の列間
ピッチ（主走査方向のピッチ）Ｐは６００μｍで、各列
の行ピッチ（副走査方向のピッチ）Ｌは５２０μｍ、千
鳥状としたときの段差寸法Ｄは２６０μｍ、各色間の隙
間寸法ＧはＲ−Ｇ間、Ｇ−Ｂ間で同一であることが好ま
しい。なお、図５に示すＬＥＤチップ２０８の斜線部分
は、実際に発光する領域であり、千鳥状とした同一発光
色のＬＥＤにおける隣り合う各行間の発光領域の境を一
致させている。

【００９１】上記構造のフルカラー画像形成用光源部２
０４により、感光材料１０６上には、各色共に１回の主
走査で１１本の主走査ラインが記録できることになる。
なお、主走査ラインピッチ間は偶数の１０となる。

【００９２】ここで、本実施形態では図６に示すよう
に、感光材料１０６のステップ移動は、感光材料１０６
上に記録される今回の第１番目の主走査ラインが、前回
の６番目と７番目の間の主走査ラインの中間位置にくる
ピッチ（5.5ラインピッチ）で副走査駆動、停止を繰り
返すように制御されている。なお、図６において、細実
線が前回の主走査によって形成された１１本の主走査ラ
インであり、鎖線が今回の主走査によって形成される１
１本の主走査ラインであり、太実線が次回の主走査によ
って形成される１１本の主走査ラインである。

【００９３】このように、ＬＥＤチップ２０８を奇数個
とすることにより主走査ライン間を偶数個とし（すなわ
ち、１０間隔とし）、主走査ライン間の半数ずつにさら
に主走査ラインを形成するようにして解像度を２倍に増
加させている。このようにＬＥＤチップ２０８を発光色
毎に奇数個としてＬＥＤチップ２０８の間隔を偶数個と
し、主走査ラインの半数ずつに走査ラインを形成してい
るので、副走査ピッチを全て同一とすることができる。
また、最初の主走査駆動時の第１番目から５番目の主走
査ラインは、制御上書き込み無しとしている。

【００９４】次に図７を参照して、本発明に特に関係す
るコントローラ２０２内におけるフルカラー画像形成用
光源部２０４を点灯させる部分及びその周辺の構成、す
なわち本発明の多チャンネルパルス幅変調装置に相当す
る部分を含む部分の構成について詳細に説明する。

【００９５】コントローラ２０２は、該コントローラ２
０２の動作を司るＣＰＵ１０、各々１１個づつ設けられ
たＲ−ＬＥＤチップ２０８Ｒ、Ｇ−ＬＥＤチップ２０８
Ｇ及びＢ−ＬＥＤチップ２０８Ｂに対応してシリアルに
入力される画像データを各ＬＥＤチップ毎に分割して出
力するデータセパレータ１２、ＬＥＤチップと同数（本
実施形態では３３）のバッファ１４ｍ（ｍ＝１〜３３、
以下同様）及びＰＷＭジェネレータ５０ｍを含んで構成
されている。

【００９６】データセパレータ１２の出力端はバッファ
１４ｍの各々の入力端に接続されており、バッファ１４
ｍの各々の出力端はＰＷＭジェネレータ５０ｍの各々の
入力端に接続されており、更にＰＷＭジェネレータ５０
ｍの各々の出力端はコンデンサ及び抵抗による並列回路
を直列に介してＬＥＤチップと同数だけ設けられたトラ
ンジスタ２０ｍの各々のベース端子に接続されている。

【００９７】各トランジスタ２０ｍのコレクタ端子は抵
抗を介してＲ−ＬＥＤチップ２０８Ｒ、Ｇ−ＬＥＤチッ
プ２０８Ｇ及びＢ−ＬＥＤチップ２０８Ｂの何れか１つ
のカソード端子に接続されている。なお、各ＬＥＤチッ
プのアノード端子には所定の電源電圧Ｖｃｃが印加され
ている。また、各トランジスタ２０ｍのエミッタ端子は
接地されている。

【００９８】一方、ＣＰＵ１０は上記光量補正ユニット
２３０及びデータセパレータ１２に接続されており、光
量補正ユニット２３０から入力される上記補正値に基づ
いてデータセパレータ１２に入力された画像データの補
正を行うと共に、データセパレータ１２によって各ＬＥ
Ｄチップ毎に分割され、かつ補正された画像データ４０
Ａに対して後述する１ビット構成の遅延選択データ４０
Ｂ（図８参照）を付加する。従って、データセパレータ
１２からバッファ１４ｍの各々に出力されるデータ（以
下、ＰＷＭデータという）４０は画像データ４０Ａと遅
延選択データ４０Ｂとによって構成されたものとなる。

【００９９】また、ＣＰＵ１０は各バッファ１４ｍ、各
ＰＷＭジェネレータ５０ｍ、ステッピングモータ２２６
にも接続されており、各バッファ１４ｍに対する当該バ
ッファ１４ｍに記憶されたＰＷＭデータの出力のタイミ
ングを制御する出力制御信号７４の出力、各ＰＷＭジェ
ネレータ５０ｍに対する主走査方向に１画素分の画像記
録を行う際の１周期を示す画素クロック４２の出力、フ
ルカラー画像形成用光源部２０４のステップ移動の制御
等を行なう。

【０１００】更に、ＣＰＵ１０は各ＰＷＭジェネレータ
５０ｍの後述するＰＷＭスタート予定データ２８ｍを出
力する端子及び遅延設定データ７０ｍを入力する端子に
も接続されており、各ＰＷＭジェネレータ５０ｍからの
ＰＷＭスタート予定データ２８ｍの入力及び各ＰＷＭジ
ェネレータ５０ｍに対する遅延設定データ７０ｍの出力
を行なうことができる。

【０１０１】次に、図８を参照して、ＰＷＭジェネレー
タ５０ｍの構成について説明する。同図に示すように、
ＰＷＭジェネレータ５０には入力端がＣＰＵ１０に接続
されて画素クロック４２が入力されるコントロールロジ
ック５２が設けられている。

【０１０２】このコントロールロジック５２の３つの出
力端は、Ｒ−Ｓフリップフロップ５４のセット端子（Ｓ
端子）、カウンタ５６のリセット端子、及びＣＰＵ１０
に各々接続されており、Ｒ−Ｓフリップフロップ５４へ
のＰＷＭスタート信号３０の出力、カウンタ５６へのリ
セット信号３２の出力、及びＲ−Ｓフリップフロップ５
４にＰＷＭスタート信号３０を出力するタイミングを示
すＰＷＭスタート予定データ２８のＣＰＵ１０への出力
を行なうことができる。

【０１０３】また、コントロールロジック５２の画素ク
ロック４２を入力する入力端以外の３つの入力端は、対
応するバッファ１４、後述する基準クロック生成器６
０、及びＣＰＵ１０に各々接続されており、バッファ１
４に記憶されたＰＷＭデータ４０におけるＮビット構成
の画像データ４０Ａの入力、基準クロック生成器６０か
らの基準クロックＣＬＫ０の入力、及びＣＰＵ１０から
の遅延設定データ７０の入力を行なうことができる。

【０１０４】一方、ＰＷＭジェネレータ５０には一方の
入力端が対応するバッファ１４に接続されて当該バッフ
ァ１４に記憶されたＰＷＭデータ４０における画像デー
タ４０Ａが入力されるコンパレータ５８が設けられてい
る。また、コンパレータ５８の他方の入力端は上記カウ
ンタ５６の計数値を出力する出力端に接続されている。
従って、コンパレータ５８では画像データ４０Ａとカウ
ンタ５６による計数値とが比較される。

【０１０５】更に、ＰＷＭジェネレータ５０にはＰＷＭ
信号４８の発生タイミングの基準となる基準クロックＣ
ＬＫ０を生成して出力する基準クロック生成器６０が備
えられており、基準クロック生成器６０の出力端は、上
記基準クロックＣＬＫ０の１周期より短い所定時間（本
実施形態では基準クロックＣＬＫ０の半周期に相当する
時間）だけ遅延させて遅延クロックＣＬＫ１として出力
する遅延回路６２の入力端に接続されている。

【０１０６】一方、基準クロック生成器６０の出力端は
分岐されてカウンタ５６のパルス入力端及び２入力１出
力のアンドゲート６４Ａの一方の入力端にも接続されて
いる。従って、カウンタ５６では基準クロックＣＬＫ０
のパルス数が計数される。また、遅延回路６２の出力端
は２入力１出力のアンドゲート６４Ｂの一方の入力端に
接続されている。

【０１０７】また、アンドゲート６４Ａ及び６４Ｂの各
々の他方の入力端は上記コンパレータ５８の出力端に接
続されており、アンドゲート６４Ａ及び６４Ｂの各々の
出力端は２入力１出力のセレクタ６６の各入力端に接続
されており、更にセレクタ６６の出力端はＲ−Ｓフリッ
プフロップ５４のリセット端子（Ｒ端子）に接続されて
いる。

【０１０８】また、セレクタ６６の選択信号入力端に
は、入力端が対応するバッファ１４に接続されて遅延選
択データ４０Ｂが入力される１ビットデコーダ６８の出
力端に接続されている。１ビットデコーダ６８では、バ
ッファ１４から入力された遅延選択データ４０Ｂをデコ
ードしてクロック選択信号３６としてセレクタ６６の選
択信号入力端に入力する。なお、セレクタ６６では、選
択信号入力端に入力されるクロック選択信号３６が０を
示すものであった場合はアンドゲート６４Ａの出力端に
接続された入力端が選択され、クロック選択信号３６が
１を示すものであった場合はアンドゲート６４Ｂの出力
端に接続された入力端が選択されるように構成されてい
る。

【０１０９】ＣＰＵ１０が本発明の判定手段に、ＰＷＭ
ジェネレータ５０ｍが本発明のパルス幅変調信号発生手
段に、遅延設定データ７０ｍを示す信号が本発明のタイ
ミング信号に、ＰＷＭスタート予定データ２８ｍを示す
信号が本発明の予定タイミング信号に、各々相当する。

【０１１０】（リザーバ部）リザーバ部１７０（図３参
照）は、前述の如く露光部１７６と水塗布部１７８との
間に配設されており、２対の挟持ローラ対１９２、１９
４と、１個のダンサーローラ１９６とで構成されてい
る。感光材料１０６は、２対の挟持ローラ対１９２、１
９４に掛け渡されており、この間で感光材料１０６に略
Ｕ字型の弛みを設けている。この弛みに対応してダンサ
ーローラ１９６を上下動するようになっており、弛み部
の感光材料１０６を保持している。

【０１１１】露光部１７６では、感光材料１０６はステ
ップ移動するが、水塗布部１７８では、水の均一な塗布
のために一定速度で搬送させる必要がある。このため、
露光部１７６と水塗布部１７８との間に感光材料１０６
の搬送速度差が生じる。この速度差を吸収するために、
ダンサーローラ１９６を上下動させ、感光材料１０６の
弛み量を調整し、感光材料１０６のステップ移動と定速
移動とを同時に行えるようにしている。

【０１１２】（作用）以下に本実施形態の作用を説明す
る。まず、画像記録のための全体の流れを説明する。

【０１１３】トレイ１４４をトレイ装填口１４６に装填
しておき、感光材料１０６を巻き取った状態の供給リー
ル１５２及び空状態の巻取リール１５４をそれぞれ所定
位置に装填し、かつローディングが完了した状態で、操
作表示部１１２のプリント開始キーを操作すると、コン
トローラ２０２では、ＣＤ−ＲＯＭ１０２又はＦＤ１０
４から画像データを読取り、該読取った画像データをデ
ータセパレータ１２によってＬＥＤチップ毎に分割する
と共に、分割された画像データ４０Ａの各々に対して遅
延選択データ４０Ｂを付加した後に、対応するバッファ
１４ｍに記憶する。

【０１１４】コントローラ２０２で画像データ４０Ａ及
び遅延選択データ４０Ｂ、すなわちＰＷＭデータ４０を
記憶すると、供給リール１５２が駆動して、感光材料１
０６の搬送を開始する。

【０１１５】感光材料１０６が露光部１７６の所定位置
に至ると、感光材料１０６は一旦停止して、コントロー
ラ２０２に各ＬＥＤチップ２０８に対応して設けられた
ＰＷＭジェネレータ５０ｍの各々から画像データ４０Ａ
に対応するパルス幅のＰＷＭ信号４８ｍがフルカラー画
像形成用光源部２０４へ出力される。このＰＷＭ信号４
８ｍは、１１ライン毎に出力され、フルカラー画像形成
用光源部２０４は、ステッピングモータ２２６の駆動に
よってガイドシャフト２１８に案内され感光材料１０６
の幅方向に沿って移動する（主走査）。

【０１１６】なお、このＰＷＭ信号４８ｍの出力の開始
前にフォトダイオード２２８によってフルカラー画像形
成用光源部２０４からの各色の光量を検出し、光量補正
ユニット２３０において、光量、色バランス等を調整す
るための補正値をコントローラ２０２のＣＰＵ１０へ供
給し、各画像データ４０Ａを補正している。この補正は
１画像毎に実行される。

【０１１７】図６に示される如く、１回の主走査が終了
すると、感光材料１０６は、１ステップ（5.5 ラインピ
ッチ）移動して停止し、２回目の主走査がなされる。こ
れを繰り返すことにより、感光材料１０６上に１フレー
ム分の画像が記録される。すなわち、ＬＥＤチップ２０
８の配置ピッチの半分のピッチで主走査ラインが形成さ
れることになり、解像度が向上する。この場合、１画面
上の最初の主走査駆動時の上から５本までと、最後の主
走査駆動時の下から５本は、未露光（ＬＥＤチップ２０
８の消灯）とすればよい。

【０１１８】なお、記録が終了した感光材料１０６は、
リザーバ部１７０の上流側の挟持ローラ対１９２のみの
駆動（下流側の挟持ローラ対１９４は停止）によって、
ダンサーローラ１９６に巻き掛けられるようにリザーバ
部１７０で弛んだ状態で保持され、水塗布部１７８へは
至らないようになっている。

【０１１９】リザーバ部１７０に、１画像分の長さの感
光材料１０６がたまると、リザーバ部１７０の下流側の
挟持ローラ対１９４が駆動を開始する。これにより、感
光材料（画像記録済）１０６が水塗布部１７８へ搬送さ
れる。水塗布部１７８では、感光材料１０６は定速搬送
され、塗布片１８８によって水が均一に塗布される。

【０１２０】この塗布片１８８には、タンク１９０から
水が常に送られており、かつ所定の圧力で感光材料１０
６を押圧しているため、適量の水が感光材料１０６へ塗
布される。

【０１２１】水が塗布された感光材料１０６は、ガイド
板１７２に案内されて第３のローラ対１６６へと搬送さ
れる。

【０１２２】一方、受像紙１０８は、半月ローラ１５６
が１回転することにより、半月ローラ１５６の周面と受
像紙１０８の先端部とが接触し、最上層の受像紙１０８
が引き出され、第１のローラ対１６０に挟持される。こ
の第１のローラ対１６０の駆動によって、受像紙１０８
はトレイ１４４から引き出され、第２のローラ対１６２
に挟持された状態で、感光材料１０６の到着を待つ。

【０１２３】感光材料１０６がガイド板１７２を通過す
るのに同期して、第１のローラ対１６０及び第２のロー
ラ対１６２の駆動が開始され、受像紙１０８は、ガイド
板１６４に案内されて第３のローラ対１６６へと搬送さ
れる。

【０１２４】第３のローラ対１６６では、感光材料１０
６と受像紙１０８とが重ね合わされた状態で挟持し、ヒ
ートローラ１７４へ送り出す。このとき、感光材料１０
６に塗布された水によって、両者が密着される。

【０１２５】重ね合わされた状態の感光材料１０６と受
像紙１０８は、ヒートローラ１７４に巻き掛けられ、ヒ
ータ１８２からの熱を受け、熱現像転写処理がなされ
る。すなわち、感光材料１０６に記録された画像が受像
紙１０８へ転写され、顕像化される。

【０１２６】ヒートローラ１７４に約１／３程度巻き掛
けられた状態で熱現像転写は完了し、受像紙１０８は、
剥離ローラ１８４及び剥離爪１８６によって感光材料１
０６から剥がされ、剥離ローラ１８４に巻き掛けられる
形で排出トレイ１４０上に排出される。

【０１２７】一方、感光材料１０６は、ヒートローラ１
７４に約１／２巻き掛けられた後、接線方向に移動し
て、巻取リール１５４に巻き取られる。

【０１２８】次に、図７乃至図１１を参照して、コント
ローラ２０２によって多チャンネル（３３チャンネル）
のＰＷＭ信号４８ｍを生成する際の作用について詳細に
説明する。なお、図９は各バッファ１４ｍにＰＷＭデー
タ４０が記憶された後にコントローラ２０２のＣＰＵ１
０で実行されるプログラムのフローチャートであり、図
１０は各ＰＷＭジェネレータ５０ｍのコントロールロジ
ック５２で実行されるプログラムのフローチャートであ
り、更に図１１はコントローラ２０２の内部における主
要な信号の経時的な変化の一例を示すタイムチャートで
ある。また、ここでは、所定周波数の画素クロック４２
が各ＰＷＭジェネレータ５０ｍのコントロールロジック
５２に入力されていると共に、上記所定周波数より高い
周波数の基準クロックＣＬＫ０が基準クロック生成器６
０によって生成されていることを前提として説明する。
まず、ＣＰＵ１０の作用について説明する。

【０１２９】図９のステップ５００では全ての遅延設定
データ７０ｍをクリア（０を代入）し、次のステップ５
０２では全チャンネル分のＰＷＭデータ４０（画像デー
タ４０Ａ及び遅延選択データ４０Ｂ）を対応するＰＷＭ
ジェネレータ５０に出力する。これによって、各ＰＷＭ
ジェネレータ５０ｍのコントロールロジック５２には、
図１１に示すように画像データ４０Ａが各々入力され
る。

【０１３０】画像データ４０Ａが入力された各ＰＷＭジ
ェネレータ５０ｍのコントロールロジック５２では、画
素クロック４２の各パルス間の中心位置近傍に画像デー
タ４０Ａに対応するパルス幅のＰＷＭ信号４８の中心が
位置するようにパルスを立ち上げることができるタイミ
ング（すなわち、ＰＷＭ信号４８のパルス立ち上げのタ
イミング）を演算し、該タイミングを示すＰＷＭスター
ト予定データ２８をＣＰＵ１０に出力する。なお、本実
施形態では、上記ＰＷＭスタート予定データ２８を画素
クロック４２の立ち上がり時からＰＷＭ信号４８のパル
スを立ち上げるまでに要する基準クロックＣＬＫ０のパ
ルス数とする。

【０１３１】なお、図１１に示す例では、１チャンネ
ル、２チャンネル、及び３３チャンネルの３つのチャン
ネルにおいてＰＷＭスタート予定データ２８が略同一の
値であり、それ以外のチャンネルについては略同一の値
となるものがない場合について示している。

【０１３２】そこで次のステップ５０４では、各ＰＷＭ
ジェネレータ５０ｍから出力される全てのチャンネルに
おけるＰＷＭスタート予定データ２８の入力待ちを行な
う。なお、この際、ＣＰＵ１０は入力した各ＰＷＭスタ
ート予定データ２８ｍをＣＰＵ１０内の図示しないメモ
リに記憶しておく。

【０１３３】以上のステップ５０２及びステップ５０４
の処理によってＣＰＵ１０は、全てのチャンネルにおけ
るＰＷＭ信号４８の立ち上がるタイミングを事前に知る
ことができる。

【０１３４】次のステップ５０６では上記図示しないメ
モリに記憶された各ＰＷＭスタート予定データ２８ｍを
参照して、略同時（本実施形態では±５ｎＳの範囲内）
に立ち上げが行なわれるＰＷＭ信号４８のチャンネル数
ＮＤを演算し、次のステップ５０８では上記チャンネル
数ＮＤが所定数（本実施形態では２）ＮＤ０より大きい
か否かを判定し、所定数ＮＤ０より大きい場合（肯定判
定の場合）はステップ５１０に移行して上記略同時にＰ
ＷＭ信号４８の立ち上げが行なわれるチャンネルにおい
て上記所定数を越えた部分のチャンネルに対応する遅延
設定データ７０に所定の遅延時間を設定した後に上記ス
テップ５０６へ戻り、所定数ＮＤ０以下となった時点
（ステップ５０８が否定判定となった時点）でステップ
５１２へ移行する。なお、本実施形態では、上記所定の
遅延時間を、遅延時間に相当する基準クロックＣＬＫ０
のパルス数として遅延設定データ７０に設定するものと
する。

【０１３５】図１１に示す例では、１チャンネル、２チ
ャンネル、及び３３チャンネルの３つのチャンネルにお
いて略同時にＰＷＭ信号４８のパルス立ち上げが行なわ
れる予定であるので、所定数ＮＤ０（本実施形態では
２）を越えた部分のチャンネルである３３チャンネル目
に対応する遅延設定データ７０に上記所定の遅延時間が
設定される。

【０１３６】上記ステップ５０６乃至ステップ５１０の
繰り返し処理によって、全ての略同時に立ち上がるＰＷ
Ｍ信号４８の数が上記所定数ＮＤ０以下となるように遅
延設定データ７０ｍが設定される。

【０１３７】そこでステップ５１２では全チャンネル分
の遅延設定データ７０ｍを対応するチャンネルのＰＷＭ
ジェネレータ５０のコントロールロジック５２に出力す
る。

【０１３８】次のステップ５１４では全てのＰＷＭデー
タ４０について上記ステップ５００乃至ステップ５１２
の処理が終了したか否かを判定し、終了していない場合
（否定判定の場合）には上記ステップ５００へ戻って終
了するまでステップ５００乃至ステップ５１４の処理を
繰り返し実行した後に本プログラムを終了する。

【０１３９】次に、コントロールロジック５２の作用に
ついて説明する。

【０１４０】図１０のステップ５５０では画像データ４
０Ａの入力待ちを行ない、次のステップ５５２では上記
ＰＷＭスタート予定データ２８を導出し、次のステップ
５５４では導出したＰＷＭスタート予定データ２８をＣ
ＰＵ１０に出力する。

【０１４１】上述したように、ＣＰＵ１０は、全てのＰ
ＷＭジェネレータ５０からＰＷＭスタート予定データ２
８を入力すると、各ＰＷＭジェネレータ５０のコントロ
ールロジック５２に対して、対応する遅延設定データ７
０を出力する。

【０１４２】従って次のステップ５５６では遅延設定デ
ータ７０の入力待ちを行ない、次のステップ５５８では
入力した遅延設定データ７０に基づいてＰＷＭスタート
信号３０のＲ−Ｓフリップフロップ５４のＳ端子への出
力及びリセット信号３２のカウンタ５６への出力を行な
った後に上記ステップ５５０へ戻る。

【０１４３】すなわち、遅延設定データ７０が０（零）
でなかった場合には上記ステップ５５２において導出し
たＰＷＭスタート予定データ２８で示されるタイミング
を遅延設定データ７０が示す遅延時間分だけ遅延するよ
うにＰＷＭスタート信号３０及びリセット信号３２をず
らして出力した後に上記ステップ５５０へ戻り、遅延設
定データ７０が０（零）であった場合には上記ステップ
５５２において導出したＰＷＭスタート予定データ２８
で示されるタイミングでＰＷＭスタート信号３０及びリ
セット信号３２を出力した後に上記ステップ５５０へ戻
る。

【０１４４】なお、図１１に示す例では、３３チャンネ
ル目に対応する遅延設定データ７０のみが遅延する旨を
示すものであるので、３３チャンネル目に対応するＰＷ
Ｍスタート信号３０のＲ−Ｓフリップフロップ５４のＳ
端子に対する出力のタイミングのみが遅延されたものと
なっている。

【０１４５】上記ステップ５５８によるＰＷＭスタート
信号３０のＲ−Ｓフリップフロップ５４のＳ端子への出
力及びリセット信号３２のカウンタ５６への出力によっ
て、Ｒ−Ｓフリップフロップ５４のＱ端子出力がハイレ
ベルとされてＰＷＭ信号４８が立ち上げられると共に、
カウンタ５６の計数値がリセットされる。

【０１４６】その後、カウンタ５６では基準クロック生
成器６０から入力されている基準クロックＣＬＫ０の各
パルスの計数が開始され、該計数値がコンパレータ５８
の他方の入力端に出力される。

【０１４７】一方、コンパレータ５８の一方の入力端に
はＰＷＭデータ４０における画像データ４０Ａが入力さ
れており、コンパレータ５８からは画像データ４０Ａと
カウンタ５６による計数値とが一致されたときにハイレ
ベルとなるカウント終了信号３４が出力されてアンドゲ
ート６４Ａ及び６４Ｂの各々の他方の入力端に入力され
る。

【０１４８】更に、アンドゲート６４Ａの一方の入力端
には基準クロックＣＬＫ０が入力されており、アンドゲ
ート６４Ｂの一方の入力端には基準クロックＣＬＫ０に
対して該基準クロックＣＬＫ０の半周期に対応する時間
だけ遅延された遅延クロックＣＬＫ１が入力されてい
る。また、セレクタ６６の選択信号入力端には１ビット
デコーダ６８によって遅延選択データ４０Ｂに応じたク
ロック選択信号３６が入力されている。

【０１４９】従ってセレクタ６６からは、画像データ４
０Ａとカウンタ５６による計数値とが一致され、かつク
ロック選択信号３６に応じて選択された基準クロックＣ
ＬＫ０及び遅延クロックＣＬＫ１の何れか一方のパルス
に同期したタイミングでＰＷＭストップ信号３８がＲ−
Ｓフリップフロップ５４のＲ端子に入力されてＲ−Ｓフ
リップフロップ５４のＱ端子出力がローレベルとされて
ＰＷＭ信号４８が立ち下げられる。

【０１５０】従って、遅延選択データ４０Ｂとして１が
設定された場合のＰＷＭ信号４８のパルス幅４８Ｂは遅
延選択データ４０Ｂとして０が設定された場合のＰＷＭ
信号４８のパルス幅４８Ａに比較して基準クロックＣＬ
Ｋ０の半周期に相当する時間分だけ長いものとされる。
すなわち、この場合は基準クロックＣＬＫ０によってＰ
ＷＭ信号４８を立ち下げた場合に比較して２倍のビット
分解能が得られることになる。

【０１５１】一方、ＰＷＭ信号４８の立ち上がりのタイ
ミングについては、図１１に示す例では上述したように
１チャンネル目と２チャンネル目の２つのＰＷＭスター
ト信号３０は略同時に出力されているが、３３チャンネ
ル目のＰＷＭスタート信号３０は遅延されたタイミング
で出力されているので、ＰＷＭ信号４８についても１チ
ャンネル目と２チャンネル目については略同時に立ち上
がり、３３チャンネル目については遅延された状態とな
っている。

【０１５２】以上詳細に説明したように、本実施形態に
係る多チャンネルパルス幅変調装置としてのコントロー
ラ２０２では、ＰＷＭ信号が所定数を越えて略同時に立
ち上がるか否かを判定し、該判定結果に基づいて略同時
に立ち上がるＰＷＭ信号の数が上記所定数以下となるよ
うにしているので、ＰＷＭ信号の略同時の立ち上がりに
起因する動作信頼度の低下を防止することができる。

【０１５３】なお、本実施形態では、ＰＷＭ信号４８の
同時立ち上げを制限するための所定値ＮＤ０を２とした
場合について説明したが、本発明はこれに限定されるも
のではなく、所定値ＮＤ０としては装置の動作信頼度が
許容される範囲内となる値を上限値とした３以上の値を
適用することもできるし、１を適用することもできる。

【０１５４】所定値ＮＤ０を１とした場合、ＰＷＭ信号
が略同時に立ち上がることがなくなるので、ＰＷＭ信号
の略同時の立ち上がりに起因する動作信頼度の低下を確
実に防止することができる。

【０１５５】また、本実施の形態では、ＰＷＭ信号４８
の同時立ち上げを制限するための所定値ＮＤ０を設け、
該所定値ＮＤ０を越えてＰＷＭ信号４８が略同時に立ち
上がる場合に、略同時に立ち上がるＰＷＭ信号４８の数
が所定値ＮＤ０以下となるようにする場合について説明
したが、本発明はこれに限定されるものではなく、上記
所定値ＮＤ０を越えてＰＷＭ信号４８が略同時に立ち上
がる場合に、各ＰＷＭ信号４８が略同時に立ち上がらな
いようにする形態とすることもできる。

【０１５６】この場合も、所定値ＮＤ０を越えてＰＷＭ
信号４８が略同時に立ち上がる場合には、ＰＷＭ信号が
略同時に立ち上がることがなくなるので、ＰＷＭ信号の
略同時の立ち上がりに起因する動作信頼度の低下を確実
に防止することができる。

【０１５７】また、本実施形態では、コントロールロジ
ック５２からＰＷＭスタート予定データ２８をＣＰＵ１
０にフィードバックして、該ＰＷＭスタート予定データ
２８に基づいてＰＷＭ信号４８が所定数を越えて略同時
に立ち上がるか否かを判定する場合について説明した
が、本発明はこれに限定されるものではなく、センター
出し出力の場合は画像データ４０Ａの値が等しい場合に
ＰＷＭ信号が略同時に立ち上がるので、ＣＰＵ１０が各
チャンネル間の画像データ４０Ａを参照して、該参照結
果に基づいてＰＷＭ信号が所定数を越えて略同時に立ち
上がるか否かを判定する形態とすることもできる。

【０１５８】また、本実施形態では、図９のステップ５
１０において、所定数ＮＤ０を越えた部分のチャンネル
に対応する遅延設定データ７０に対して遅延時間を設定
する場合について説明したが、本発明はこれに限定され
るものではなく、結果的に略同時に立ち上がるＰＷＭ信
号４８のチャンネル数が所定数ＮＤ０を越えないように
することができる形態であれば如何なる形態も適用する
ことができる。

【０１５９】また、本実施形態では、遅延設定データ７
０を遅延時間に相当する基準クロックＣＬＫ０のパルス
数を示すものとする場合、すなわちＰＷＭ信号４８を遅
延する際には基準クロックＣＬＫ０に同期して遅延する
場合について説明したが、本発明はこれに限定されるも
のではなく、基準クロックＣＬＫ０より周波数の高いク
ロック信号を適用して、該クロック信号に同期して遅延
する形態、例えば本実施形態における遅延クロックＣＬ
Ｋ１に同期して遅延する形態としてもよい。

【０１６０】また、図７及び図８に示した構成は一例で
あり、各図における各部とも同様に作用するものを適用
できることはいうまでもない。

【０１６１】更に、本実施形態では、本発明を図９及び
図１０に示したプログラムの実行によってソフトウェア
的に実施する場合について説明したが、本発明はこれに
限定されるものではなく、各プログラムと同様に作用す
る論理回路を製作して、該論理回路によってハードウェ
ア的に実施する形態とすることもできる。

【０１６２】例えば、８チャンネル分のＰＷＭ信号を生
成する場合の、各チャンネルの優先順位が１チャンネル
＞２チャンネル＞・・・＞８チャンネルとなり、かつ２
つ以上の同時立ち上げが発生しないように制御する場合
の、各チャンネルのＰＷＭ信号の各々を入力信号Ｉｎ
（ｎ＝１〜８、以下同様）とし、各チャンネルに対する
遅延の有無を示す出力信号Ｏｎを生成する部分の論理回
路は次のようになる。

【０１６３】この場合、入力信号Ｉｎと出力信号Ｏｎと
の関係を示す真理値表は表１のようになる。

【０１６４】

【表１】

【０１６５】なお、表１における×はdon't careを示し
ている。

【０１６６】表１に示す真理値表を単純に論理回路化し
たものが図１２に示すものである。従って、このような
論理回路を適用することにより、処理の高速化を実現す
ることができる。

【０１６７】〔第２実施形態〕上記第１実施形態では、
請求項１乃至請求項４に記載の発明に対応する形態例に
ついて説明したが、本第２実施形態では、請求項５乃至
請求項８に記載の発明に対応する形態例について説明す
る。なお、本第２実施形態のコントローラ２０２におけ
るフルカラー画像形成用光源部２０４を点灯させる部分
以外の構成及び作用は、上記第１実施形態と同様である
ので、ここでの説明は省略する。また、本第２実施形態
では、後述するパルス幅変調回路の時間分解能が２５６
（０〜２５５、８ビット構成）、チャンネル数が８、略
同時にＰＷＭ信号のパルス出力を開始することができる
チャンネル数が１である場合を例に説明する。

【０１６８】まず、図１５を参照して、本第２実施形態
に係るコントローラ２０２内におけるフルカラー画像形
成用光源部２０４を点灯させる部分の構成、すなわち請
求項５乃至請求項７記載の多チャンネルパルス幅変調装
置に相当する部分を含む部分の構成について詳細に説明
する。

【０１６９】なお、同図では、１チャンネル分のみのパ
ルス幅変調回路８０を示しているが、実際には同様のパ
ルス幅変調回路が８組分設けられている。また、図示は
省略するが、コントローラ２０２には、上記第１実施形
態に係るコントローラ２０２（図７も参照）におけるＣ
ＰＵ１０及びデータセパレータ１２が設けられており、
コントローラ２０２では、ＣＤ−ＲＯＭ１０２又はＦＤ
１０４から画像データを読取ってデータセパレータ１２
に入力し、該入力した画像データをＣＰＵ１０によって
光量補正ユニット２３０から入力される上記補正値に基
づいて補正すると共に、データセパレータ１２によって
ＬＥＤチップ毎に分割して、画素データ（本実施の形態
では８ビット構成）として対応するパルス幅変調回路８
０に出力するように構成されている。

【０１７０】図１５に示すように、本第２実施形態に係
るパルス幅変調回路８０は、３つのデータラッチＤＬ
Ａ、ＤＬＢ、ＤＬＣと、４つのＤ型フリップフロップＦ
ＦＡ、ＦＦＢ、ＦＦＣ、ＦＦＤと、各々２つの２入力１
出力のナンドゲート（ＮＡＮＤＡ及びＮＡＮＤＢとＮＡ
ＮＤＤ及びＮＡＮＤＥ）で構成されたフリップフロップ
ＦＦＥ及びＦＦＦと、反転セレクタＳＬ１と、ダウンカ
ウンタＤＣ１と、その他、各種ゲート素子を含んで構成
されている。

【０１７１】なお、本第２実施形態に係るパルス幅変調
回路８０によるＰＷＭ信号の発生タイミングの基準とな
る基本クロックは、本第２実施形態に係るＣＰＵ１０に
よって生成されるように構成されているが、該基本クロ
ックは多数の箇所で使用されるためにバッファＢＦ１を
介するように構成されており、該バッファＢＦ１を介し
た基本クロックを図１５では基本クロックφと表記して
いる。

【０１７２】また、図１５に示されるパルス幅変調回路
８０への基本クロック以外の各種入力信号（画素データ
ロード信号、スタート信号、リセット信号）も、ＣＰＵ
１０によって生成されるように構成されており、ＣＰＵ
１０は８チャンネル分のパルス幅変調回路８０の各々に
対して、対応する上記各種入力信号を各々入力する。

【０１７３】一方、本第２実施形態に係るコントローラ
２０２には、後述するリクエスト信号とグラント信号の
関係を決める調停回路ＴＣが備えられている。調停回路
ＴＣは、本第２実施形態に係るコントローラ２０２に１
つのみ設けられているものであり、該単一の調停回路Ｔ
Ｃが各チャンネル（本実施の形態では、８チャンネル）
分のパルス幅変調回路８０に対応している。

【０１７４】すなわち、この調停回路ＴＣは、図１２に
示すように回路構成されており、８つのパルス幅変調回
路８０から出力される８チャンネル分のリクエスト信号
が各々入力信号Ｉ１〜Ｉ８として入力される。

【０１７５】この調停回路ＴＣはプライオリティ回路と
して構成されており、入力信号Ｉ１がアクティブ（ハイ
レベル）になると対応する出力信号Ｏ１は無条件にアク
ティブ（ハイレベル）となるが、出力信号Ｏ２は対応す
る入力信号Ｉ２がハイレベルになっても入力信号Ｉ１が
ローレベルの場合にしかハイレベルになれない。つま
り、入力信号Ｉ１は入力信号Ｉ２よりも優先順位が高い
ことになる。

【０１７６】同様に、出力信号Ｏ３は、入力信号Ｉ１と
入力信号Ｉ２の双方がローレベルで、かつ入力信号Ｉ３
がハイレベルの場合のみにハイレベルとなる。以下、同
様に、出力信号Ｏ８は、入力信号Ｉ１、Ｉ２、・・・、
Ｉ７の全てがローレベルで、かつ入力信号Ｉ８がハイレ
ベルの場合のみにハイレベルとなる。すなわち、この調
停回路ＴＣでは、８つの入力信号Ｉ１、Ｉ２、・・・、
Ｉ８のうち、複数が同時にアクティブ（ハイレベル）に
なったとしても、８つの出力信号Ｏ１、Ｏ２、・・・、
Ｏ８のうちの１つしかアクティブになれず、その優先順
位は、Ｉ１＞Ｉ２＞・・・＞Ｉ８となっている。

【０１７７】次に、図１６を参照して、本実施の形態に
係るダウンカウンタＤＣ１の構成を説明する。

【０１７８】同図に示すように、本第２実施形態に係る
ダウンカウンタＤＣ１は、各々プリセット端子ＰＲ及び
クリア端子ＣＬが設けられた８個のＤ型フリップフロッ
プＦＦ０〜ＦＦ７と、８ビットの画素データをロードす
るために設けられた８個の２入力１出力のナンドゲート
ＮＡＮＤ０〜ＮＡＮＤ７と、各Ｄ型フリップフロップＦ
Ｆ０〜ＦＦ７のＱ端子出力Ｑ０〜Ｑ７が全て０（零）に
なったことを検出してゼロ信号を出力するために設けら
れた４入力１出力のノアゲートＮＯＲ１、ＮＯＲ２、及
び２入力１出力のアンドゲートＡＮＤ１と、を含んで構
成されている。

【０１７９】パルス幅変調回路８０が本発明のパルス幅
変調信号発生手段に、調停回路ＴＣが本発明の調停手段
に、リクエスト信号が本発明の要求信号に、グラント信
号が本発明の許可信号に、ダウンカウンタＤＣ１が本発
明のダウンカウンタに、データラッチＤＬＡ及びデータ
ラッチＤＬＡから反転セレクタＳＬ１に至る結線が本発
明の変換手段に、Ｄ型フリップフロップＦＦＤが本発明
のパルス生成手段に、各々相当する。

【０１８０】次に、以上のように構成されたコントロー
ラ２０２の作用を説明する。まず、図１９を参照して、
リセット解除後のパルス幅変調回路８０の要部における
各種信号の状態について説明する。なお、図１９は、リ
セット時のパルス幅変調回路８０の要部における各種信
号の動作状態を示すタイムチャートである。

【０１８１】パワーオン後は、リセット信号以外の信号
は不定である。図１９では、パワーオン後、基本クロッ
クφのパルス１のタイミングでリセット信号がアクティ
ブ（ハイレベル）となるように示されているが、通常は
パワーオンリセットが入るので、もっと早い段階で各信
号の状態は確定する。ここでは、説明のために敢えて遅
いタイミングでリセット信号が入る場合について示して
ある。図１９に示される各信号の状態は、回路の動作が
異常になって、リセットがかけられた場合と同じ状態で
ある。

【０１８２】リセット信号がアクティブ（ハイレベル）
になると、ＣＰＵ１０によって生成される露光動作開始
を示す信号であるスタート信号はノンアクティブ（ロー
レベル）となる。また、ノアゲートＮＯＲＡの出力であ
るクリア信号がアクティブ（ローレベル）となり、パル
ス幅変調回路８０の初期化が始まる。更に、ノアゲート
ＮＯＲＤの出力がローレベルになるので、基本クロック
φの次のパルス２の立ち上がりでＰＷＭ信号はノンアク
ティブ（ローレベル）となる。

【０１８３】クリア信号がローレベルになると、２つの
ナンドゲートＮＡＮＤＡ、ＮＡＮＤＢで構成されるフリ
ップフロップＦＦＥの一方の出力信号である２ＮＤ信号
がハイレベルになる。また、フリップフロップＦＦＥの
他方の出力信号である１ＳＴ信号は、スタート信号をラ
ッチしているフリップフロップＦＦＡの出力が安定する
基本クロックφのパルス２の立ち上がりタイミングでロ
ーレベルになる。

【０１８４】また、８ビットのダウンカウンタＤＣ１の
プリセット端子ＰＲがアクティブになるので、カウンタ
ＤＣ１内部はｘ‘ＦＦ’（１６進数‘ＦＦ’、以下同
様）に初期化され、カウント値が０（零）となった際に
アクティブ（ハイレベル）となるゼロ信号もローレベル
になる。

【０１８５】また、露光開始要求信号であるリクエスト
信号がノンアクティブ（ローレベル）になり、その結果
として露光開始許諾信号であるグラント信号もノンアク
ティブ（ローレベル）になる。

【０１８６】一方、ダウンカウンタＤＣ１のカウントイ
ネーブル信号の元になるイネーブル２信号は、基本クロ
ックφのパルス３の立ち上がりでノンアクティブ（ハイ
レベル）になるので、カウントイネーブル信号は基本ク
ロックφのパルス３の立ち下がりになって安定する。従
って、カウント信号もこの時点まで不定である。しかし
ながら、カウントイネーブル信号が不定とは言っても、
実際には発振している訳ではなく、ハイレベル及びロー
レベルのどちらかであるから、基本クロックφのパルス
３のタイミングでは、カウント信号が出力されるか出力
されないかのどちらかである。たとえカウントパルスが
出力されたとしても、基本クロックφのパルス３の立ち
上がり時点では、まだダウンカウンタＤＣ１のプリセッ
ト信号が有効なので、カウント値はｘ‘ＦＦ’のままで
ある。なお、このためには、ダウンカウンタＤＣ１のプ
リセット信号が、カウントクロックの立ち上がりより後
でノンアクティブになる必要がある。

【０１８７】パルス幅変調回路８０の初期化が終った状
態は、実はＰＷＭ信号のパルス出力を終了した状態と同
様になっている。すなわち、ダウンカウンタＤＣ１の値
がｘ‘ＦＦ’でゼロ信号がローレベル、フリップフロッ
プＦＦＥは２ＮＤ信号がハイレベル、カウントイネーブ
ル信号がノンアクティブで、露光開始要求信号であるリ
クエスト信号もノンアクティブの状態である。

【０１８８】次に、図２０を参照して、ＰＷＭ信号生成
時のパルス幅変調回路８０の動作を説明する。なお、図
２０は、ＰＷＭ信号生成時のパルス幅変調回路８０の要
部における各種信号の動作状態を示すタイムチャートで
ある。

【０１８９】図２０に示すタイムチャートには、「画素
データ設定期間」、「露光動作開始期間」、「露光開
始」及び「露光終了」の４つの動作が示されている。以
下、これらの動作を順に説明する。

【０１９０】「画素データ設定期間」では画素データを
保持する８ビットのデータラッチＤＬＡに、露光時間を
決定する８ビットの画素データを書き込む。基本クロッ
クφのパルスａ１で入力画素データが有効になると、基
本クロックφのパルスａ２でデータラッチＤＬＡの画素
データロード信号がアクティブ（ハイレベル）になり、
データラッチＤＬＡに画素データが取り込まれる。図２
０では、理解し易いように画素データや画素データロー
ド信号が基本クロックφに同期して変化するように示し
ているが、露光開始信号であるスタート信号がアクティ
ブになる前に画素データが確定していればよいので、必
ずしもこれらの信号が基本クロックφに同期している必
要はない。

【０１９１】データラッチＤＬＡに格納された画素デー
タは、２入力の反転セレクタＳＬ１によって選択されて
ダウンカウンタＤＣ１の反転入力データとなる。以下、
この部分の動作について詳細に説明する。

【０１９２】反転セレクタＳＬ１のセレクト入力信号
Ｓ、すなわち１ＳＴ信号がローレベルのとき、すなわち
リセット解除状態ではＡ入力が選ばれるので、ダウンカ
ウンタＤＣ１のデータ入力端Ｄには画素データの反転デ
ータが入力され、このままの状態でダウンカウンタＤＣ
１のロード信号がアクティブになったとすれば、画素デ
ータの値がそのままダウンカウンタＤＣ１にセットされ
る。

【０１９３】一方、セレクト入力信号Ｓがハイレベルで
あるときには、「画素データを反転し更に１ビット右シ
フトした値」がダウンカウンタＤＣ１にセットされる。
画素データの反転は、データラッチＤＬＡのＱＮ端子の
出力信号を用いることで実現し、１ビット右シフトは反
転セレクタＳＬ１との結線で実現している。以下、上記
「画素データを反転し更に１ビット右シフトした値」に
ついて説明する。

【０１９４】図１３のセンター出し出力の波形に示すよ
うに、ＰＷＭ信号として出力したいのは、「画素クロッ
クの各パルス間の中心位置（近傍）が中心とされた、画
素データに応じたパルス幅のパルス出力」である。この
場合に、画素クロックが到来した時点を時刻０（零）と
すると、「パルス出力の開始時刻」は、画素クロックの
中心までの時間から、出力パルス幅の半分に相当する時
間を引いた時刻である。本実施形態における画素クロッ
クの中心までの時間は、 （画素クロック間隔≒画素データの最大値＝ｘ‘Ｆ
Ｆ’）÷２＝ｘ‘７Ｆ’ であり、出力パルス幅の半分は（画素データ）÷２であ
る。従って、パルス出力の開始時刻Ｔは、 Ｔ＝ｘ‘７Ｆ’−（画素データ）÷２ （１） である。

【０１９５】ところで、ｘ‘７Ｆ’も（画素データ）÷
２も７ビットのデータであるから、７ビットの範囲で考
えれば、上記（１）式の右辺は、（画素データ）÷２と
いうデータの１の補数を表しているので、減算を実行し
なくとも、単にデータを反転することで得られる。

【０１９６】一方、（画素データ）を半分にすること
は、画素データを１ビット右シフトすることと同じこと
であり、またデータの反転とシフトとでは、どちらを先
に実行しても結果は同一であるので、結局、「画素デー
タを反転し更に１ビット右シフトした値」が露光開始時
刻Ｔを表していることになる。

【０１９７】このことを具体的に示すと、例えば画素デ
ータがｘ‘１Ａ’とすると、これは１０進数では‘２
６’である。画素クロックの中心までは‘２５５’の半
分で‘１２７’であるから、パルス出力の開始時刻は１
２７−２６÷２＝１１４で、これを１６進数で表すとｘ
‘７２’となる。一方、ｘ‘１Ａ’を反転するとｘ‘Ｅ
５’で、これを１ビット右シフトするとｘ‘７２’とな
って、上記（１）式の演算結果と同一の値となる。

【０１９８】なお、このデータは７ビットしかないの
で、８ビット構成のダウンカウンタＤＣ１にロードする
ためには、最上位に０（零）を補う必要がある。従っ
て、反転セレクタＳＬ１のＢ入力の最上位ビットは０に
固定する。

【０１９９】また、ここまでの説明では、一般に画素ク
ロック間隔は画素データの最大値よりも大きくとるの
で、パルス出力（ＰＷＭ信号）の中心位置が画素クロッ
クの中心からずれるのではないか、或いはデータを１ビ
ット右シフトしたときの最下位ビットはどうなってしま
うのか、といった疑問が起きるかも知れない。しかしな
がら、これらの疑問は本発明が対象とする用途では問題
とならない。なぜなら、本発明に係る多チャンネルパル
ス幅変調装置は、所定数を越えてＰＷＭ信号のパルス出
力が同時に開始されるのを防止することを主たる目的と
しており、そのためには出力の開始が遅らされ、本実施
形態のように８チャンネルのパルス出力がある場合に
は、最大７クロック分出力が遅れる可能性があるからで
ある。すなわち、パルス出力の中心位置がこの程度ばら
ついても、画質には影響しないということである。

【０２００】画素データがデータラッチＤＬＡに格納さ
れると、露光開始タイミングを示す信号であるスタート
信号がアクティブになるのを待つ状態になる。なお、ス
タート信号は画素クロック（図１３も参照）に同期し
て、基本クロックφの１クロック分の幅でＣＰＵ１０に
よって発生される。

【０２０１】図２０に示すように、スタート信号が基本
クロックφのパルスｂ１でアクティブ（ハイレベル）に
なると、パルスｂ２で１ＳＴ信号がハイレベルになり、
反転セレクタＳＬ１がＢ入力を選択するように切り替え
られる。従って、上述したように、ダウンカウンタＤＣ
１の入力データは、露光開始時刻Ｔを示す「画素データ
を反転し更に１ビット右シフトした値」になる。

【０２０２】ところで、チャンネルが複数ある場合は、
露光開始時刻になっても直ぐに露光できない場合がある
ので、今後は上記「画素データを反転し更に１ビット右
シフトした値」を露光開始要求時刻と呼ぶことにする。

【０２０３】さて、基本クロックφのパルスｂ２の立ち
下がりになるとダウンカウンタＤＣ１のロード信号がア
クティブ（ハイレベル）になり、「画素データを反転し
更に１ビット右シフトした値」がダウンカウンタＤＣ１
にセットされ、露光開始要求時刻までダウンカウントを
始める準備が整う。

【０２０４】２ＮＤ信号がローレベルになるとオアナン
ドゲートＯＲ−ＮＡＮＤのＯＲ側のアンド条件がとれ、
基本クロックφのパルスｂ２の立ち下がりからカウント
イネーブル信号がアクティブ（ハイレベル）になり、パ
ルスｂ３からカウント信号が出始める。ただし、パルス
ｂ３ではダウンカウンタＤＣ１のロード信号が有効なの
で、実際にカウントダウンが始まるのはパルスｂ４から
である。こうして、ダウンカウンタＤＣ１に露光開始要
求時刻のデータがセットされ、ダウンカウントが開始さ
れる。

【０２０５】カウントダウンが進み、基本クロックφの
パルスｃ２でカウント値が０（零）になると、ゼロ信号
がアクティブ（ハイレベル）になり、ナンドゲートＮＡ
ＮＤＣの出力がアクティブ（ローレベル）になる。ナン
ドゲートＮＡＮＤＣの出力がアクティブになると、ナン
ドゲートＮＡＮＤＤとＮＡＮＤＥで構成されるフリップ
フロップＦＦＦがセットされ、露光開始要求信号である
リクエスト信号がアクティブ（ハイレベル）になる。ま
た、ゼロ信号がハイレベルになるとオアナンドゲートＯ
Ｒ−ＮＡＮＤのＯＲ部分のアンド条件が満足されなくな
り、基本クロックφのパルスｃ２の立ち下がりでカウン
トイネーブル信号がノンアクティブ（ローレベル）にな
ってしまうので、これ以降、カウント信号もノンアクテ
ィブの状態になる。この状態は、露光開始許諾信号であ
るグラント信号がアクティブ（ハイレベル）になるまで
続く。なお、図２０では、リクエスト信号を出してから
１クロック後にグラント信号が帰ってくる場合が示され
ている。

【０２０６】ところで、図２０に示したタイムチャート
では１チャンネル分のパルス幅変調回路８０についてし
か示されていないが、実際には他の７チャンネル分のパ
ルス幅変調回路８０も同一のスタート信号を受け取り、
各々の画素データに応じた時刻に露光開始要求信号を発
生させている。

【０２０７】ここで、露光開始要求時刻が同一であるチ
ャンネルが複数存在する場合には、複数のリクエスト信
号が基本クロックのパルスｃ２のタイミングで同時にア
クティブになる。ここで、図２０で対象としているパル
ス幅変調回路８０よりも優先順位が高いパルス幅変調回
路８０が１つ存在する場合、図２０に示すようにグラン
ト信号が１クロック分遅れることになる。グラント信号
が遅れると、露光開始要求時刻が異なるために本来はリ
クエスト信号が競合しない筈であった、別のリクエスト
信号とぶつかる可能性もあり、優先順位が低いチャンネ
ルではグラント信号が最大７クロック分遅れる可能性が
ある。

【０２０８】さて、グラント信号が基本クロックφのパ
ルスｃ３のタイミングでアクティブ（ハイレベル）にな
ると、クリア信号がパルスｃ４のタイミングでアクティ
ブ（ローレベル）になり、ダウンカウンタＤＣ１をプリ
セットするので、ゼロ信号はノンアクティブ（ローレベ
ル）に、リクエスト信号もノンアクティブ（ローレベ
ル）に、更に１ＳＴ信号がローレベルになり、反転セレ
クタＳＬ１の出力データが画素データに切り替わる。

【０２０９】その後、基本クロックφのパルスｃ４の立
ち下がりからダウンカウンタＤＣ１のロード信号がアク
ティブになる。なお、パルスｃ４のローレベルの期間で
は、ダウンカウンタＤＣ１のロード信号とプリセット信
号の両方がアクティブになるが、この部分の動作につい
ては後述する。

【０２１０】基本クロックφのパルスｃ５の立ち上がり
になるとプリセット信号がノンアクティブになり、この
時点でもロード信号が有効なので、結局は画素データが
ダウンカウンタＤＣ１にセットされる。パルスｃ５の立
ち上がりでイネーブル２信号がアクティブ（ローレベ
ル）になるので、ノアゲートＮＯＲＤの入力信号が全て
ローレベルとなり、パルスｃ６の立ち上がりでフリップ
フロップＦＦＤのＱ端子出力がハイレベルとなり、パル
ス出力（ＰＷＭ信号）がアクティブ（ハイレベル）にな
る。

【０２１１】フリップフロップＦＦＤのＱ端子出力がハ
イレベルになるとノアゲートＮＯＲＣの出力がローレベ
ルになるので、イネーブル２信号がアクティブ状態を持
続することになる。これは、アンドゲートＡＮＤＢの出
力がハイレベルになるまで続く。

【０２１２】イネーブル２信号が基本クロックφのパル
スｃ５の立ち上がりでアクティブになると、パルスｃ５
の立ち下がりからカウントイネーブル信号がアクティブ
になり、パルスｃ６からカウント信号がアクティブにな
ってダウンカウンタＤＣ１によるダウンカウントが開始
される。なお、これ以降、データラッチＤＣＡの値は用
いないので、これ以降の任意の時刻に画素データを書き
換えることが可能である。

【０２１３】ダウンカウンタＤＣ１によるダウンカウン
トが進み、基本クロックのパルスｄ２の立ち上がりでカ
ウント値が０（零）になると、ゼロ信号がアクティブ
（ハイレベル）になる。この場合は、１ＳＴ信号がロー
レベルなので、リクエスト信号は出力されないが、代り
に２ＮＤ信号がハイレベルなので、アンドゲートＡＮＤ
Ｂのアンド条件がとれ、出力がハイレベルになる。する
とノアゲートＮＯＲＤの出力がローレベルになるので、
基本クロックφのパルスｄ３の立ち上がりでフリップフ
ロップＦＦＤのＱ端子出力がローレベルになり、ＰＷＭ
信号のパルス出力が終了する。

【０２１４】また、ノアゲートＮＯＲＣの入力が両方と
もローレベルになるので、イネーブル２信号がノンアク
ティブになり、パルスｄ３の立ち下がりでカウントイネ
ーブル信号がノンアクティブになる。カウント信号はパ
ルスｄ３のときにもアクティブになるので、ダウンカウ
ンタＤＣ１はｘ‘００’からｘ‘ＦＦ’になってゼロ信
号はノンアクティブ（ローレベル）になる。これで一連
の動作が全て終了し、リセット解除後と同じ状態に戻る
ことになる。

【０２１５】以上の説明から、本実施形態の特徴を抽出
すると、次のようになる。 ・１つのダウンカウンタＤＣ１を、露光開始要求時刻ま
での計数用と、露光時間の計数用との２役に用いてい
る。 ・露光開始要求時刻データを、画像データを反転し更に
１ビット右シフトして作っている。 ・露光開始許諾信号が来るまで、ダウンカウンタＤＣ１
のクロックを止めることによって回路の状態を凍結し、
幾らでも長時間待機することができる。すなわち、パル
ス幅変調回路の数（チャンネル数）に依存しない。

【０２１６】次に、本発明に特に関係するダウンカウン
タＤＣ１について説明する。本実施形態に係るダウンカ
ウンタＤＣ１は、非同期（リップルキャリー）型のダウ
ンカウンタであるため、一般的にはカウントスピードに
懸念がある。カウントスピードが重要となる場合は通
常、同期カウンタが用いられるが、同期カウンタは使用
するトランジスタ数が多くなり、またクロック毎に変化
する信号が多いので、消費電力やノイズの点で非同期カ
ウンタよりも不利である。しかしながら、本発明におい
て用いられるダウンカウンタはチャンネル数分必要なの
で、できるだけトランジスタ数が少なく、しかも消費電
力と発生するノイズが少ないことが望ましい。そこで、
本発明では非同期カウンタを適用するが、この場合のカ
ウントスピードについて説明する。

【０２１７】図２１には、本実施形態に係るダウンカウ
ンタＤＣ１の要部における各種信号の動作状態例を示す
タイムチャートが示されている。同図に示すように、本
実施形態に係る非同期ダウンカウンタＤＣ１では、或る
ビットのＱ端子出力が‘１’になると、その上のビット
が反転する。従って、カウントスピードが一番遅いの
は、カウント値がｘ‘００’からｘ‘ＦＦ’になるとき
である。図２１は、この場合の例が示されている。最後
に値が確定するのはＱ７端子出力であり、これが１クロ
ック内に確定しないと、通常は不具合が発生する（図２
１では、１クロック内に確定しないように記載してあ
る）。

【０２１８】ところで、本発明におけるダウンカウンタ
の使い方では、Ｑ７端子出力の値は不要で、ゼロ信号の
みが必要である。Ｑ０端子出力がハイレベルになるとノ
アゲートＮＯＲ１の出力がローレベルになり、ノアゲー
トＮＯＲ１の出力がローレベルになるとアンドゲートＡ
ＮＤ１の出力信号であるゼロ信号がノンアクティブ（ロ
ーレベル）になる。すなわち、上位桁の確定がどんなに
遅れても、ゼロ信号には影響しない。この状況は、ゼロ
信号がアクティブ（ハイレベル）になる場合も同様であ
る。

【０２１９】カウント値がｘ‘０１’からｘ‘００’に
なる場合にゼロ信号が変化する。この場合はＱ１からＱ
７の値は既に‘０’（零）に確定しており、Ｑ０端子出
力だけが‘１’から‘０’に変化する。すなわち、ゼロ
信号の信号遅延時間は最下位ビットであるＱ０端子にお
ける遅延状態で決定されることになり、上位桁の値が確
定する時間は全く影響しない。本実施形態では、８ビッ
ト構成のダウンカウンタの場合について説明したが、Ｐ
ＷＭ信号の出力パルス幅の分解能を高めるためにダウン
カウンタのビット数を増やしたり、或いは基本クロック
φの周波数を上げると、基本クロックφの１クロック内
にカウント値が確定しない場合が生じ得るが、本実施形
態のようにゼロ信号だけを利用することにより、非同期
型のダウンカウンタが使用可能である。

【０２２０】本実施形態に係るダウンカウンタＤＣ１は
データがローダブルであるが、一般に使われているカウ
ンタとは構成が異なっている。

【０２２１】図１７には、一般に使われている非同期ロ
ーダブルダウンカウンタの回路構成例が、１ビット分だ
け示されている。この回路ではＤ型フリップフロップの
プリセット端子ＰＲとクリア端子ＣＬに各々２入力ナン
ドゲートが接続されている。各々のナンドゲートの一方
の入力端にはロード信号が入力され、プリセット端子Ｐ
Ｒに接続されているナンドゲートの他方の入力端にはデ
ータ信号Ｄｉが入力され、クリア端子ＣＬに接続されて
いるナンドゲートの他方の入力端にはデータ信号Ｄｉの
反転信号が入力されている。この回路では、ロード信号
がアクティブ（ハイレベル）になると、データ信号Ｄｉ
が‘１’（ハイレベル）の場合はプリセット信号がアク
ティブ（ローレベル）になり、データ信号Ｄｉが‘０’
（ローレベル）の場合はクリア信号がアクティブ（ロー
レベル）になるので、Ｄ型フリップフロップに正しくデ
ータがセットされる。しかしながら、この回路では、デ
ータをセットするために２個のナンドゲートと１個のイ
ンバータが必要であり、例えば、この回路を本実施形態
の８ビット構成のダウンカウンタに適用する場合には、
１６個のナンドゲートと８個のインバータが必要とな
り、更にこれらがチャンネル数倍必要になるという不具
合がある。

【０２２２】一方、図１８には図１７に示した回路から
必要トランジスタ数を若干減らした、カウンタの回路構
成例が示されている。この回路では、クリア端子ＣＬに
接続されているナンドゲートの他方の入力端に、プリセ
ット信号が入力されるように構成されている。この回路
においてロード信号がアクティブになると、データ信号
Ｄｉが‘１’（ハイレベル）の場合はプリセット信号が
アクティブ（ローレベル）になり、するとクリア信号は
ノンアクティブ（ハイレベル）になるのでＤ型フリップ
フロップに‘１’がセットされ、データ信号Ｄｉが
‘０’（ローレベル）の場合はプリセット信号がノンア
クティブ（ハイレベル）のままなので、クリア信号がア
クティブ（ローレベル）になりＤ型フリップフロップに
‘０’がセットされ、何れの場合もＤ型フリップフロッ
プに正しくデータがセットされる。ただし、データ信号
Ｄｉが‘１’の場合はクリア信号に短いパルスが発生す
るので、場合によってはＤ型フリップフロップの出力に
ノイズが発生し、回路動作の不具合の原因となる場合が
あることや、１ビット当り２個のナンドゲートを使うの
で、この場合も使用するトランジスタ数が多いという欠
点がある。

【０２２３】これに対して、図１６に示した本実施形態
に係るダウンカウンタＤＣ１では、各桁に対応するＤ型
フリップフロップＦＦ０〜ＦＦ７のプリセット端子ＰＲ
を共通にしているので、各フリップフロップとも同時に
プリセットがかかり、クリア端子ＣＬにのみ２入力ナン
ドゲートが接続され、このナンドゲートの一方の入力端
にはロード信号が入力され、他方の入力端にはデータの
反転信号が入力されるように構成されている。従って、
本実施形態に係るダウンカウンタＤＣ１の１ビット当り
に必要なナンドゲートは僅か１個であり、多チャンネル
のパルス幅変調装置に好適な構成となっている。

【０２２４】次に、本実施形態においてダウンカウンタ
ＤＣ１にデータがロードされる際の動作について説明す
る。本実施形態でダウンカウンタＤＣ１にデータがロー
ドされるのは、リセット時、図２０における基本クロッ
クφのパルスｂ２のタイミング、及びパルスｃ４とパル
スｃ５のタイミングである。

【０２２５】まず、リセット時はプリセット信号だけが
アクティブになり、ロード信号はノンアクティブなの
で、全てのＤ型フリップフロップＦＦ０〜ＦＦ７が問題
なく‘１’にセットされる。

【０２２６】基本クロックφのパルスｂ２の立ち下がり
でロード信号がアクティブになると、画素データが
‘０’であるビットのクリア信号だけがアクティブ（ロ
ーレベル）になり、Ｄ型フリップフロップが‘０’にセ
ットされる。画素データが‘１’であるビットではプリ
セット信号もクリア信号も、共にノンアクティブ（ハイ
レベル）である。ところで、直前の状態では全てのＤ型
フリップフロップが‘１’であるので、画素データが
‘１’であるビットではＤ型フリップフロップの状態が
そのまま‘１’であり、結局はロード信号が入るとデー
タが正しくセットされたことになる。

【０２２７】次に、基本クロックφのパルスｃ４の立ち
上がりでプリセット信号がアクティブ（ローレベル）に
なると、全てのＤ型フリップフロップが‘１’にセット
される。パルスｃ４の立ち下がりでデータのロード信号
がアクティブになると、画素データが‘１’であるビッ
トはクリア信号がノンアクティブなのでＤ型フリップフ
ロップは‘１’にセットされたままであり、画素データ
が‘０’であるビットではプリセット信号とクリア信号
が同時にアクティブになる。プリセット信号とクリア信
号が同時にアクティブとなった場合のＤ型フリップフロ
ップの動作は当該フリップフロップの構成によって異な
るが、Ｑ端子出力が‘１’になるようなフリップフロッ
プを選べば、ゼロ信号はノンアクティブ（ローレベル）
に確定したままである。基本クロックφのパルスｃ５の
立ち上がりでプリセット信号がノンアクティブになる
と、ロード信号だけがアクティブ状態なので、最終的に
正しいデータがＤ型フリップフロップにセットされる。

【０２２８】すなわち、本実施形態で用いるローダブル
ダウンカウンタとして、図１６に示すような構成のダウ
ンカウンタが利用でき、また、同図に示す本実施形態に
係るダウンカウンタによれば、少ないトランジスタ数で
ダウンカウンタを構成でき、消費電力及び発生ノイズの
点で有利であり、また、カウンタのビット数を増やして
も動作周波数の劣化がない、という効果を奏することが
できる。

【０２２９】以上詳細に説明したように、本実施形態に
係る多チャンネルパルス幅変調装置としてのコントロー
ラ２０２では、複数のパルス幅変調回路から出力された
リクエスト信号において、略同時に有効となったリクエ
スト信号が所定数（本実施形態では１）を越えた場合に
は所定数以下のパルス幅変調回路にパルス幅変調信号の
発生開始許可を示すグラント信号を出力しているので、
略同時に有効になるパルス幅変調信号の数を上記所定数
以下とすることができ、パルス幅変調信号の略同時の有
効化に起因する動作信頼度の低下を防止することができ
る。

【０２３０】また、本実施形態に係るコントローラ２０
２では、予め定めた優先順にグラント信号を出力してい
るので、パルス幅変調信号が略同時に有効にならないよ
うにすることができ、パルス幅変調信号の略同時の有効
化に起因する装置の動作信頼度の低下を確実に防止する
ことができる。

【０２３１】また、本実施形態に係るコントローラ２０
２では、発生すべきパルス幅変調信号のパルス幅を示す
画素データの１の補数（反転データ）を１ビット右シフ
トしたデータを得、該データに対応する時間経過を計数
した後にパルス幅変調信号の出力を開始し、画素データ
に対応する時間経過を計数した後に上記パルス幅変調信
号の出力を停止することによりパルス幅変調信号を生成
しているので、簡易かつ短時間にパルス幅変調信号を得
ることができる。

【０２３２】また、本実施形態に係るダウンカウンタに
よれば、ダウンカウンタに含まれる複数のＤ型フリップ
フロップのプリセット端子を単一のプリセット入力端子
に接続しており、従来必要とされていたプリセット端子
に対応するアンドゲート（又はナンドゲート）を削減し
ているので、安価に構成することができると共に、消費
電力やノイズを低減することができる。

【０２３３】なお、本実施形態では、パルス幅変調回路
８０の時間分解能が２５６（０〜２５５、８ビット構
成）、チャンネル数が８、略同時にパルス出力を開始す
ることができるチャンネル数が１である場合について説
明したが、本発明はこれに限定されるものではなく、時
間分解能は２以上、チャンネル数も２以上、略同時に立
ち上がるパルス出力数も２以上の任意の仕様においても
適用可能である。

【０２３４】時間分解能を上げるには、画像データをラ
ッチするデータラッチＤＬＡと、反転セレクタＳＬ１
と、ダウンカウンタＤＣ１の各々のビット数を増やせば
よい。この中で、ビット数を増やすことによって動作速
度などの影響を受け易いのは非同期型のダウンカウンタ
ＤＣ１であるが、既に説明したように本発明では、ダウ
ンカウンタのビット数を増やしても動作速度の低下がな
い。従って、容易に様々な分解能の用途に適用可能であ
る。

【０２３５】チャンネル数を増やす場合は、調停回路Ｔ
Ｃの入出力数が増える。この回路は構成が単純であり、
容易に多数のチャンネル化に対応可能である。例えば、
チャンネルが１６本ある場合の回路構成例を図２２に示
す。この回路構成例では、出力信号Ｏ１〜Ｏ１６を生成
しているアンドゲートの入力信号数を５以内に納めるた
めに、４ビット毎に纏めて優先順位が低いチャンネルへ
の禁止信号としている。

【０２３６】本実施形態では、調停回路ＴＣとして８入
力のプライオリティ回路をあげているが、この回路は構
成が単純で動作が速いという利点を有する一方で、予め
優先順位が決まっており、また、同時に出力されるグラ
ント信号（露光開始許諾信号）が１本に固定されている
という欠点がある。

【０２３７】優先順位を柔軟に変えたり、同時に出力す
るグラント信号を複数にしたい場合には、図２３に示す
ようにＣＰＵを用いてプログラムコントロールする形態
を適用することが考えられる。図２４には、この場合の
要部における各種信号の動作状態を示すタイムチャート
が示されている。

【０２３８】ＣＰＵは適当なタイミングで基本クロック
φとは非同期のＲ信号をアクティブ（ローレベル）に
し、入力信号Ｉ１〜Ｉ４の状態を読み取る。この動作
は、図２４における基本クロックのパルス３付近に対応
する。ここで、入力信号Ｉ１〜Ｉ４の何れかがアクティ
ブ（ハイレベル）であり、リクエスト信号を出力してい
る場合は、ＣＰＵがプログラムに従ってＤ１〜Ｄ４の何
れかの端子（１本又は複数本）をハイレベルにし、ライ
トクロックＷをアクティブ（ローレベル）にする。する
と図２３におけるＤ型フリップフロップＦＦ１〜ＦＦ４
の何れかのＱ端子出力（図２４ではＱ１端子出力）がラ
イトクロックＷの立ち上がりタイミングで‘１’にな
る。グラント信号は基本クロックφに同期しており、し
かも１クロック幅でなければならないので、Ｑ１端子出
力を基本クロックのパルス９でサンプリングし、出力信
号Ｏ１がアクティブ（ハイレベル）になると直ぐにＱ１
端子出力をクリアする。するとパルス１０では出力信号
Ｏ１がローレベルになる。

【０２３９】このようにして、図２３に示すような構成
を用いれば、調停のアルゴリズムを柔軟に変更できる。
ただし、図２３に示す回路構成ではリクエスト信号が入
力されてからグラント信号が出力されるまでの時間差が
大きいという欠点がある。しかしながら、既に説明した
ように本実施形態に係るパルス幅変調回路８０では、リ
クエスト信号を出力してからグラント信号が入力される
まで、幾らでも待つことができる。従って、グラント信
号の遅れによって出力パルス（ＰＷＭ信号）の中心位置
が変動するが、この変動が画質に影響しなければ、この
遅れは全く問題とはならない。

【０２４０】

【発明の効果】請求項１記載の多チャンネルパルス幅変
調装置によれば、複数のパルス幅変調信号発生手段によ
って発生されるパルス幅変調信号が所定数を越えて略同
時に有効になるか否かを判定し、該判定結果に基づいて
略同時に有効になるパルス幅変調信号の数が上記所定数
以下となるようにしているので、パルス幅変調信号の略
同時の有効化に起因する動作信頼度の低下を防止するこ
とができる、という効果が得られる。

【０２４１】また、請求項２記載の多チャンネルパルス
幅変調装置によれば、パルス幅変調信号が略同時に有効
にならないようにしているので、パルス幅変調信号の略
同時の有効化に起因する装置の動作信頼度の低下を確実
に防止することができる、という効果が得られる。

【０２４２】また、請求項３記載の多チャンネルパルス
幅変調装置によれば、複数のパルス幅変調信号が略同時
に有効にならないようにしているので、パルス幅変調信
号の略同時の有効化に起因する装置の動作信頼度の低下
を確実に防止することができる、という効果が得られ
る。

【０２４３】また、請求項４記載の多チャンネルパルス
幅変調装置によれば、パルス幅変調信号が略同時に有効
になるか否かの判定を、複数のパルス幅変調信号発生手
段の各々によって発生するパルス幅変調信号のパルス幅
を示す幅データが略等しいか否か、又は複数のパルス幅
変調信号発生手段に、発生すべきパルス幅変調信号の発
生予定タイミングを示す予定タイミング信号を当該パル
ス幅変調信号の発生以前に出力する機能を備えておき、
複数のパルス幅変調信号発生手段の各々から出力された
予定タイミング信号が示す発生予定タイミングが略等し
いか否かに基づいて行っているので、前者の場合は簡易
かつ高速に判定を行うことができ、後者の場合は高精度
に判定を行うことができる、という効果が得られる。

【０２４４】また、請求項５記載の多チャンネルパルス
幅変調装置によれば、複数のパルス幅変調信号発生手段
から出力された要求信号において、略同時に有効となっ
た要求信号が所定数を越えた場合には所定数以下のパル
ス幅変調信号発生手段にパルス幅変調信号の発生開始許
可を示す許可信号を出力しているので、略同時に有効に
なるパルス幅変調信号の数を上記所定数以下とすること
ができ、パルス幅変調信号の略同時の有効化に起因する
動作信頼度の低下を防止することができる、という効果
が得られる。

【０２４５】また、請求項６記載の多チャンネルパルス
幅変調装置によれば、予め定めた優先順に許可信号を出
力しているので、パルス幅変調信号が略同時に有効にな
らないようにすることができ、パルス幅変調信号の略同
時の有効化に起因する装置の動作信頼度の低下を確実に
防止することができる、という効果が得られる。

【０２４６】また、請求項７記載の多チャンネルパルス
幅変調装置によれば、請求項５又は請求項６記載の発明
と同様の効果を奏することができると共に、発生すべき
パルス幅変調信号のパルス幅を示す幅データの１の補数
を１ビット右シフトした変換データを得、該変換データ
に対応する時間経過を計数した後にパルス幅変調信号の
出力を開始し、幅データに対応する時間経過を計数した
後に上記パルス幅変調信号の出力を停止することにより
パルス幅変調信号を生成しているので、簡易かつ短時間
にパルス幅変調信号を得ることができる、という効果が
得られる。

【０２４７】更に、請求項８記載のダウンカウンタによ
れば、ダウンカウンタに含まれる複数のフリップフロッ
プのプリセット端子を単一のプリセット入力端子に接続
しており、従来必要とされていたプリセット端子に対応
するアンドゲート（又はナンドゲート）を削減している
ので、安価に構成することができると共に、消費電力や
ノイズを低減することができる、という効果が得られ
る。

【図面の簡単な説明】

【図１】実施の形態に係る画像記録装置の斜視図であ
る。

【図２】実施の形態に係る画像記録装置の正面図であ
る。

【図３】実施の形態に係る画像記録装置の内部構成を示
す側面断面図である。

【図４】露光部の概略構成を示す正面図である。

【図５】光源部におけるＬＥＤチップの配置状態の概要
を示す平面図である。

【図６】主走査ラインの状態及び副走査ピッチを示す感
光材料平面図である。

【図７】実施の形態に係るコントローラ内の光源部を点
灯させる部分の構成を示すブロック図である。

【図８】実施の形態に係るＰＷＭジェネレータの構成を
示すブロック図である。

【図９】実施の形態に係るコントローラのＣＰＵで実行
されるプログラムのフローチャートである。

【図１０】実施の形態に係るＰＷＭジェネレータのコン
トロールロジックで実行されるプログラムのフローチャ
ートである。

【図１１】実施の形態に係るコントローラの動作の説明
に供するタイムチャートである。

【図１２】実施の形態とは異なる形態において適用され
る論理回路例を示す回路図である。

【図１３】従来の技術の説明に供するタイムチャートで
ある。

【図１４】従来の技術の問題点の説明に供する図であ
り、（Ａ）は端出し出力の場合の問題点の回避方法の説
明に供するタイムチャートであり、（Ｂ）はセンター出
し出力の場合の問題点の説明に供するタイムチャートで
ある。

【図１５】第２実施形態に係るコントローラ内の光源部
を点灯させる部分の回路構成を示す回路図である。

【図１６】第２実施形態に係るダウンカウンタの回路構
成を示す回路図である。

【図１７】従来のダウンカウンタの回路構成例を示す回
路図である。

【図１８】従来のダウンカウンタの別の回路構成例を示
す回路図である。

【図１９】第２実施形態におけるリセット時のパルス幅
変調回路の要部における各種信号の動作状態を示すタイ
ムチャートである。

【図２０】第２実施形態におけるＰＷＭ信号生成時のパ
ルス幅変調回路の要部における各種信号の動作状態を示
すタイムチャートである。

【図２１】第２実施形態に係るダウンカウンタの要部に
おける各種信号の動作状態例を示すタイムチャートであ
る。

【図２２】チャンネルが１６本ある場合の調停回路の回
路構成例を示す回路図である。

【図２３】調停回路としてＣＰＵを用いてプログラムコ
ントロールする形態を適用する場合の回路構成例を示す
回路図である。

【図２４】図２３の調停回路の要部における各種信号の
動作状態を示すタイムチャートである。

【符号の説明】

１０ ＣＰＵ（判定手段） ２８ｍ ＰＷＭスタート予定データ（予定タイミング
信号） ４８ｍ パルス幅変調信号 ５０ｍ ＰＷＭジェネレータ（パルス幅変調信号発生
手段） ５２ コントロールロジック ７０ｍ 遅延設定データ（タイミング信号） ８０ パルス幅変調回路（パルス幅変調信号発生手
段） １７６ 露光部 ２０２ コントローラ（多チャンネルパルス幅変調装
置） ２０４ フルカラー画像形成用光源部 ２０８ ＬＥＤチップ ＤＣ１ ダウンカウンタ ＤＬＡ データラッチ（変換手段） ＦＦＤ Ｄ型フリップフロップ（パルス生成手段） ＴＣ 調停回路（調停手段）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 豊田 高史 三重県鈴鹿市伊船町1900番地 鈴鹿富士ゼ ロックス株式会社内 Ｆターム(参考） 2C162 AE03 AE28 AE47 AF16 AF17 AF34 AF35 AF89 FA17 2C362 AA12 AA16 BA66 BA70 BB38 EA23

Claims (8)

【特許請求の範囲】
1. 【請求項１】 各々パルス幅変調信号を発生すると共
   に、各々発生タイミングのずらし量を示すタイミング信
   号が入力された場合には該タイミング信号に応じて発生
   タイミングをずらしたパルス幅変調信号を発生する複数
   のパルス幅変調信号発生手段と、 前記複数のパルス幅変調信号発生手段によって発生され
   るパルス幅変調信号が所定数を越えて略同時に有効にな
   るか否かを判定し、該判定結果に基づいて略同時に有効
   になるパルス幅変調信号の数が前記所定数以下となるよ
   うに前記タイミング信号を生成して対応するパルス幅変
   調信号発生手段に出力する判定手段と、 を備えた多チャンネルパルス幅変調装置。
2. 【請求項２】 前記判定手段は、前記判定結果に基づい
   てパルス幅変調信号が略同時に有効にならないように前
   記タイミング信号を生成して対応するパルス幅変調信号
   発生手段に出力することを特徴とする請求項１記載の多
   チャンネルパルス幅変調装置。
3. 【請求項３】 前記所定数が１であることを特徴とする
   請求項１記載の多チャンネルパルス幅変調装置。
4. 【請求項４】 前記判定手段は、前記パルス幅変調信号
   が略同時に有効になるか否かの判定を、前記複数のパル
   ス幅変調信号発生手段の各々によって発生するパルス幅
   変調信号のパルス幅を示す幅データが略等しいか否か、
   又は前記複数のパルス幅変調信号発生手段に、発生すべ
   きパルス幅変調信号の発生予定タイミングを示す予定タ
   イミング信号を当該パルス幅変調信号の発生以前に前記
   判定手段に出力する機能を備えておき、前記複数のパル
   ス幅変調信号発生手段の各々から入力された前記予定タ
   イミング信号が示す発生予定タイミングが略等しいか否
   かに基づいて行うことを特徴とする請求項１乃至請求項
   ３の何れか１項記載の多チャンネルパルス幅変調装置。
5. 【請求項５】 各々パルス幅変調信号の発生開始許可を
   要求する要求信号を出力すると共に、パルス幅変調信号
   の発生開始許可を示す許可信号が入力された際に前記要
   求信号の出力を停止し、パルス幅変調信号の発生を開始
   する複数のパルス幅変調信号発生手段と、 前記複数のパルス幅変調信号発生手段から出力された要
   求信号が入力されると共に、略同時に有効となった要求
   信号が所定数以下の場合には対応するパルス幅変調信号
   発生手段に許可信号を出力し、前記所定数を越えた場合
   には前記所定数以下のパルス幅変調信号発生手段に許可
   信号を出力する調停手段と、 を備えた多チャンネルパルス幅変調装置。
6. 【請求項６】 前記調停手段は、予め定めた優先順に前
   記許可信号を出力することを特徴とする請求項５記載の
   多チャンネルパルス幅変調装置。
7. 【請求項７】 前記パルス幅変調信号発生手段が、 発生すべきパルス幅変調信号のパルス幅を示す幅データ
   の１の補数を１ビット右シフトした変換データを得る変
   換手段と、 前記変換データに対応する時間経過を計数した後に前記
   パルス幅変調信号の出力を開始し、前記幅データに対応
   する時間経過を計数した後に前記パルス幅変調信号の出
   力を停止することにより前記パルス幅変調信号を生成す
   るパルス生成手段と、 を備えたことを特徴とする請求項５又は請求項６記載の
   多チャンネルパルス幅変調装置。
8. 【請求項８】 各々プリセット端子及びクリア端子を備
   え、かつ縦列接続されたエッジトリガー型の複数のフリ
   ップフロップと、 前記複数のフリップフロップのプリセット端子の全てに
   接続されたプリセット入力端子と、 各々前記複数のフリップフロップのクリア端子に出力端
   子が接続された２入力の複数のアンドゲートと、 前記複数のアンドゲートの一方の入力端子の全てに接続
   されたロード信号入力端子と、 各々前記アンドゲートの他方の入力端子に接続された複
   数のデータ入力端子と、 前記複数のフリップフロップの保持している値が全て零
   となったことを検出して検出信号を出力する検出回路
   と、 を備えたダウンカウンタ。