JP2839620B2

JP2839620B2 - クロック生成用ｐｌｌ回路

Info

Publication number: JP2839620B2
Application number: JP2030702A
Authority: JP
Inventors: 潔立石
Original assignee: PAIONIA KK
Current assignee: PAIONIA KK
Priority date: 1990-02-09
Filing date: 1990-02-09
Publication date: 1998-12-16
Anticipated expiration: 2013-12-16
Also published as: JPH03235270A

Description

【発明の詳細な説明】技術分野本発明は、クロック生成用PLL（フェーズ・ロックド
・ループ）回路に関し、特にディスクからの読取信号中
に含まれるクロック成分に位相同期したクロックを生成
するPLL回路に関する。

背景技術ディスク状記録担体への情報の記録方式として、CAV
（定角速度）方式とCLV（定線速度）方式とがある。CLV
記録方式によるディスク（以下、単にCLVディスクと称
する）は、CAV記録方式によるディスクに比して約２倍
の情報を記録することができるという利点を有してい
る。このため、CD（コンパクト・ディスク）と称される
ディジタル・オーディオ・ディスクや、CDと基本的な記
録フォーマットが同一であってディジタル・データの記
録媒体として用いられるCD−ROMでは、CLV記録方式が採
られている。

このCLVディスクからの記録情報の読取りは、クロッ
ク生成用PLL回路によってディスクからの読取信号中に
含まれるクロック成分に位相同期したクロックを生成し
て再生クロックとし、この再生クロックに基づいて行な
われるようになっている。

ところで、近年、CD−ROMから所望のデータを迅速に
読み出すために、CD−ROMの高速アクセス化が進められ
ている。しかしながら、CLDディスクを演奏する場合
は、情報読取点のディスク半径位置に応じてディスクの
回転速度が変化し、しかもディスクを回転駆動するスピ
ンドルモータの回転追従性に限界があることから、所望
アドレスへのアクセス後回転速度が規定線速度に安定す
るまでに時間がかかり、データの読出し開始までに時間
を要するため、データの読出し開始までの時間を含めた
アクセス時間の短縮に限界があった。

そこで、本出願人は、ディスクが回転する回転速度に
応じた周波数の速度信号を発生するようにし、この速度
信号の周波数が所定の周波数に一致するように、即ち情
報読取点のディスク半径位置に拘らずディスクが定角速
度で回転するように速度制御を行なうことにより、スピ
ンドルモータの回転追従性を不要とし、高速アクセス化
を図ったディスク演奏装置を特願平１−199884号にて提
案している。

このように、CD−ROM等のCLVディスクを定角速度にて
演奏する場合、情報読取点のディスク半径位置に応じて
線速度が変化するため、ディスクの内周に比べて外周の
データのビットレートは２倍以上高くなる。この場合、
クロック生成用PLL回路のロックインレンジは２倍以上
必要となる。しかしながら、通常のCDプレーヤにおける
従来のクロック生成用PLL回路のロックインレンジは±
５％程度であることから、高速アクセス化を図るべくCL
Vディスクを定角速度にて演奏する場合には、従来のク
ロック生成用PLL回路をそのまま使用したのでは線速度
の変化に対応できないことになる。

発明の概要［発明の目的］そこで、本発明は、PLL回路のロックインレンジを実
質的に拡大することにより、CLVディスクの演奏の際に
おける線速度の変化にも対応可能なクロック生成用PLL
回路を提供することを目的とする。

［発明の構成］本発明によるクロック生成用PLL回路は、所定の線速
度にて情報が記録されたディスクを演奏するディスク演
奏装置において、前記ディスクからの読取信号中に含ま
れるクロック成分に位相同期したクロックを生成して再
生クロックとするクロック生成用PLL回路であって、電
圧制御発振器と、前記読取信号中のクロック成分と前記
電圧制御発振器の発振出力に基づくクロックとの位相差
に応じた位相エラー信号を発生する位相比較手段と、情
報読取点の前記ディスク上における半径位置に対応した
レベルの補正信号を発生する手段と、前記PLL回路がア
ンロック状態にあることを検出する検出手段と、前記ア
ンロック状態において前記電圧制御発振器の発振周波数
を増加又は減少させるための制御信号を発生する手段
と、前記位相エラー信号に対して前記補正信号及び前記
制御信号を加算して前記電圧制御発振器の制御信号とす
る手段とを備えた構成となっている。

［発明の作用］本発明によるクロック生成用PLL回路においては、読
取信号中のクロック成分と電圧制御発振器の発振出力に
基づくクロックとの位相差に応じた位相エラー信号を発
生すると共に、情報読取点のディスク半径位置に対応し
たレベルの補正信号及びPLL回路がアンロック状態にあ
るとき電圧制御発振器の発振周波数を増減させるための
制御信号を発生することとし、前記位相エラー信号に対
して前記補正信号及び前記制御信号を加算して電圧制御
発振器の制御信号とする。

実施例以下、本発明の実施例を図に基づいて詳細に説明す
る。

第１図において、１はCLVディスクであり、このディ
スク１にはディジタル情報データが例えばEFM（Eight t
o Fourteen Modulation）方式によって記録されてい
る。このディスク１はスピンドルモータ２によって回転
駆動され、その記録情報は光学式ピックアップ３によっ
て読み取られる。ピックアップ３は、ディスク半径方向
において移動自在に設けられたスライダー（図示せず）
により担持されている。このピックアップ３から出力さ
れる読取RF信号はRF補償回路４に供給される。

RF補償回路４において位相及び周波数特性の補償がな
されたRF信号は、データスライス回路５で波形整形され
て方形波パルスのEFM信号に変換される。このEFM信号は
ラッチ回路６のデータ（Ｄ）入力になると共に、本発明
によるクロック生成用PLL回路７に供給される。クロッ
ク生成用PLL回路７は、EFM信号系列中のクロック成分を
抽出し、抽出されたクロック成分に同期した所定周波数
のパルスを生成して再生クロックとして出力するもので
ある。このクロック生成用PLL回路７の具体的な構成に
ついては後述する。ラッチ回路６は、クロック生成用PL
L回路７で生成された再生クロックをクロック入力と
し、この再生クロックに同期したEFM信号を出力する。
以下、ラッチ回路６でのラッチ前のEFM信号をEFMI信
号、ラッチ後のEFM信号をEFMO信号と称する。

EFMO信号はクロック生成用PLL回路７及びEFM復調回路
８に供給される。EFM復調回路８はEFMO信号の復調処理
並びに誤りの検出及び訂正を行なってEFMデータを復調
する構成となっている。このEFM復調回路８から出力さ
れたディジタルデータはデコーダ９に供給される。デコ
ーダ９は、復調データを復号処理して画像データや各種
のコントロールデータに変換すると共にアドレスデータ
を分離して出力する構成となっている。このデコーダ９
から出力されたアドレスデータはシステムコントローラ
11に供給され、アドレスデータを除く他のデータはバッ
ファメモリ10に一旦書込まれた後データバス（図示せ
ず）に高速で転送される。

スピンドルモータ２の回転速度に応じた周波数の速度
信号を発生する回転速度検出器12が設けられている。こ
の回転速度検出器12は、例えば、スピンドルモータ２に
内蔵されかつ当該モータ回転数に応じた周波数のパルス
を発生する周波数発電機からなっている。この回転速度
検出器12の出力である検出速度信号はCAVサーボ回路13
に供給されている。CAVサーボ回路13は、例えば、シス
テムコントローラ11から出力される所定の規定回転速度
値ω_０に対応した規定速度信号と回転速度検出器12から
の検出速度信号との差を検出し、この差信号に応じてス
ピンドルモータ２を駆動制御する構成となっている。

システムコントローラ11はマイクロコンピュータによ
って構成され、システム全体の動作制御及び外部との制
御情報の交信を行なうと共に、操作部（図示せず）から
供給されるサーチ指令に応答して駆動回路14を介してス
ライダーモータ15に駆動信号を供給することによりピッ
クアップ３の情報読取点を指定されたアドレスまで移動
させる制御も行なう。

かかる構成のディスク演奏装置において、CAVサーボ
回路13は、ディスク１の回転速度がピックアップ３の情
報読取点のディスク半径位置に拘らずシステムコントロ
ーラ11により指定された規定回転速度値ω_０になるよう
にスピンドルモータ２を駆動制御する。また、サーチ指
令が発せられると、システムコントローラ11は、ピック
アップ３の情報読取点が指定されたアドレスまで移動す
るように駆動回路14を介してスライダーモータ15を駆動
制御する。このサーチ動作中においても、ディスク１の
回転速度は、CAVサーボ回路13によって角速度が規定回
転速度値ω_０になるように制御される。したがって、サ
ーチ動作によってディスク１の回転速度を急速に加減速
する必要がなく、スピンドルモータの回転追従性が問題
となることがないため、高速アクセス化が可能となる。

なお、CLVディスクを角速度が一定となるように回転
させると、ピックアップ３の情報読取点のディスク半径
位置に応じて線速度が変化するため、読取EFM信号中の
クロック成分の周波数もディスク半径位置に応じて変化
することになる。このクロック成分の周波数の変化に対
応応できるようになされたのが、本発明によるクロック
生成用PLL回路７である。

以下に、本発明によるクロック生成用PLL回路７の一
実施例につき第２図に基づいて説明する。

第２図において、データスライス回路５（第１図）の
出力であるEFMI信号は位相比較器21の一入力となる。位
相比較器21の比較出力はLPF（ローパスフィルタ）22に
供給され、その低域成分のみが位相エラー信号として導
出されて加算器23に供給される。加算器23の加算出力
は、例えば第３図に示す如き入出力特性を有するリミッ
タ24を経てVCO（電圧制御発振器）25の制御電圧とな
る。VCO25は、例えば第４図に示すように、CMOSのイン
バータを奇数個（本例では、３個）を用いたリング・オ
シレータであり、CMOSの電源電圧を変化させることによ
って発振周波数を広範囲で可変な構成となっている。ま
た、リミッタ24を設けてVCO25の制御電圧の上側を６
［Ｖ］に抑えているのは、VCO25の制御電圧がCMOSの最
大電源電圧を越えないようにするためであり、又下側を
３［Ｖ］に抑えているのは、３［Ｖ］以下になると発振
状態が不安定になるためである。VCO25の発振周波数は
分周器26で1/2分周されて再生クロックとして導出され
ると共に、位相比較器21の他入力となる。

再生クロックは分周器27で更に1/128×８分周され、f
/Vコンバータ28で周波数に応じた電圧に変換され、LPF2
9を経ることによって情報読取点のディスク半径位置に
対応したレベルの補正電圧として導出される。この補正
電圧は加算器23に供給されて先の位相エラー信号に加算
される。

再生クロックは更に、22T大小比較器30、同期検出器3
1及び周期ゲートパルス発生器32にも供給される。22T大
小比較器30は、EFM信号中のフレーム同期信号、即ち11T
（Ｔは再生クロックの周期）と11Tの繰返しの22Tが１周
期で最大幅となることを利用し、その最大幅Ｗが22Tに
対して大か小か或は一致するかの比較を行ない、一方の
検出出力ＡがＷ＞22Tのとき高レベル、それ以外のとき
低レベルとなり、他方の検出出力ＢがＷ＝22Tのとき低
レベル、それ以外のとき高レベルとなるように構成され
ている。その具体的な構成については後述する。

同期検出器31は、EFMO信号をも入力とし、第５図に示
すように、EFMO信号（ｃ）中において11Tが２回繰り返
したことを検出して1Tの間高レベルとなる同期検出パル
ス（ｄ）を出力する構成となっている。この同期検出パ
ルス（ｄ）は、22T大小比較器30、同期ゲートパルス発
生器32及びロック検出器33に供給される。同期ゲートパ
ルス発生器32は同期検出パルス（ｄ）でリセットされる
588進カウンタを含み、１つ前の同期検出パルスから再
生クロック（ｂ）をカウントし、カウント値584〜１の
期間、即ち再生クロックの６クロック分の間高レベルと
なる同期ゲートパルス（ｅ）を出力する構成となってい
る。ロック検出器33は、第６図に示すように、同期検出
パルス（ｄ）が数回連続して同期ゲートパルス（ｅ）内
に入ったときロック状態とみなし、同期検出パルス
（ｄ）が同期ゲートパルス（ｅ）内に存在しない状態が
複数回連続したときロック外れとみなして高レベルのロ
ック外れ検出信号（ｆ）を出力する構成となっている。

22T大小比較器30の一方の検出出力Ａはバッファ34に
供給され、他方の検出出力ＢはNANDゲート35の一入力と
なる。NANDゲート35はロック検出器33の出力を他入力と
している。バッファ34はその出力端に電源電圧V_CCを1/2
に分圧する抵抗分圧回路R,Rが接続され、NANDゲート35
の出力が高レベルにあるときその出力端が高インピーダ
ンス状態となるように構成されており、これにより接地
レベル、V_CC/2及びV_CCの３レベルのうちの１を出力する
いわゆる３値バッファとなっている。この３値バッファ
34の出力は減算器36でV_CC/2が減ぜられた後、LPF37を経
て先の加算器23に供給されて位相エラー信号に加算され
る。

次に、22T大小比較器30の具体的な構成につき、第７
図に基づいて第８図のタイミングチャートを参照しつつ
説明する。

第７図において、再生クロックをクロック入力とする
カウンタ41が設けられており、このカウンタ41はEFMO信
号の同期してパルス発生器42から発生されるパルス１に
よってそのカウント値がクリアされる。カウンタ41のカ
ウントデータＱはコンパレータ43,44の各Ｐ入力とな
る。コンパレータ43,44は各々、カウンタ41のカウント
値22,23を表わすデータをＱ入力とし、Ｐ≧Ｑなるとき
比較出力を発生する。これら比較出力はフリップフロッ
プ（FF）45,46の各セット（Ｓ）入力となる。FF45,46の
各Ｑ出力（ｂ），（ｃ）はＤ−FF47,48の各Ｄ入力とな
る。

一方、再生クロックは同期検出器31から出力される同
期検出パルスに同期した分周器49で1/147×４分周され
る。なお、再生クロックの周波数をf_C、フレーム同期信
号の周波数をf_Fとすると、f_F＝588f_Cの関係がある。分
周器49の分周クロックは1/N分周器50で分周されてパル
ス発生器51に供給されると共にＤ−FF47,48の各クロッ
ク入力となり、さらに1/M分周器52で分周されてパルス
発生器53に供給される。パルス発生器51は1/N分周器50
の分周クロックに同期したパルス２（ａ）を発生してFF
45,46の各リセット入力とする。パルス発生器53は1/M分
周器52の分周クロックに同期したパルス３を発生してＤ
−FF47,48の各プリセット入力とする。Ｄ−FF47,48の各
Ｑ出力（ｅ），（ｆ）はＤ−FF54,55のＤ入力となる。
Ｄ−FF54,55は1/M分周器52の分周クロックをクロック入
力としている。Ｄ−FF54のＱ出力（ｇ）は先の検出出力
Ａとして導出されると共に論理ゲート56の一入力とな
る。論理ゲート56はＤ−FF55のＱ出力（ｈ）を他入力と
している。論理ゲート56の出力は先の検出出力Ｂとして
導出される。

次に、かかる構成の22T大小比較器30を備えた本発明
によるクロック生成用PLL回路７の回路動作について説
明する。

ロック検出器33において、第５図に示すように、フレ
ーム同期信号をパターン検出することによって同期検出
器31から出力される同期検出パルス（ｄ）を同期ゲート
パルス（ｅ）内に数回連続して検出できたとき、PLL回
路７がロック状態（Ｗ＝22T）にあるとみなす。このと
き、ロック検出器33の出力が低レベルとなり、NANDゲー
ト35の出力が高レベルにあるので、３値バッファ34の出
力端が高インピーダンス状態となり、第８図に示すよう
に、３値バッファ34の出力（ｊ）としてV_CC/2なるレベ
ルの出力が導出されて減算器36に供給される。減算器36
ではV_CC/2が減じられ、その出力は接地レベルとなるた
め、LPE37は接地レベルに固定となる。

一方、第６図に示すように、同期検出パルス（ｄ）が
同期ゲートパルス（ｅ）内に存在しない状態が複数回連
続したときには、ロック検出器33においてPLL回路７の
ロックが外れたとみなす。このとき、ロック検出器33か
ら高レベルのロック外れ検出信号（ｆ）が出力され、又
ロック外れであることからＷ≠22Tであり、22T大小比較
器30の検出出力Ｂが高レベルとなる。これにより、NAND
ゲート35の２入力が共に高レベルとなり、その出力が低
レベルとなるため、第８図に示すように、３値バッファ
34の出力（ｊ）として22T大小比較器30の検出出力Ａの
レベルがそのまま導出されることになる。

このアンロック状態において、22T大小比較器30は、E
FM信号中のフレーム同期信号、即ち11Tと11Tの繰返し同
期の最大幅ＷがＷ＞22Tのとき高レベル（V_CCレベル）、
Ｗ＜22Tのとき低レベル（接地レベル）の検出出力Ａを
発生する。したがって、Ｗ＞22Tのときには、＋V_CC/2な
るレベルの制御信号が位相エラー信号に加算されてVCO2
5の発振周波数を増加すべく粗調サーボが行なわれ、Ｗ
＜22Tのときには、−V_CC/2なるレベルの制御信号が位相
エラー信号に加算されてVCO25の発振周波数を減少すべ
く粗調サーボが行なわれることになる。その結果、PLL
回路７のロックインレンジが実質的に拡大したことにな
る。

ところで、CLVディスクを定角速度にて回転駆動する
場合において、ディスク内周では線速度が遅いことか
ら、PLL回路７のロック時の再生クロックの周波数は低
いので、VCO25の発振周波数６も低くなければならな
く、逆にディスク外周では線速度が速いことから、ロッ
ク時の再生クロックの周波数は高いので、VCO25の発振
周波数も高くなければならない。今、VCO25が第９図に
示す如き特性を持つものとするとき、内外周での再生ク
ロックの周波数比を2.5倍とすると、内周でのロック電
圧は3V,外周でのロック電圧は4.5Vとなり、外周の方が
内周に比して1.5Vだけ高い。すなわち、内周を基準とす
ると、外周では1.5V分のオフセットが存在することにな
る。通常のCDプレーヤでは、PLL回路のロックインレン
ジはせいぜい±５％程度であるが、20MHzを基準とすれ
ば、VCO25の発振周波数の可変範囲を10MHz〜30MHzとす
ると、20MHz±50％となり、１桁以上のロックレンジの
拡大が必要となる。この1.5Vのオフセット分を位相比較
器21による位相エラー信号のみで補償するには、LPF22
の低域ブーストを過大なものにしなければならず、LPF2
2を構成するアンプのダイナミックレンジも過大なもの
となる。

ところが、本発明においては、分周器27、f/Vコンバ
ータ28及びLPF29によってディスク内周では3V、外周で
は4.5Vになるように、情報読取点のディスク半径位置に
対応したレベルの補正電圧を生成し、これを位相エラー
信号に加算しているので、ロック時の位相エラー信号の
電圧は零を中心として、主に偏芯成分によって上下変動
することになり、上記オフセット分を除去できることに
なる。このとき、VCO25の制御電圧は内周では3Vを中心
に、偏芯成分で揺れることになる。

なお、上記実施例においては、CLVディスクを定角速
度にて回転駆動する場合、即ち情報読取点のディスク半
径位置に応じて線速度が変化する場合について説明した
が、ディスクからの記録情報の読取りの高速化を図るた
めに、通常の規定線速度よりも高速、例えば２倍、４倍
等の線速度で記録情報を読み取るような場合には適用可
能である。

また、上記実施例では、粗調サーボをかけるための制
御信号を22T大小比較器30を用いて生成する構成とした
が、22T大小比較器30の代りに例えば特公平１−32588号
公報に開示された検出器を用いても良く、要は、EFM信
号の特徴である3T〜11T以外の信号はロック外れとみな
し、PLL回路７に対して粗調サーボをかけ得るものであ
れば良いのである。

さらに、分周器27、f/Vコンバータ28及びLPF29によっ
て情報読取点のディスク半径位置に対応したレベルの補
正電圧を生成するとしたが、これに限定されるものでは
なく、例えば、ピックアップ３を担持するスライダー
（図示せず）のディスク１の半径方向における相対位置
に応じた電圧を発生するように設けられたポテンショメ
ータからなる位置検出器を設け、その電圧を用いるよう
にすることも可能である。

発明の効果以上説明したように、本発明によるクロック生成用PL
L回路においては、読取信号中のクロック成分と電圧制
御発振器の発振出力に基づくクロックとの位相差に応じ
た位相エラー信号を発生すると共に、情報読取点のディ
スク半径位置に対応したレベルの補正信号及びPLL回路
がアンロック状態にあるとき電圧制御発振器の発振周波
数を増減させるための制御信号を発生することとし、前
記位相エラー信号に対して前記補正信号及び前記制御信
号を加算して電圧制御発振器の制御信号とする構成とな
っていることにより、PLL回路のロックインレンジを実
質的に拡大することができるため、CLVディスクの演奏
の際における線速度の変化にも対応できることになる。

【図面の簡単な説明】

第１図は本発明によるクロック生成用PLL回路を備えた
ディスク演奏装置の構成の一例を示すブロック図、第２
図は本発明によるクロック生成用PLL回路の一実施例を
示すブロック図、第３図は第２図におけるリミッタの入
出力特性図、第４図は第２図おけるVCOの具体例を示す
回路図、第５図及び第６図は第２図の回路動作を説明す
るためのタイミングチャート、第７図は第２図における
22T大小比較器の具体例を示すブロック図、第８図は第
７図の回路動作を説明するためのタイミングチャート、
第９図は第２図におけるVCOの特性図である。主要部分の符合の説明１……CLVディスク、３……ピックアップ７……クロック生成用PLL回路 11……システムコントローラ 13……CAVサーボ回路 21……位相比較器、24……リミッタ 25……電圧制御発振器 28……f/Vコンバータ 30……22T大小比較器 31……同期検出器 32……同期ゲートパルス発生器 33……ロック検出器、34……３値バッファ

Claims

(57)【特許請求の範囲】

【請求項１】所定の線速度にて情報が記録されたディス
クを演奏するディスク演奏装置において、前記ディスク
からの読取信号中に含まれるクロック成分に位相同期し
たクロックを生成して再生クロックとするクロック生成
用PLL回路であって、電圧制御発振器と、前記読取信号中のクロック成分と前記電圧制御発振器の
発振出力に基づくクロックとの位相差に応じた位相エラ
ー信号を発生する位相比較手段と、情報読取点の前記ディスク上における半径位置に対応し
たレベルの補正信号を発生する補正信号発生手段と、前記PLL回路がアンロック状態にあることを検出する手
段と、前記アンロック状態において前記電圧制御発振器の発振
周波数を増加又は減少させるための制御信号を発生する
制御信号発生手段と、前記位相エラー信号に対して前記補正信号及び前記制御
信号を加算して前記電圧制御発振器の制御信号とする手
段とを備えたことを特徴とするクロック生成用PLL回
路。
【請求項２】前記補正信号発生手段は、前記再生クロッ
クを分周する分周器と、前記分周器の分周クロックの周
波数を電圧に変換するf/Vコンバータとからなることを
特徴とする請求項１記載のクロック生成用PLL回路。
【請求項３】前記読取信号はEFM信号であり、前記制御信号発生手段は、前記読取信号中の同期信号の
繰返し周期の最大値が基準値よりも大か小かを示す制御
信号を発生する比較器からなることを特徴とする請求項
１記載のクロック生成用PLL回路。
【請求項４】前記制御信号の振幅を制限するリミッタを
備えたことを特徴とする請求項１記載のクロック生成用
PLL回路。