JPH03235270A - クロック生成用ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、クロック生成用ＰＬＬ　（フェーズ・ロック
ド・ループ）回路に関し、特にディスクからの読取信号
中に含まれるクロック成分に位相同期したクロックを生
成するＰＬＬ回路に関する。

背景技術 ディスク状記録担体への情報の記録方式として、ＣＡＶ
　（定角速度）方式とＣＬＶ　（定線速度）方式とがあ
る。ＣＬＶ記録方式によるディスク（以下、単にＣＬＶ
ディスクと称する）は、ＣＡＶ記録方式によるディスク
に比して約２倍の情報を記録することができるという利
点を有している。このため、ＣＤ（コンパクト・ディス
ク）と称されるディジタル・オーディオ・ディスクや、
ＣＤと基本的な記録フォーマットが同一であってディジ
タル・データの記憶媒体として用いられるＣＤ−ＲＯＭ
では、ＣＬＶ記録方式が採られている。

このＣＬＶディスクからの記録情報の読取りは、クロッ
ク生成用ＰＬＬ回路によってディスクからの読取信号中
に含まれるクロック成分に位相同期したクロックを生成
して再生クロックとし、この再生クロックに基づいて行
なわれるようになっている。

ところで、近年、Ｃｒ）−ＲＯＭから所望のデータを迅
速に読み出すために、ＣＤ−ＲＯＭの高速アクセス化が
進められている。しかしながら、ＣＬＶディスクを演奏
する場合は、情報読取点のディスク半径位置に応じてデ
ィスクの回転速度が変化し、しかもディスクを回転駆動
するスピンドルモータの回転追従性に限界があることか
ら、所望アドレスへのアクセス後回転速度が規定線速度
に安定するまでに時間がかかり、データの読出し開始ま
でに時間を要するため、データの読出し開始までの時間
を含めたアクセス時間の短縮に限界があった。

そこで、本出願人は、ディスクが回転する回転速度に応
じた周波数の速度信号を発生するようにし、この速度信
号の周波数が所定の周波数に一致するように、即ち情報
読取点のディスク半径位置に拘らずディスクが定角速度
で回転するように速度制御を行なうことにより、スピン
ドルモータの回転追従性を不要とし、高速アクセス化を
図ったディスク演奏装置を特願平１−１９９８８４号に
て提案している。

このように、ＣＤ−ＲＯＭ等のＣＬＶディスクを定角速
度にて演奏する場合、情報読取点のディスク半径位置に
応じて線速度が変化するため、ディスクの内周に比べて
外周のデータのビットレートは２倍以上高くなる。この
場合、クロック生成用ＰＬＬ回路のロックインレンジは
２倍以上必要となる。しかしながら、通常のＣＤプレー
ヤにおける従来のクロック生成用ＰＬＬ回路のロックイ
ンレンジは±５％程度であることから、高速アクセス化
を図るべくＣＬＶディスクを定角速度にて演奏する場合
には、従来のクロック生成用ＰＬＬ回路をそのまま使用
したのでは線速度の変化に対応できないことになる。

発明の概要 ［発明の目的］ そこで、本発明は、ＰＬＬ回路のロックインレンジを実
質的に拡大することにより、ＣＬＶディスクの演奏の際
における線速度の変化にも対応可能なりロック生成用Ｐ
ＬＬ回路を提供することを目的とする。

［発明の構成コ 本発明によるクロック生成用ＰＬＬ回路は、所定の線速
度にて情報が記録されたディスクを演奏するディスク演
奏装置において、前記ディスクからの読取信号中に含ま
れるクロック成分に位相同期したクロックを生成して再
生クロックとするクロック生成用ＰＬＬ回路であって、
電圧制御発振器と、前記読取信号中のタロツク成分と前
記電圧制御発振器の発振出力に基づくクロックとの位相
差に応じた位相エラー信号を発生する位相比較手段と、
情報読取点の前記ディスク上における半径位置に対応し
たレベルの補正信号を発生する手段と、前記ＰＬＬ回路
がアンロック状態にあることを検出する検出手段と、前
記アンロック状態において前記電圧制御発振器の発振周
波数を増加又は減少させるための制御信号を発生する手
段と、前記位相エラー信号に対して前記補正信号及び前
記制御信号を加算して前記電圧制御発振器の制御信号と
する手段とを備えた構成となっている。

［発明の作用］ 本発明によるクロック生成用ＰＬＬ回路においては、読
取信号中のクロック成分と電圧制御発振器の発振出力に
基づくクロックとの位相差に応じた位相エラー信号を発
生すると共に、情報読取点のディスク半径位置に対応し
たレベルの補正信号及びＰＬＬ回路がアンロック状態に
あるとき電圧制御発振器の発振周波数を増減させるため
の制御信号を発生することとし、前記位相エラー信号に
対して前記補正信号及び前記制御信号を加算して電圧制
御発振器の制御信号とする。

実施例 以下、本発明の実施例を図に基づいて詳細に説明する。

第１図において、１はＣＬＶディスクであり、このディ
スク１にはディジタル情報データが例えばＥ　Ｆ　Ｍ　
（Ｅｉｇｈｔ　ｔｏ　Ｆｏｕｒｔｅｅｎ　Ｍｏｄｕｌａ
ｔｉｏｎ）方式によって記録されている。このディスク
１はスピンドルモータ２によって回転駆動され、その記
録情報は光学式ピックアップ３によって読み取られる。

ピックアップ３は、ディスク半径方向において移動自在
に設けられたスライダー（図示せず）により担持されて
いる。このピックアップ３から出力される読取ＲＦ倍信
号ＲＦ補償回路４に供給される。

ＲＦ補償回路４において位相及び周波数特性の補償がな
されたＲＦ倍信号、データスライス回路５で波形整形さ
れて方形波パルスのＥＦＭ信号に変換される。このＥＦ
Ｍ信号はラッチ回路６のブタ（Ｄ）入力になると共に、
本発明によるクロック生成用ＰＬＬ回路７に供給される
。クロック生成用ＰＬＬ回路７は、ＥＦＭ信号系列中の
クロック成分を抽出し、抽出されたクロック成分に同期
した所定周波数のパルスを生成して再生クロックとして
出力するものである。このクロック生成用ＰＬＬ回路７
の具体的な構成については後述する。ラッチ回路６は、
クロック生成用ＰＬＬ回路７で生成された再生クロック
をクロック人力とし、この再生クロックに同期したＥＦ
Ｍ信号を出力する。以下、ラッチ回路６でのラッチ前の
ＥＦＭ信号をＥＦＭＩ信号、ラッチ後のＥＦＭ信号をＥ
ＦＭＯ信号と称する。

ＥＦＭＯ信号はクロック生成用ＰＬＬ回路７及びＥＦＭ
復調回路８に供給される。ＥＦＭ復調回路８はＥＦＭＯ
信号の復調処理並びに誤りの検出及び訂正を行なってＥ
ＦＭデータを復調する構成となっている。このＥＦＭ復
調回路８から出力されたディジタルデータはデコーダ９
に供給される。

デコーダ９は、復調データを復号処理して画像データや
各種のコントロールデータに変換すると共にアドレスデ
ータを分離して出力する構成となっている。このデコー
ダ９から出力されたアドレスデータはシステムコントロ
ーラ１１に供給され、アドレスデータを除く他のデータ
はバッファメモリ１０に一旦書き込まれた後データバス
（図示せず）に高速で転送される。

スピンドルモータ２の回転速度に応じた周波数の速度信
号を発生する回転速度検出器１２が設けられている。こ
の回転速度検出器１２は、例えば、スピンドルモータ２
に内蔵されかつ当該モータ回転数に応じた周波数のパル
スを発生する周波数発電機からなっている。この回転速
度検出器１２の出力である検出速度信号はＣＡＶサーボ
回路１３に供給されている。ＣＡＶサーボ回路１３は、
例えば、システムコントローラ１１から出力される所定
の規定回転速度値ω０に対応した規定速度信号と回転速
度検出器１２からの検出速度信号との差を検出し、この
差信号に応じてスピンドルモータ２を駆動制御する構成
となっている。

システムコントローラ１１はマイクロコンピュータによ
って構成され、システム全体の動作制御及び外部との制
御情報の交信を行なうと共に、操作部（図示せず）から
供給されるサーチ指令に応答して駆動回路１４を介して
スライダーモータ１５に駆動信号を供給することにより
ピックアップ３の情報読取点を指定されたアドレスまで
移動させる制御も行なう。

かかる構成のディスク演奏装置において、ＣＡＶサーボ
回路１３は、ディスク１の回転速度がピックアップ３の
情報読取点のディスク半径位置に拘らずシステムコント
ローラ１１により指定された規定回転速度値ω０になる
ようにスピンドルモータ２を駆動制御する。また、サー
チ指令が発せられると、システムコントローラ１］は、
ピックアップ３の情報読取点が指定されたアドレスまで
移動するように駆動回路】−４を介してスライダモータ
］５を駆動制御する。このサーチ動作中においても、デ
ィスクｌの回転速度は、ＣＡＶサボ回路１３によって角
速度が規定回転速度値ω０になるように制御される。し
たがって、サーチ動作によってディスク１の回転速度を
急速に加減速する必要がなく、スピンドルモータの回転
追従性が問題となることがないため、高速アクセス化が
可能となる。

なお、ＣＬＶディスクを角速度が一定となるように回転
させると、ピックアップ３の情報読取点のディスク半径
位置に応じて線速度が変化するため、読取ＥＦＭ信号中
のクロック成分の周波数もディスク半径位置に応じて変
化することになる。

このクロック成分の周波数の変化に対応できるようにな
されたのが、本発明によるクロック生成用ＰＬＬ回路７
である。

以下に、本発明によるタロツク生成用ＰＬＬ回路７の一
実施例につき第２図に基づいて説明する。

第２図において、データスライス回路５（第１図）の出
力であるＥＦＭＩ信号は位相比較器２］の一人力となる
。位相比較器２１の比較出力はＬＰＦ（ローパスフィル
タ）２２に供給され、その低域成分のみが位相エラー信
号として導出されて加算器２３に供給される。加算器２
３の加算出力は、例えば第３図に示す如き入出力特性を
有するリミッタ２４を経てｖｃｏ　ｃ電圧制御発振器）
２５の制御電圧となる。ＶＣＯ２５は、例えば第４図に
示すように、ＣＭＯ５のインバータを奇数個（本例では
、３個）を用いたリング・オシレータであり、ＣＭＯ３
の電源電圧を変化させることによって発振周波数を広範
囲で可変な構成となっている。また、リミッタ２４を設
けてＶＣＯ２５の制御電圧の上側を６［Ｖ］に抑えてい
るのは、ＶＣＯ２５の制御電圧がＣＭＯ３の最大電源電
圧を越えないようにするためであり、又下側を３［Ｖ］
に抑えているのは、３［Ｖ］以下になると発振状態が不
安定になるためである。ＶＣＯ２５の発振周波数は分周
器２６で１／２分周されて再生クロックとして導出され
ると共に、位相比較器２１の他入力となる。

再生クロックは分周器２７で更に１／１２８Ｘ８分周さ
れ、ｆ／Ｖコンバータ２８で周波数に応じた電圧に変換
され、ＬＰＦ２９を経ることによって情報読取点のディ
スク半径位置に対応したレベルの補正電圧として導出さ
れる。この補正電圧は加算器２３に供給されて先の位相
エラー信号に加算される。

再生クロックは更に、２２Ｔ大小比較器３０、同期検出
器３１及び同期ゲートパルス発生器３２にも供給される
。２２Ｔ大小比較器３０は、ＥＦＭ信号中のフレーム同
期信号、即ちＩＩＴ（Ｔは再生クロックの周期）とＩＩ
Ｔの繰返しの２２Ｔが１周期で最大幅となることを利用
し、その最大幅Ｗが２２Ｔに対して大か小か或は一致す
るかの比較を行ない、一方の検出出力ＡがＷ＞２２Ｔの
とき高レベル、それ以外のとき低レベルとなり、他方の
検出出力ＢがＷ−２２Ｔのとき低レベル、それ以外のと
き高レベルとなるように構成されている。その具体的な
構成については後述する。

同期検出器３１は、ＥＦＭＯ信号をも入力とし、第５図
に示すように、ＥＦＭＯ信号（ｅ）中において１１Ｔが
２回繰り返したことを検出してＩＴの間高レベルとなる
同期検出パルス（ｄ）を出力する構成となっている。こ
の同期検出パルス（ｄ）は、２２７大小比較器３０．同
期ゲートパルス発生器３２及びロック検出器３３に供給
される。同期ゲートパルス発生器３２は同期検出パルス
（ｄ）でリセットされる５８８進カウンタを含み、１つ
前の同期検出パルスから再生クロック（ｂ）をカウント
し、カウント値５８４〜１の期間、即ち再生クロックの
６クロツク分の間高レベルとなる同期ゲートパルス（ｅ
）を出力する構成となっている。ロック検出器３３は、
第６図に示すように、同期検出パルス（ｄ）が数回連続
して同期ゲートパルス（ｅ）内に入ったときロック状態
とみなし、同期検出パルス（ｄ）が同期ゲートパルス（
ｅ）内に存在しない状態が複数回連続したときロック外
れとみなして高レベルのロック外れ検出信号（ｆ）を出
力する構成となっている。

２２Ｔ犬小比較器３０の一方の検出出力Ａはバッファ３
４に供給され、他方の検出出力ＢはＮＡＮＤゲート３５
の一人力となる。ＮＡＮＤゲート３５はロック検出器３
３の出力を他入力としている。バッファ３４はその出力
端に電源電圧ＶＣＣを１／２に分圧する抵抗分圧回路Ｒ
，Ｒが接続され、ＮＡＮ’Ｄゲート３５の出力が高レベ
ルにあるときその出力端が高インピーダンス状態となる
ように構成されており、これにより接地レベル、Ｖ　ｃ
ｅ／２及び■ｃｃの３レベルのうちの１を出力するいわ
ゆる３値バツフアとなっている。この３値バツフア３４
の出力は減算器３６でＶｃｃ／２が減ぜられた後、ＬＰ
Ｆ３７を経て先の加算器２３に供給されて位相エラー信
号に加算される。

次に、２２Ｔ大小比較器３０の具体的な構成につき、第
７図に基づいて第８図のタイミングチャートを参照しつ
つ説明する。

第７図において、再生クロックをクロック入力とするカ
ウンタ４１が設けられており、このカウンタ４］はＥＦ
ＭＯ信号に同期してパルス発生器４２から発生されるパ
ルス１によってそのカウント値がクリアされる。カウン
タ４１のカウントデータＱはコンパレータ４３，４４の
各Ｐ入力となる。コンパレータ４Ｂ、４４は各々、カウ
ンタ４１のカウント値２２．２３を表わすデータをＱ入
力とし、Ｐ≧Ｑなるとき比較出力を発生する。これら比
較出力はフリップフロップ（ＦＦ）４５゜４６の各セッ
ト（Ｓ）入力となる。ＦＦ４５，４６の各Ｑ出力（ｂ）
、（ｃ）はＤ−ＦＦ４７．４８の各り入力となる。

一方、再生クロックは同期検出器３１から出力される同
期検出パルスに同期した分周器４９で］−／１４７Ｘ４
分周される。なお、再生クロックの周波数をｆｃ、フレ
ーム同期信号の周波数をｆＦとすると、ｆＦ−５８８ｆ
ｃの関係がある。分周器４９の分周クロックは１／Ｎ分
周器５０で分周されてパルス発生器５１に供給されると
共にＤ−ＦＦ４７，４８の各クロック入力となり、さら
に１／Ｍ分周器５２で分周されてパルス発生器５３に供
給される。パルス発生器５］は１／Ｎ分周器５０の分周
クロックに同期したパルス２（ａ）を発生してＦＦ４５
，４６の各リセット入力とする。

パルス発生器５３は１．／Ｍ分周器５２の分周クロック
に同期したパルス３を発生してＤ−ＦＦ４７゜４８の各
プリセット入力とする。Ｄ−ＦＦ４７゜４８の各Ｑ出力
（ｅ）、（ｆ）はＤ−ＦＦ５４゜５５のＤ入力となる。

Ｄ−ＦＦ５４，５５は１／Ｍ分周器５２の分周クロック
をクロック入力としている。Ｄ−ＦＦ５４のＱ出力（ｇ
）は先の検出出力Ａとして導出されると共に論理ゲート
５６の一人力となる。論理ゲート５６はＤ−ＦＦ５５の
Ｑ出力（ｈ）を他入力としている。論理ゲート５６の出
力は先の検出出力Ｂとして導出される。

次に、かかる構成の２２Ｔ大小比較器３０を備えた本発
明によるクロック生成用ＰＬＬ回路７の回路動作につい
て説明する。

ロック検出器３３において、第５図に示すように、フレ
ーム同期信号をパターン検出することによって同期検出
器３１から出力される同期検出パルス（ｄ）を同期ゲー
トパルス（ｅ）内に数回連続して検出できたとき、ＰＬ
Ｌ回路７がロック状！’（Ｗ−２２７）にあるとみなす
。このとき、ロック検出器３３の出力が低レベルとなり
、ＮＡＮＤゲート３５の出力が高レベルにあるので、３
値バツフア３４の出力端が高インピーダンス状態となり
、第８図に示すように、３値バツフア３４の出力（ｊ）
としてＶｅｅ／２なるレベルの出力が導出されて減算器
３６に供給される。減算器３６でｊｔ　Ｖ　ｃｃ／　２
が減じられ、その出力は接地レベルとなるため、ＬＰＦ
３７は接地レベルに固定となる。

一方、第６図に示すように、同期検出パルス（ｄ）が同
期ゲートパルス（ｅ）内に存在しない状態が複数回連続
したときには、ロック検出器３３においてＰＬＬ回路７
のロックが外れたとみなす。このとき、ロック検出器３
３から高レベルのロック外れ検出信号（ｆ）が出力され
、又ロック外れであることからＷＡ＝２２Ｔてあり、２
２Ｔ大小比較器３０の検出出力Ｂか高レベルとなる。

これにより、ＮＡＮＤゲート３５の２人力が共に高レベ
ルとなり、その出力が低レベルとなるため、第８図に示
すように、３値バツフア３４の出力（ｊ）として２２Ｔ
大小比較器３０の検出出力Ａのレベルがそのまま導出さ
れることになる。

このアンロック状態において、２２Ｔ大小比較器３０は
、ＥＦＭ信号中のフレーム同期信号、即ちＩＩＴと１．
ＩＴの繰返し周期の最大幅ＷかＷ〉２２Ｔのとき高レベ
ル（Ｖｃｃレベル）、Ｗ＜２２Ｔのとき低レベル（接地
レベル）の検出出力Ａを発生する。したがって、Ｗ＞２
２Ｔのときには、＋Ｖｃｃ／２なるレベルの制御信号が
位相エラー信号に加算されてＶ６Ｏ１３の発振周波数を
増加すべく粗調サーボが行なわれ、Ｗ＜２２Ｔのときに
は、−Ｖｃｃ／２なるレベルの制御信号が位相エラー信
号に加算されてＶ６Ｏ１３の発振周波数を減少すべく粗
調サーボが行なわれることになる。その結果、ＰＬＬ回
路７のロックインレンジが実質的に拡大したことになる
。

ところで、ＣＬＶディスクを定角速度にて回転駆動する
場合において、ディスク内周では線速度が遅いことから
、ＰＬＬ回路７のロック時の再生クロックの周波数は低
いので、Ｖ６Ｏ１３の発振周波数も低くなければならな
く、逆にディスク外周では線速度が速いことから、ロッ
ク時の再生クロックの周波数は高いので、Ｖ６Ｏ１３の
発振周波数も高くなければならない。今、Ｖ６Ｏ１３が
第９図に示す如き特性を持つものとするとき、内外周で
の再生クロックの周波数比を２．５倍とすると、内周で
のロック電圧は３Ｖ、外周でのロック電圧は４．５Ｖと
なり、外周の方が内周に比して１．５Ｖだけ高い。すな
わち、内周を基準とすると、外周では１．５Ｖ分のオフ
セットが存在することになる。通常のＣＤプレーヤでは
、ＰＬＬ回路のロックインレンジはせいぜい±５％程度
であるが、２０ＭＨｚを基準とすれば、Ｖ６Ｏ１３の発
振周波数の可変範囲を１０ＭＨｚ〜３０ＭＨ２とすると
、２０ＭＨｚ±５０％となり、１桁以上のロックレンジ
の拡大が必要となる。この１゜５ｖのオフセット分を位
相比較器２１による位相エラー信号のみで補償するには
、ＬＰＦ２２の低域ブーストを過大なものにしなければ
ならず、ＬＰＦ２２を構成するアンプのダイナミックレ
ンジも過大なものとなる。

ところが、本発明においては、分周器２７、ｆ／Ｖコン
バータ２８及びＬＰＦ２９によってディスク内周では３
Ｖ１外周では４．５ｖになるように、情報読取点のディ
スク半径位置に対応したレベルの補正電圧を生成し、こ
れを位相エラー信号に加算しているので、ロック時の位
相エラー信号の電圧は零を中心として、主に偏芯成分に
よって上下変動することになり、上記オフセット分を除
去できることになる。このとき、Ｖ６Ｏ１３の制御電圧
は内周では３Ｖを中心に、偏芯成分で揺れることになる
。

なお、上記実施例においては、ＣＬＶディスクを定角速
度にて回転駆動する場合、即ち情報読取点のディスク半
径位置に応じて線速度が変化する場合について説明した
が、ディスクからの記録情報の読取りの高速化を図るた
めに、通常の規定線速度よりも高速、例えば２倍、４倍
等の線速度で記録情報を読み取るような場合にも適用可
能である。

また、上記実施例では、粗調サーボをかけるための制御
信号を２２Ｔ大小比較器３０を用いて生成する構成とし
たが、２２Ｔ大小比較器３０の代りに例えば特公平１−
３２５８８号公報に開示された検出器を用いても良く、
要は、ＥＦＭ信号の特徴である３Ｔ〜１１．Ｔ以外の信
号はロック外れとみなし、ＰＬＬ回路７に対して粗調サ
ーボをかけ得るものであれば良いのである。

さらに、分周器２７、ｆ／Ｖコンバータ２８及びＬＰＦ
２９によって情報読取点のディスク半径位置に対応１７
たレベルの補正電圧を生成するとしたが、これに限定さ
れるものではなく、例えば、ピックアップ３を担持する
スライダー（図示せず）のディスク１の半径方向におけ
る相対位置に応じた電圧を発生するように設けられたポ
テンショメータからなる位置検出器を設け、その電圧を
用いるようにすることも可能である。

発明の詳細 な説明したように、本発明によるクロック生成用ＰＬＬ
回路においては、読取信号中のクロック成分と電圧制御
発振器の発振出力に基づくクロックとの位相差に応じた
位相エラー信号を発生すると共に、情報読取点のディス
ク半径位置に対応したレベルの補正信号及びＰＬＬ回路
かアンミック状態にあるとき電圧制御発振器の発振周波
数を増減させるための制御信号を発生することとし、前
記位相エラー信号に対して前記補正信号及び前記制御信
号を加算して電圧制御発振器の制御信号とする構成とな
っていることにより、ＰＬＬ回路のロックインレンジを
実質的に拡大することができるため、ＣＬＶディスクの
演奏の際における線速度の変化にも対応できることにな
る。

【図面の簡単な説明】

第１図は本発明によるクロック生成用ＰＬＬ回路を備え
たディスク演奏装置の構成の一例を示すブロック図、第
２図は本発明によるクロック生成用ＰＬＬ回路の一実施
例を示すブロック図、第３図は第２図におけるリミッタ
の入出力特性図、第４図は第２図おけるＶＣＯの具体例
を示す回路図、第５図及び第６図は第２図の回路動作を
説明するためのタイミングチャート、第７図は第２図に
おける２２Ｔ大小比較器の具体例を示すブロック図、第
８図は第７図の回路動作を説明するだめのタイミングチ
ャート、第９図は第２図におけるＶＣＯの特性図である
。 主要部分の符号の説明 １・・・・・・ＣＬＶディスク　　３・・・・・・ピッ
クアップ７・・・・・・クロック生成用ＰＬＬ回路１１
・・・・・・システムコントローラ１３・・・・・・Ｃ
ＡＶサーボ回路 ２〕・・・・・・位相比較器　　　２４・・・・・・リ
ミッタ２５・・・・・・電圧制御発振器 ２８・・・・・・ｆ／Ｖコンバータ ３０・・・・・・２２Ｔ大小比較器 ３１・・・・・・同期検出器

Claims (4)

【特許請求の範囲】
1. （１）所定の線速度にて情報が記録されたディスクを演
   奏するディスク演奏装置において、前記ディスクからの
   読取信号中に含まれるクロック成分に位相同期したクロ
   ックを生成して再生クロックとするクロック生成用ＰＬ
   Ｌ回路であって、電圧制御発振器と、 前記読取信号中のクロック成分と前記電圧制御発振器の
   発振出力に基づくクロックとの位相差に応じた位相エラ
   ー信号を発生する位相比較手段と、情報読取点の前記デ
   ィスク上における半径位置に対応したレベルの補正信号
   を発生する補正信号発生手段と、 前記ＰＬＬ回路がアンロック状態にあることを検出する
   手段と、 前記アンロック状態において前記電圧制御発振器の発振
   周波数を増加又は減少させるための制御信号を発生する
   制御信号発生手段と、 前記位相エラー信号に対して前記補正信号及び前記制御
   信号を加算して前記電圧制御発振器の制御信号とする手
   段とを備えたことを特徴とするクロック生成用ＰＬＬ回
   路。
2. （２）前記補正信号発生手段は、前記再生クロックを分
   周する分周器と、前記分周器の分周クロックの周波数を
   電圧に変換するｆ／Ｖコンバータとからなることを特徴
   とする請求項１記載のクロック生成用ＰＬＬ回路。
3. （３）前記読取信号はＥＦＭ信号であり、 前記制御信号発生手段は、前記読取信号中の同期信号の
   繰返し周期の最大値が基準値よりも大か小かを示す制御
   信号を発生する比較器からなることを特徴とする請求項
   １記載のクロック生成用ＰＬＬ回路。
4. （４）前記制御信号の振幅を制限するリミッタを備えた
   ことを特徴とする請求項１記載のクロック生成用ＰＬＬ
   回路。