JP2003152531A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP2003152531A JP2003152531A JP2001352617A JP2001352617A JP2003152531A JP 2003152531 A JP2003152531 A JP 2003152531A JP 2001352617 A JP2001352617 A JP 2001352617A JP 2001352617 A JP2001352617 A JP 2001352617A JP 2003152531 A JP2003152531 A JP 2003152531A
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- JP
- Japan
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- pll circuit
- phase
- pull
- circuit
- pass filter
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】製品の設計後や製造後であっても、簡単な方法
で出力信号の位相を微調整することができるようにす
る。 【解決手段】ＰＬＬ回路のローパスフィルタの入力端子
および出力端子の少なくとも一方に、プルアップ用また
はプルダウン用の抵抗素子を接続する。
で出力信号の位相を微調整することができるようにす
る。 【解決手段】ＰＬＬ回路のローパスフィルタの入力端子
および出力端子の少なくとも一方に、プルアップ用また
はプルダウン用の抵抗素子を接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、出力信号の位相調
整機能を備えるＰＬＬ（Phase Locked Loop ）回路（位
相同期回路）に関するものである。
整機能を備えるＰＬＬ（Phase Locked Loop ）回路（位
相同期回路）に関するものである。
【０００２】
【従来の技術】ＰＬＬ回路は、基準信号に位相同期した
信号を出力するものである。ＰＬＬ回路を搭載する装置
は、ＰＬＬ回路の出力信号に同期して動作する回路を搭
載している。ところが、ＰＬＬ回路を搭載した製品の設
計後や製造後に、例えばシミュレーションと実製品との
違いによる動作タイミングのずれを修正したり、装置の
動作マージンを確保したりするために、ＰＬＬ回路の出
力信号の位相を基準信号の位相に対して前後に調節した
い場合がある。
信号を出力するものである。ＰＬＬ回路を搭載する装置
は、ＰＬＬ回路の出力信号に同期して動作する回路を搭
載している。ところが、ＰＬＬ回路を搭載した製品の設
計後や製造後に、例えばシミュレーションと実製品との
違いによる動作タイミングのずれを修正したり、装置の
動作マージンを確保したりするために、ＰＬＬ回路の出
力信号の位相を基準信号の位相に対して前後に調節した
い場合がある。
【０００３】ＰＬＬ回路を用いて形成される所望の出力
信号の位相を調整する方法としては、遅延回路を用い
て、ＶＣＯ（電圧制御発信器）出力の波長の整数倍だけ
遅らせる方法が知られている。
信号の位相を調整する方法としては、遅延回路を用い
て、ＶＣＯ（電圧制御発信器）出力の波長の整数倍だけ
遅らせる方法が知られている。
【０００４】しかし、この方法では、位相調整を行うた
めに、ＶＣＯの周波数を所望の出力周波数の２〜数１０
倍に上げないと実用的な調整ができないし、位相差を微
調整するために、さらにＶＣＯ出力の周波数を上げる
と、ＰＬＬ回路を用いて形成される所望の出力周波数の
上限性能がＶＣＯ出力の周波数によって制限されるとい
う問題があった。
めに、ＶＣＯの周波数を所望の出力周波数の２〜数１０
倍に上げないと実用的な調整ができないし、位相差を微
調整するために、さらにＶＣＯ出力の周波数を上げる
と、ＰＬＬ回路を用いて形成される所望の出力周波数の
上限性能がＶＣＯ出力の周波数によって制限されるとい
う問題があった。
【０００５】この問題を解決するために、例えば特開平
９−２０００４６号公報に開示の位相差制御ＰＬＬ回路
が提案されている。
９−２０００４６号公報に開示の位相差制御ＰＬＬ回路
が提案されている。
【０００６】同公報に開示のＰＬＬ回路は、ＬＰＦ（低
域フィルタ）として、オペアンプの出力と反転入力端と
の間に帰還回路としての直列ＲＣ回路を挿入し、非反転
入力端に基準電圧を印加した積分型アクティブフィルタ
を用い、例えば非反転入力端に可変分圧器を接続し、こ
れによって基準電圧を可変にし、簡単に所望の位相差を
得ることができるようにしたものである。
域フィルタ）として、オペアンプの出力と反転入力端と
の間に帰還回路としての直列ＲＣ回路を挿入し、非反転
入力端に基準電圧を印加した積分型アクティブフィルタ
を用い、例えば非反転入力端に可変分圧器を接続し、こ
れによって基準電圧を可変にし、簡単に所望の位相差を
得ることができるようにしたものである。
【０００７】しかし、同公報に開示の方法では、アナロ
グの基準電圧が必要となるし、また、積分型アクティブ
フィルタのみに有効な方法であり、パッシブフィルタに
は適用できないという問題があった。
グの基準電圧が必要となるし、また、積分型アクティブ
フィルタのみに有効な方法であり、パッシブフィルタに
は適用できないという問題があった。
【０００８】また、これ以外にも、例えば特開平１１−
１７５３３号公報に開示のＰＬＬ回路を有する半導体集
積回路や特開２００１−１８６０１７号公報に開示のＰ
ＬＬ回路等が提案されている。
１７５３３号公報に開示のＰＬＬ回路を有する半導体集
積回路や特開２００１−１８６０１７号公報に開示のＰ
ＬＬ回路等が提案されている。
【０００９】特開平１１−１７５３３号公報に開示の半
導体集積回路は、ＣＰＵから書き込み可能なレジスタを
設定し、このレジスタによって、遅延素子群の複数出力
から１つの位相調整信号を選択し、ＰＬＬ回路におい
て、選択された位相調整信号と基準信号との位相調整を
行うことにより、位相調整可能な範囲内での位相調整時
間の選択を可能としたものである。
導体集積回路は、ＣＰＵから書き込み可能なレジスタを
設定し、このレジスタによって、遅延素子群の複数出力
から１つの位相調整信号を選択し、ＰＬＬ回路におい
て、選択された位相調整信号と基準信号との位相調整を
行うことにより、位相調整可能な範囲内での位相調整時
間の選択を可能としたものである。
【００１０】しかし、同公報に開示の半導体集積回路で
は、遅延素子群をあらかじめ用意しておく必要がある
し、遅延調整の度合いに応じて、回路が膨大になる可能
性があるという問題があった。
は、遅延素子群をあらかじめ用意しておく必要がある
し、遅延調整の度合いに応じて、回路が膨大になる可能
性があるという問題があった。
【００１１】また、特開２００１−１８６０１７号公報
に開示のＰＬＬ回路は、位相比較器の入力にシュミット
トリガ型の入力回路を設け、第１のＬＰＦの出力が入力
されるＶＣＯの発振出力を、第１のＬＰＦよりも遮断周
波数が十分高い第２のＬＰＦを介して位相比較器のシュ
ミットトリガ型入力回路に入力し、このシュミットトリ
ガ型入力回路の閾値を増減変化させることにより、所望
の入出力位相差が得られるようにしたものである。
に開示のＰＬＬ回路は、位相比較器の入力にシュミット
トリガ型の入力回路を設け、第１のＬＰＦの出力が入力
されるＶＣＯの発振出力を、第１のＬＰＦよりも遮断周
波数が十分高い第２のＬＰＦを介して位相比較器のシュ
ミットトリガ型入力回路に入力し、このシュミットトリ
ガ型入力回路の閾値を増減変化させることにより、所望
の入出力位相差が得られるようにしたものである。
【００１２】しかし、同公報に開示のＰＬＬ回路では、
ＬＰＦが１個余分に必要になるし、しかもシュミットト
リガ型入力回路の閾値を変える位相調整用のアナログ電
圧が必要になるので、回路が膨大になる可能性があると
いう問題があった。
ＬＰＦが１個余分に必要になるし、しかもシュミットト
リガ型入力回路の閾値を変える位相調整用のアナログ電
圧が必要になるので、回路が膨大になる可能性があると
いう問題があった。
【００１３】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点を解消し、製品の設計後や製造
後であっても、簡単な方法で出力信号の位相を微調整す
ることができるＰＬＬ回路を提供することにある。
従来技術に基づく問題点を解消し、製品の設計後や製造
後であっても、簡単な方法で出力信号の位相を微調整す
ることができるＰＬＬ回路を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ローパスフィルタを備えるＰＬＬ回路で
あって、前記ローパスフィルタの入力端子および出力端
子の少なくとも一方に、プルアップ用またはプルダウン
用の抵抗素子が接続されていることを特徴とするＰＬＬ
回路を提供するものである。
に、本発明は、ローパスフィルタを備えるＰＬＬ回路で
あって、前記ローパスフィルタの入力端子および出力端
子の少なくとも一方に、プルアップ用またはプルダウン
用の抵抗素子が接続されていることを特徴とするＰＬＬ
回路を提供するものである。
【００１５】ここで、前記抵抗素子は可変抵抗であるの
が好ましい。
が好ましい。
【００１６】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のＰＬＬ回路を詳細に説明す
る。
施例に基づいて、本発明のＰＬＬ回路を詳細に説明す
る。
【００１７】図１は、本発明のＰＬＬ回路の一実施例の
構成概念図である。同図に示すＰＬＬ回路１０は、基準
信号（入力信号）の位相に対して、その出力信号の位相
を前後に微調整する機能を持つものであり、位相比較器
（ＰＦＤ）１２と、チャージポンプ（ＣＰ）１４と、ロ
ーパスフィルタ（ＬＰＦ）１６と、プルアップ用の抵抗
素子（Ｒ）１８と、電圧制御発振器（ＶＣＯ）２０と、
分周器２２とを備えている。
構成概念図である。同図に示すＰＬＬ回路１０は、基準
信号（入力信号）の位相に対して、その出力信号の位相
を前後に微調整する機能を持つものであり、位相比較器
（ＰＦＤ）１２と、チャージポンプ（ＣＰ）１４と、ロ
ーパスフィルタ（ＬＰＦ）１６と、プルアップ用の抵抗
素子（Ｒ）１８と、電圧制御発振器（ＶＣＯ）２０と、
分周器２２とを備えている。
【００１８】なお、ＰＬＬ回路１０において、プルアッ
プ用の抵抗素子１８を除く、他の各構成要素は従来公知
のものであるから、その詳細な説明は省略する。
プ用の抵抗素子１８を除く、他の各構成要素は従来公知
のものであるから、その詳細な説明は省略する。
【００１９】プルアップ用の抵抗素子１８は、ローパス
フィルタ１６から出力される、電圧制御発振器２０の動
作を制御するコントロール信号をプルアップするもので
ある。本発明のＰＬＬ回路１０では、このプルアップ用
の抵抗素子１８の抵抗値を変更することにより、ＰＬＬ
回路１０の出力信号、すなわち本実施例の場合には電圧
制御発振器２０の出力信号の位相を基準信号の位相に対
して前後に適宜微調整することができる。
フィルタ１６から出力される、電圧制御発振器２０の動
作を制御するコントロール信号をプルアップするもので
ある。本発明のＰＬＬ回路１０では、このプルアップ用
の抵抗素子１８の抵抗値を変更することにより、ＰＬＬ
回路１０の出力信号、すなわち本実施例の場合には電圧
制御発振器２０の出力信号の位相を基準信号の位相に対
して前後に適宜微調整することができる。
【００２０】以下、まず、プルアップ用の抵抗素子１８
の抵抗値が無限大の場合、すなわち従来公知の構成の場
合のＰＬＬ回路１０の動作を説明する。
の抵抗値が無限大の場合、すなわち従来公知の構成の場
合のＰＬＬ回路１０の動作を説明する。
【００２１】図示例のＰＬＬ回路１０では、位相比較器
１２により、外部から供給される基準信号と分周器２２
から入力される分周信号の位相差が検出され、その位相
差に応じたパルス幅を有する誤差信号が出力される。
１２により、外部から供給される基準信号と分周器２２
から入力される分周信号の位相差が検出され、その位相
差に応じたパルス幅を有する誤差信号が出力される。
【００２２】続いて、チャージポンプ１４により、位相
比較器１２から出力される誤差信号に応じて、ローパス
フィルタ１６を充電又は放電する。
比較器１２から出力される誤差信号に応じて、ローパス
フィルタ１６を充電又は放電する。
【００２３】ローパスフィルタ１６は、そのフィルタ定
数に応じて、誤差信号に応じた所定電圧レベルのアナロ
グ信号を生成し、コントロール信号として出力する。
数に応じて、誤差信号に応じた所定電圧レベルのアナロ
グ信号を生成し、コントロール信号として出力する。
【００２４】その後、電圧制御発振器２０により、コン
トロール信号の電圧レベルに応じて、その発振周波数お
よび位相が変更された出力信号が出力される。電圧制御
発振器２０の出力信号は分周器２２により分周され、分
周信号として位相比較器１２に入力される。
トロール信号の電圧レベルに応じて、その発振周波数お
よび位相が変更された出力信号が出力される。電圧制御
発振器２０の出力信号は分周器２２により分周され、分
周信号として位相比較器１２に入力される。
【００２５】以後同様にして、ＰＬＬ回路１０では、基
準信号と分周信号とが繰り返し比較され、基準信号と分
周信号の周波数および位相が同期（ロック）される。
準信号と分周信号とが繰り返し比較され、基準信号と分
周信号の周波数および位相が同期（ロック）される。
【００２６】本発明のＰＬＬ回路１０では、上記動作に
加えて、プルアップ用の抵抗素子１８の抵抗値を小さく
することにより、ＰＬＬ回路１０の出力信号の位相を基
準信号の位相に対して早くすることができる。両者の位
相差は、抵抗素子１８の抵抗値に応じて微調整可能であ
る。なお、抵抗素子１８の抵抗値の下限値はチャージポ
ンプ１４の駆動能力に応じて決定され、抵抗素子１８の
抵抗値が下限値を下回ると、基準信号と分周信号のロッ
クがはずれてしまう。
加えて、プルアップ用の抵抗素子１８の抵抗値を小さく
することにより、ＰＬＬ回路１０の出力信号の位相を基
準信号の位相に対して早くすることができる。両者の位
相差は、抵抗素子１８の抵抗値に応じて微調整可能であ
る。なお、抵抗素子１８の抵抗値の下限値はチャージポ
ンプ１４の駆動能力に応じて決定され、抵抗素子１８の
抵抗値が下限値を下回ると、基準信号と分周信号のロッ
クがはずれてしまう。
【００２７】本発明のＰＬＬ回路１０を搭載する半導体
チップを製造する場合、ローパスフィルタ１６や抵抗素
子１８を内蔵してもよいし、外付けとしてもよい。外付
けの場合、抵抗値の違う抵抗素子１８に適宜付け替えて
もよいし、可変抵抗を用いてもよい。抵抗素子１８を外
付けとすることにより、このＰＬＬ回路１０を搭載する
製品の回路設計が終了した後や半導体チップを製造した
後であっても、ＰＬＬ回路１０の出力信号の位相をいつ
でも微調整することができる。
チップを製造する場合、ローパスフィルタ１６や抵抗素
子１８を内蔵してもよいし、外付けとしてもよい。外付
けの場合、抵抗値の違う抵抗素子１８に適宜付け替えて
もよいし、可変抵抗を用いてもよい。抵抗素子１８を外
付けとすることにより、このＰＬＬ回路１０を搭載する
製品の回路設計が終了した後や半導体チップを製造した
後であっても、ＰＬＬ回路１０の出力信号の位相をいつ
でも微調整することができる。
【００２８】ここで、図１に示すＰＬＬ回路１０におい
て、図３に示すローパスフィルタ１６を用いて、プルア
ップ用の抵抗素子１８の抵抗値を変化させた場合の具体
例を説明する。
て、図３に示すローパスフィルタ１６を用いて、プルア
ップ用の抵抗素子１８の抵抗値を変化させた場合の具体
例を説明する。
【００２９】図３に示すローパスフィルタ１６は、ラグ
リードタイプのローパスフィルタ（パッシブフィルタ）
であり、その入力端子と出力端子との間に接続された抵
抗素子２４と、その出力端子とグランドとの間に直列に
接続された抵抗素子２６および容量素子２８とによって
構成されている。本実施例の場合、ローパスフィルタ１
６の出力端子には、プルアップ用の抵抗素子１８として
プルアップ抵抗が接続される。
リードタイプのローパスフィルタ（パッシブフィルタ）
であり、その入力端子と出力端子との間に接続された抵
抗素子２４と、その出力端子とグランドとの間に直列に
接続された抵抗素子２６および容量素子２８とによって
構成されている。本実施例の場合、ローパスフィルタ１
６の出力端子には、プルアップ用の抵抗素子１８として
プルアップ抵抗が接続される。
【００３０】図３に示すように、抵抗素子２４，２６の
抵抗値はそれぞれ５．１ｋΩおよび７５Ωであり、容量
素子の容量値は０．０１μＦとした。この状態で、ＰＬ
Ｌ回路を周波数５０ＭＨｚで発振させ、プルアップ抵抗
１８の抵抗値（ＰＵ）を無限大（∞）から、２４ｋΩ、
１８ｋΩ、１３ｋΩ、１０ｋΩと変更した場合のＰＬＬ
回路１０の出力信号の波形を表すタイミングチャートを
図４に示す。また、プルアップ抵抗１８の抵抗値と基準
信号との位相差の関係を表すグラフを図５に示す。
抵抗値はそれぞれ５．１ｋΩおよび７５Ωであり、容量
素子の容量値は０．０１μＦとした。この状態で、ＰＬ
Ｌ回路を周波数５０ＭＨｚで発振させ、プルアップ抵抗
１８の抵抗値（ＰＵ）を無限大（∞）から、２４ｋΩ、
１８ｋΩ、１３ｋΩ、１０ｋΩと変更した場合のＰＬＬ
回路１０の出力信号の波形を表すタイミングチャートを
図４に示す。また、プルアップ抵抗１８の抵抗値と基準
信号との位相差の関係を表すグラフを図５に示す。
【００３１】図４のタイミングチャートおよび図５のグ
ラフに示すように、本実施例の場合、プルアップ抵抗１
８の抵抗値を変更すると、抵抗値が無限大の場合には基
準信号との位相差は０であるが、抵抗値が２４ｋΩの場
合には基準信号よりも約１．５ｎｓ位相が早くなり、以
下同様に、抵抗値が１８ｋΩ、１３ｋΩ、１０ｋΩの場
合に、それぞれ約２．５ｎｓ、約５．５ｎｓ、約１４ｎ
ｓずつ基準信号よりも位相が早くなった。
ラフに示すように、本実施例の場合、プルアップ抵抗１
８の抵抗値を変更すると、抵抗値が無限大の場合には基
準信号との位相差は０であるが、抵抗値が２４ｋΩの場
合には基準信号よりも約１．５ｎｓ位相が早くなり、以
下同様に、抵抗値が１８ｋΩ、１３ｋΩ、１０ｋΩの場
合に、それぞれ約２．５ｎｓ、約５．５ｎｓ、約１４ｎ
ｓずつ基準信号よりも位相が早くなった。
【００３２】なお、図１および図３では、ローパスフィ
ルタ１６の出力端子にプルアップ用の抵抗素子１８を接
続しているが、本発明は、これに限定されず、図２
（ａ）〜（ｄ）に示すように、ローパスフィルタ１６の
入力端子または出力端子に、プルアップ用またはプルダ
ウン用の抵抗素子１８を備えていればよい。また、必要
に応じて、ローパスフィルタ１６の入力端子および出力
端子の両方にプルアップ用またはプルダウン用の抵抗素
子１８を備えていてもよい。
ルタ１６の出力端子にプルアップ用の抵抗素子１８を接
続しているが、本発明は、これに限定されず、図２
（ａ）〜（ｄ）に示すように、ローパスフィルタ１６の
入力端子または出力端子に、プルアップ用またはプルダ
ウン用の抵抗素子１８を備えていればよい。また、必要
に応じて、ローパスフィルタ１６の入力端子および出力
端子の両方にプルアップ用またはプルダウン用の抵抗素
子１８を備えていてもよい。
【００３３】プルダウン用の抵抗素子を接続した場合、
その抵抗値を小さくすることにより、ＰＬＬ回路１０の
出力信号の位相を基準信号の位相よりも順次遅くするこ
とができる。
その抵抗値を小さくすることにより、ＰＬＬ回路１０の
出力信号の位相を基準信号の位相よりも順次遅くするこ
とができる。
【００３４】なお、本発明は、図示例の構成のものに限
定されず、ローパスフィルタ１６を備える従来公知のど
のような構成のＰＬＬ回路にも適用可能である。また、
ローパスフィルタ１６の構成も何ら限定されず、従来公
知のどのような構成のフィルタも利用可能である。ま
た、抵抗素子１８も、プルアップ抵抗やプルダウン抵抗
に限定されず、どのような抵抗素子を用いて構成しても
よい。
定されず、ローパスフィルタ１６を備える従来公知のど
のような構成のＰＬＬ回路にも適用可能である。また、
ローパスフィルタ１６の構成も何ら限定されず、従来公
知のどのような構成のフィルタも利用可能である。ま
た、抵抗素子１８も、プルアップ抵抗やプルダウン抵抗
に限定されず、どのような抵抗素子を用いて構成しても
よい。
【００３５】本発明のＰＬＬ回路は、基本的に以上のよ
うなものである。以上、本発明のＰＬＬ回路について詳
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。
うなものである。以上、本発明のＰＬＬ回路について詳
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。
【００３６】
【発明の効果】以上詳細に説明した様に、本発明のＰＬ
Ｌ回路は、ローパスフィルタの入力端子および出力端子
の少なくとも一方に、プルアップ用またはプルダウン用
の抵抗素子を接続したものである。これにより、本発明
のＰＬＬ回路によれば、抵抗素子の抵抗値を変更するだ
けという非常に簡単な方法で、製品の設計終了後や製造
終了後であっても、出力信号の位相を基準信号の位相に
対して前後に微調整することができる。
Ｌ回路は、ローパスフィルタの入力端子および出力端子
の少なくとも一方に、プルアップ用またはプルダウン用
の抵抗素子を接続したものである。これにより、本発明
のＰＬＬ回路によれば、抵抗素子の抵抗値を変更するだ
けという非常に簡単な方法で、製品の設計終了後や製造
終了後であっても、出力信号の位相を基準信号の位相に
対して前後に微調整することができる。
【図１】 本発明のＰＬＬ回路の一実施例の構成概念図
である。
である。
【図２】 （ａ）〜（ｄ）は、いずれも抵抗素子の接続
状態を表す一実施例の概念図である。
状態を表す一実施例の概念図である。
【図３】 ローパスフィルタおよび抵抗素子の一実施例
の構成回路図である。
の構成回路図である。
【図４】 プルアップ抵抗の抵抗値を変更した場合のＰ
ＬＬ回路の出力信号の波形を表す一実施例のタイミング
チャートである。
ＬＬ回路の出力信号の波形を表す一実施例のタイミング
チャートである。
【図５】 プルアップ抵抗の抵抗値と基準信号との位相
差の関係を表す一実施例のグラフである。
差の関係を表す一実施例のグラフである。
１０ ＰＬＬ回路
１２ 位相比較器（ＰＦＤ）
１４ チャージポンプ（ＣＰ）
１６ ローパスフィルタ（ＬＰＦ）
１８ 抵抗素子（Ｒ）
２０ 電圧制御発振器（ＶＣＯ）
２２ 分周器
２４，２６ 抵抗素子
２８ 容量素子
Claims (2)
- 【請求項１】ローパスフィルタを備えるＰＬＬ回路であ
って、 前記ローパスフィルタの入力端子および出力端子の少な
くとも一方に、プルアップ用またはプルダウン用の抵抗
素子が接続されていることを特徴とするＰＬＬ回路。 - 【請求項２】前記抵抗素子は可変抵抗である請求項１に
記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001352617A JP2003152531A (ja) | 2001-11-19 | 2001-11-19 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001352617A JP2003152531A (ja) | 2001-11-19 | 2001-11-19 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003152531A true JP2003152531A (ja) | 2003-05-23 |
Family
ID=19164764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001352617A Pending JP2003152531A (ja) | 2001-11-19 | 2001-11-19 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003152531A (ja) |
-
2001
- 2001-11-19 JP JP2001352617A patent/JP2003152531A/ja active Pending
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