CN102447474A - 相位比较器和时钟数据恢复电路 - Google Patents

相位比较器和时钟数据恢复电路 Download PDF

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Abstract

本公开提供了相位比较器和时钟数据恢复电路。该相位比较器包括：第一闩锁器、第二闩锁器、第一检测电路、第二检测电路以及具有转换开关功能的电荷泵电路。

Description

相位比较器和时钟数据恢复电路
技术领域
本公开涉及Hogge型相位比较器和利用该Hogge型相位比较器的时钟数据恢复电路。在下面的描述中，技术术语“相位检测器”用于指与技术术语“相位比较器”相同的意思。
背景技术
图1是示出提供有Hogge型相位检测器11以用作对于不规则NRZ(不归零)信号设计的电路的CDR(时钟数据恢复)电路10的框图(请参见Hogge，CP等，“A Self Correcting Clock Recovery Circuit，”Journal of LightwaveTechnology，LT 3rd Volume，No.6，1985年12月，p.1312-1314)。
如该图所示，CDR电路10采用Hogge型PD(相位检测器)11、CP(电荷泵)12和13、LF(环路滤波器)14和VCO(压控振荡器)15。
Hogge型相位检测器11具有第一DFF(D型触发器)11a，用于与ECCK(眼中心时钟(Eye Center Clock))信号同步地输入作为NRZ数据的输入数据IDT，并且输出信号Q1。
此外，Hogge型相位检测器11还具有第二DFF 11b，用于与具有与ECCK信号的相位相反的相位的EECK(眼边缘时钟(Eye Edge Clock))同步地输入输入信号Q1，并且输出信号Q2。
除此之外，Hogge型相位检测器11还具有第一EXOR(互斥逻辑和(exclusive logic sum))电路11c，用于检测输入数据IDT与由第一DFF 11a输出的信号Q1的逻辑失配。此外，Hogge型相位检测器11还具有第二EXOR电路11d，用于检测由第一DFF 11a输出的信号Q1与由第二DFF 11b输出的信号Q2的逻辑失配。
除此之外，Hogge型相位检测器11还具有：缓冲器11e，用于将由VCO15输出的时钟信号CLK提供到第一DFF 11a作为眼中心时钟信号ECCK；以及反相器11f，用于将由VCO 15输出的时钟信号CLK提供到第二DFF 11b作为眼边缘时钟信号EECK。
第一EXOR电路11c输出的信号作为上行信号UP驱动电荷泵(CP+)12，用于对LF 14电学地对电流充电。另一方面，第二EXOR电路11d输出的信号作为下行信号DOWN驱动电荷泵(CP-)13，用于从LF 14电学地对电流放电。
LF 14对电荷泵12和13输出和输入的电流进行积分和平滑，以产生提供到VCO 15的信号输入。
VCO 15产生其频率由输入到VCO 15的信号确定的上述时钟信号CLK。时钟信号CLK由CDR电路10输出，作为恢复时钟信号RCCK，而第一DFF11a产生的信号Q1由CDR电路10输出，作为再定时数据信号RTDT。
图2示出Hogge型相位检测器11执行的操作的时序图。
第一EXOR电路11c产生的上行信号UP在时间t1与t2之间的时段期间保持在高电平。时间t1是建立用作输入数据IDT的NRZ数据的时间。另一方面，时间t2是第一DFF 11a在眼中心时钟信号ECCK的上升沿输入输入数据IDT并输出输入数据IDT作为输出数据Q1的时间。
(t2-t1)时段的长度示出眼中心时钟信号ECCK从建立输入数据IDT开始延迟了多少。也就是说，(t2-21)时段的长度是表示输入数据IDT与由VCO15产生的时钟信号CLK之间的相对相位的模拟量。
第二EXOR电路11d产生的下行信号DOWN在时间t2与时间t3之间的时段期间保持在高电平。如上所述，时间t2是由第一DFF 11a建立输出数据Q1的时间。另一方面，时间t3是第二DFF 11b在眼边缘时钟信号EECK的上升沿输入输出数据Q1并输出输出数据Q1作为输出数据Q2的时间。
下行信号DOWN的(t3-t2)脉冲宽度始终等于由VCO 15产生的时钟信号CLK的时段的一半。
当CDR回路平均来说稳定到稳定状态时，建立在上行信号UP对LF 14的充电与由下行信号DOWN从LF14放电之间的时间平衡状态。
因此，如果电荷泵(CP+)12产生的电流的绝对值等于电荷泵(CP-)13产生的电流的绝对值，则VCO 15产生的时钟信号CLK的相位锁定，以使得上行信号UP的高脉冲宽度等于下行信号DOWN的高脉冲宽度。
因此，上行信号UP的脉冲宽度等于下行信号DOWN的脉冲宽度，并且两个脉冲宽度都等于VCO 15产生的时钟信号CLK的时段的一半。此外，在与由等于VCO 15产生的时钟信号CLK的时段一半的时段建立输入数据IDT分开的位置，锁定眼中心时钟信号ECCK的上升沿。也就是说，眼中心时钟信号ECCK的上升沿锁定在NRZ数据的中间。
发明内容
然而，在上述CDR电路10中，担心在第一EXOR电路11c产生的上行信号UP和第二EXOR电路11d产生的下行信号DOWN中发生错误。
第一EXOR电路11c产生的上行信号UP和第二EXOR电路11d产生的下行信号DOWN是用于切换电荷泵电路12和13的信号。因此，如果在第一EXOR电路11c产生的上行信号UP和第二EXOR电路11d产生的下行信号DOWN中发生错误，则操作速度越高，错误的影响就越大。因此，CDR电路10的缺点是电荷泵电路12和13不工作。
下面进一步描述该问题。
图3是示出图1所示的CDR电路10中采用的EXOR电路和电荷泵电路的典型配置的电路图。
如图所示，EXOR电路被配置以采用PMOS(P沟道MOS)晶体管PT1至PT4、NMOS(N沟道MOS)晶体管NT1至NT4、反相器INV1和INV2以及输出节点ND1。
两个输入信号A和B提供到图3所示的EXOR电路。在图1所示CDR电路10中采用的第一EXOR电路11c的情况下，输入信号A是输入数据IDT，而信号B是由第一DFF 11a输出的输出数据Q1。另一方面，在图1所示CDR电路10中采用的第二EXOR电路11d的情况下，输入信号A是第一DFF 11a输出的信号Q1，而信号B是第二DFF 11b输出的信号Q2。
在EXOR电路中，PMOS晶体管PT1和PT2的源极连接到电源电位线VDD，而NMOS晶体管NT1和NT2的源极连接到基准电位线VSS。
PMOS晶体管PT1的漏极连接到PMOS晶体管PT3的源极，而PMOS晶体管PT3的漏极连接到输出节点ND1。PMOS晶体管PT2的漏极连接到PMOS晶体管PT4的源极，而PMOS晶体管PT4的漏极连接到输出节点ND1。
NMOS晶体管NT1的漏极连接到NMOS晶体管NT3的源极，而NMOS晶体管NT3的漏极连接到输出节点ND1。NMOS晶体管NT2的漏极连接到NMOS晶体管NT4的源极，而NMOS晶体管NT4的漏极连接到输出节点ND1。
反相器INV1输出作为通过使输入信号A反相而获得的信号的反相输入信号XA。同样，反相器INV2输出作为通过使信号B反相而获得的信号的反相信号XB。
输入信号A被提供到PMOS晶体管PT1的栅极，而输入信号A的反相输入信号XA被提供到PMOS晶体管PT2的栅极。另一方面，信号B的反相信号XB被提供到PMOS晶体管PT3的栅极，而信号B被提供到PMOS晶体管PT4的栅极。
信号B被提供到NMOS晶体管NT1的栅极，而信号B的反相信号XB被提供到NMOS晶体管NT2的栅极。另一方面，输入信号A被提供到NMOS晶体管NT3的栅极，而输入信号A的反相输入信号XA被提供到NMOS晶体管NT4的栅极。
EXOR电路检测输入信号A与B的逻辑失配，将上行信号UP或者下行信号DOWN输出到电荷泵电路。
电荷泵电路12(或者13)被配置以采用用作开关的PMOS晶体管PT5、NMOS晶体管NT5、电流源I1和I2、反相器INV3以及输出节点ND2。
PMOS晶体管PT5的源极连接到电源电位线VDD，而PMOS晶体管PT5的漏极连接到电流源I1。电流源I1的输出连接到输出节点ND2。
同样，NMOS晶体管NT5的源极连接到基准电位线VSS，而NMOS晶体管NT5的漏极连接到电流源I2。电流源I2的输出也连接到输出节点ND2。
此外，上行信号UP的反相信号被通过反相器INV3的方式提供到PMOS晶体管PT5的栅极，而下行信号DOWN被提供到NMOS晶体管NT5的栅极。
由于图3所示的EXOR电路利用电压脉冲提取输出，所以该电路不能输出其宽度等于或者小于由晶体管的栅极的比值C/gm确定的最小脉冲宽度的脉冲，如图4A所示，其中符号C代表电容。
因此，由于输入信号A与B之间的相位差变得接近0或者接近表示1个时段的1T，所以脉冲宽度分别被不希望地拉低到0或者拉高到1，如图4B所示，因此，产生的问题是，脉冲宽度与相位差之间的关系的线性度可能恶化。
此外，图3所示的EXOR电路需要具有与输入信号A的相位相反的相位的反相输入信号XA和具有与信号B的相位相反的相位的反相信号XB。如图5所示，利用反相器INV1由输入信号A产生的反相输入信号XA比输入信号A延迟了与信号A通过反相器INV1的传播对应的延迟时间。同样，利用反相器INV2由信号B产生的反相信号XB比信号B延迟了与信号B通过反相器INV2的传播对应的延迟时间。因此，利用输入信号A和反相信号XB形成的脉冲宽度可能不希望地不等于利用信号B和反相输入信号XA形成的脉冲宽度。
操作速度越高，则脉冲之间的宽度差越大，因此，该差产生的问题越严重。
如图3所示，EXOR电路输出的信号用作上行信号UP或者下行信号DOWN，以切换电荷泵电路。因此，上行信号UP与下行信号DOWN之间产生误差，并且操作速度越高，该误差的影响越大。当该误差产生的影响大时，就不可能使分别用作开关的PMOS晶体管PT5和NMOS晶体管NT5接通和断开。因此，电荷泵电路的功能明显丧失。
因此，本公开的实施例提供了能够操作开关、能够保持高的操作速度以及能够保持电荷泵电路的功能的相位比较器，并且提供了采用该相位比较器的时钟数据恢复电路，其中，该开关用于以绝对可靠性将电流从充电电流切换到放电电流和从放电电流切换到充电电流。
根据本公开的第一实施例的相位比较器包括：
第一闩锁器，配置为与眼中心时钟信号同步地闩锁输入数据；
第二闩锁器，配置为与具有与眼中心时钟信号的相位相反的相位的眼边缘时钟信号同步地闩锁在该第一闩锁器内闩锁的数据；
第一检测电路，配置为检测该输入数据和该第一闩锁器内闩锁的数据的逻辑失配；
第二检测电路，配置为检测该第一闩锁器内闩锁的数据和该第二闩锁器内闩锁的数据的逻辑失配；以及
电荷泵电路，具有转换开关的功能，配置为基于该第一和第二检测电路产生的逻辑失配检测结果，将该电荷泵电路产生的电流从充电电流改变为放电电流和从放电电流改变为充电电流，其中
该第一检测电路、该第二检测电路和该电荷泵电路形成为失配检测器/电荷泵复合电路，该失配检测器/电荷泵复合电路是包括该第一和第二检测电路的逻辑失配确定部分并且包括配置为将该电流从该电荷泵电路的充电电流改变为该电荷泵电路的放电电流和从该电荷泵电路的放电电流改变为该电荷泵电路的充电电流的转换开关的复合电路。
根据本公开的第二实施例的时钟数据恢复电路具有：
相位比较器，配置为检测输入数据与提取的时钟信号之间的相位差，并且根据该相位差输出模拟量；
环路滤波器，配置为积分并平滑该相位比较器输出的信号；以及
压控振荡器，配置为通过根据该环路滤波器输出的信号以一频率振荡来产生时钟信号，并且将该时钟信号提供到所述相位比较器，其中
该相位比较器包括：
第一闩锁器，配置为与眼中心时钟信号(由时钟信号导出)同步地闩锁该输入数据；
第二闩锁器，配置为与具有与该眼中心时钟信号的相位相反的相位的眼边缘时钟信号(由时钟信号导出以用作时钟信号)同步地闩锁在该第一闩锁器内闩锁的数据；
第一检测电路，配置为检测该输入数据和该第一闩锁器内闩锁的数据的逻辑失配；
第二检测电路，配置为检测该第一闩锁器内闩锁的数据和该第二闩锁器内闩锁的数据的逻辑失配；以及
电荷泵电路，具有转换开关的功能，配置为基于该第一和第二检测电路产生的逻辑失配检测结果，将该电荷泵电路输出到该环路滤波器的电流从充电电流改变为放电电流和从放电电流改变为充电电流，以及
该第一检测电路、该第二检测电路和该电荷泵电路形成为失配检测器/电荷泵复合电路，该失配检测器/电荷泵复合电路是包括该第一和第二检测电路的逻辑失配确定部分并且包括配置为将该电流从该电荷泵电路的充电电流改变为该电荷泵电路的放电电流和从该电荷泵电路的放电电流改变为该电荷泵电路的充电电流的转换开关的复合电路。
根据本公开，可以对于输入数据的突然相位变化而抑制信号接收余量的减小，并且可以抑制错误信号接收概率的增大。
附图说明
图1是示出提供有Hogge型相位检测器以用作用于不规则NRZ信号的电路的CDR(时钟数据恢复)电路的框图；
图2示出Hogge型相位检测器执行的操作的时序图；
图3是示出图1所示的CDR电路中采用的EXOR电路和电荷泵电路的典型配置的电路图；
图4A和图4B是描述EXOR电路产生的问题时参考的图；
图5是描述问题时参考的说明图；
图6是示出根据本公开的第一实施例的CDR电路的配置的示意图；
图7是示出根据本公开的第一实施例的EXOR/电荷泵复合电路的典型配置的电路图；
图8是示出根据本公开的第一实施例的差分DFF电路的典型配置的电路图；
图9是示出根据本公开的第一实施例的差分DFF电路的另一种典型配置的电路图；
图10是示出根据本公开的第一实施例的闩锁比较电路的典型配置的电路图；
图11是示出根据本公开的第一实施例的输出选择电路的典型配置的电路图；
图12示出与根据本公开的第一实施例的差分DFF电路相关的信号的时序图；
图13是示出根据本公开的第二实施例的CDR电路的配置的示意图；
图14是示出根据本公开的第二实施例的差分DFF电路的典型配置的电路图；
图15是示出双沿触发DFF电路的典型配置的电路图；
图16示出第二实施例中的输入数据、VCO时钟信号和输出再定时数据的时序图；
图17是示出根据本公开的第二实施例的差分DFF电路的另一种典型配置的电路图；
图18示出与图17所示的差分DFF电路相关的信号的时序图；
图19是示出根据本公开的第二实施例的闩锁比较电路的典型配置的电路图；以及
图20是示出根据本公开的第二实施例的输出选择电路的典型配置的电路图。
具体实施方式
下面将参考附图解释本公开的实施例。请注意，以如下排列的章节描述各实施例。
1：第一实施例(CDR电路的第一典型配置)
2：第二实施例(CDR电路的第二典型配置)
<1.第一实施例>
图6是示出根据本公开第一实施例的CDR电路100的配置的示意图。
如图6所示，根据第一实施例的CDR电路100采用Hogge型相位检测器110、用作复合电路的EXOR/电荷泵复合电路120、LF(环路滤波器)130以及VCO(压控振荡器)140。
在根据第一实施例的CDR电路100中，EXOR电路与每个电荷泵电路的转换开关集成，以形成EXOR/电荷泵复合电路120。EXOR电路是从Hogge型相位检测器110分别产生上行信号UP和下行信号DOWN的电路。上行信号UP是电荷泵电路中的特定电荷泵电路的充电电流，而下行信号DOWN是电荷泵电路中的另一个电荷泵电路的放电电流。转换开关分别是用于将Hogge型相位检测器110产生的电流从特定电荷泵电路的上行信号UP改变为另一个电荷泵电路的下行信号DOWN和从另一个电荷泵电路的下行信号DOWN改变为特定电荷泵电路的上行信号UP的开关。
在CDR电路100中采用的Hogge型相位检测器110中，DFF被分别配置为包括在用于产生具有相同相位的差分输出的DFF电路中的DFF。每个DFF电路分别将所产生的差分输出提供到EXOR电路之一，作为EXOR电路的差分输入。
基本上，根据第一实施例的CDR电路100具有从用作输入数据IDT的不规则NRZ输入信号中提取时钟信号CLK并恢复该输入数据IDT的功能。
Hogge型相位检测器110具有用作第一闩锁器的第一DFF 111，用于与眼中心时钟信号ECCK同步地输入用作输入数据IDT的NRZ数据并输出数据B/XB。在图6中，符号A/XA表示输入数据IDT。
此外，Hogge型相位检测器110还具有用作第二闩锁器的第二DFF 112，用于与具有与眼中心时钟信号ECCK的相位相反的相位的眼边缘时钟信号EECK同步地输入数据B/XB并输出数据C/XC。
如上所述，第一DFF 111和第二DFF 112中的每一个被分别配置为包括在用于产生具有相同相位的差分输出的DFF电路中的DFF。
下面将分别详细描述第一DFF 111和第二DFF 112的具体配置。
此外，Hogge型相位检测器110还具有：缓冲器113，用于将VCO 140输出的时钟信号CLK提供到第一DFF 111用作眼中心时钟信号ECCK；以及反相器114，用于将VCO 140输出的时钟信号CLK提供到第二DFF 112用作眼边缘时钟信号EECK。
通常，与图1所示的CDR电路10采用的Hogge型相位检测器110相同，Hogge型相位检测器110被配置以包括用作第一逻辑失配检测电路的第一EXOR电路115和用作第二逻辑失配检测电路的第二EXOR电路116。
第一EXOR电路115检测符号A/XA表示的输入数据IDT与第一DFF 111输出的数据B/XB之间的逻辑失配。另一方面，第二EXOR电路116检测第一DFF 111输出的数据B/XB与第二DFF 112输出的数据C/XC之间的逻辑失配。
第一EXOR电路115输出的信号作为上行信号UP驱动电荷泵(CP+)121用于对LF 130对电流充电。另一方面，第二EXOR电路116输出的信号作为下行信号DOWN驱动电荷泵(CP-)122用于从LF 130对电流放电。
LF 130对电荷泵121和122输出和输入的电流进行积分和平滑，以产生输入到VCO 140的信号。
VCO 140产生其频率由输入到VCO 140的信号确定的上述时钟信号CLK。时钟信号CLK由CDR电路100输出，作为恢复时钟信号RCCK，而第一DFF 111产生的信号B/XB由CDR电路100输出，作为再定时数据信号RTDT。
在根据第一实施的CDR电路100中，如上所述，EXOR电路115和116与电荷泵电路121和122的转换开关集成，以形成EXOR/电荷泵复合电路120。EXOR电路115和116是用于从Hogge型相位检测器110分别产生上行信号UP[和下行信号DOWN的电路。上行信号UP是电荷泵电路121的充电电流，而下行信号DOWN是另一个电荷泵电路122的放电电流。转换开关是用于将Hogge型相位检测器110产生的电流从上行信号UP改变为下行信号DOWN和从下行信号DOWN改变为上行信号UP的开关。
在CDR电路100中采用的Hogge型相位检测器110中，DFF 111和112被分别配置为包括在用于产生相同相位的差分输出的DFF电路中的DFF。DFF电路111和112分别将所产生的差分输出提供到EXOR电路115和116之一作为EXOR电路的差分输入。
下面的描述将解释用作复合电路的EXOR/电荷泵复合电路120的具体配置以及分别用于产生相同相位的差分输出的每个DFF电路的具体配置，并且解释EXOR/电荷泵复合电路120执行的功能以及DFF电路执行的功能。
图7是示出根据本公开的第一实施例的EXOR/电荷泵复合电路120的典型配置的电路图。
如图所示，EXOR/电荷泵复合电路120被配置以采用PMOS晶体管PT11至PT14、NMOS晶体管NT11至NT14、第一电流源I11、第二电流源I12以及输出节点ND121。
PMOS晶体管PT11至PT14用作第一EXOR电路115的逻辑失配确定部分，并且还用作第一电荷泵电路121的转换开关。PMOS晶体管PT11至PT14构成第一复合部分123。
另一方面，NMOS晶体管NT11至NT14用作第二EXOR电路116的逻辑失配确定部分，并且还用作第二电荷泵电路122的转换开关。NMOS晶体管NT11至NT14形成第二复合部分124。
在该实施例中，p沟道对应于第一导电类型，而n沟道对应于第二导电类型。因此，在该实施例中，PMOS晶体管是第一导电类型的FET(场效应晶体管)，而NMOS晶体管是第二导电类型的FET。
更具体地说，PMOS晶体管PT11至PT14分别是第一导电类型的第一、第二、第三和第四FET。
另一方面，NMOS晶体管NT11至NT14分别是第二导电类型的第一、第二、第三和第四晶体管。
在EXOR/电荷泵复合电路120中，PMOS晶体管PT11和PT12的源极连接到电源电位线VDD，而NMOS晶体管NT11和NT12的源极连接到基准电位线VSS。
PMOS晶体管PT11的漏极连接到PMOS晶体管PT13的源极，而PMOS晶体管PT13的漏极连接到第一电流源I11的电源侧端子TV11。PMOS晶体管PT12的漏极连接到PMOS晶体管PT14的源极，而PMOS晶体管PT14的漏极连接到第一电流源I11的电源侧端子TV11。
NMOS晶体管NT11的漏极连接到NMOS晶体管NT13的源极，而NMOS晶体管NT13的漏极连接到第二电流源I12的基准线侧端子TV12。NMOS晶体管NT12的漏极连接到NMOS晶体管NT14的源极，而NMOS晶体管NT14的漏极连接到第二电流源I12的基准线侧端子TV12。
代表输入数据IDT的输入信号A被提供到PMOS晶体管PT11的栅极，而输入信号A的反相输入信号XA被提供到PMOS晶体管PT12的栅极。反相输入信号XA是具有与输入信号A的相位相反的相位的信号。另一方面，第一DFF 111输出的信号B的反相信号XB被提供到PMOS晶体管PT13的栅极，而信号B被提供到PMOS晶体管PT14的栅极。同样，反相信号XB是具有与信号B的相位相反的相位的信号。
第二DFF 112输出的输出信号C被提供到NMOS晶体管NT11的栅极，而输出信号C的反相输出信号XC被提供到NMOS晶体管NT12的栅极。同样，反相输出信号XC是具有与输出信号C的相位相反的相位的信号。另一方面，反相信号XB被提供到NMOS晶体管NT13的栅极，而信号B被提供到NMOS晶体管NT14的栅极。
第一电流源I11的输出侧端子TO11连接到输出节点ND121，而第二电流源I12的输出侧端子TO12连接到输出节点ND121。
在EXOR/电荷泵复合电路120中，当输入信号A与例如第一DFF 111输出的信号B逻辑上不匹配时，电流充电到LF 130。
如果例如因为输入信号A被设置为H(高)电平，而第一DFF 111输出的信号B被设置为L(低)电平，输入信号A与第一DFF 111输出的信号B逻辑上不匹配，则第一复合部分123如下工作。
在第一复合部分123中，由于输入信号A被设置为H电平，而输入信号A的反相输入信号XA因此被设置为L电平，所以PMOS晶体管PT11断开，而PMOS晶体管PT12接通。此外，由于信号B被设置为L电平，而信号B的反相信号XB因此被设置为H电平，所以PMOS晶体管PT13断开，而PMOS晶体管PT14接通。
因此，第一电流源I11的电源侧端子TV11通过PMOS晶体管PT12和PMOS晶体管PT14连接到电源电位线VDD。因此，第一电流源I11产生的电流从输出节点ND121流到LF 130，从而对LF 130充电。
此外，此时，如果因为例如信号B和输出信号C都被设置为L电平，第一DFF 111输出的信号B与第二DFF 112输出的输出信号C逻辑上匹配，则信号B的反相信号XB和输出信号C的反相输出信号XC都被设置为H电平。由于输出信号C被设置为L电平，而输入信号的反相输出信号XC被设置为H电平，所以NMOS晶体管NT11断开，而NMOS晶体管NT12接通。此外，由于信号B被设置为L电平，而信号B的反相信号XB被设置为H电平，所以NMOS晶体管NT13接通，而NMOS晶体管NT14断开。
因此，第二电流源I12的基准线侧端子TV12不连接到基准电位线VSS。因此，电流不像对LF 130放电的电流那样从LF 130流过输出节点ND121。
在EXOR/电荷泵复合电路120中，当例如第一DFF 111输出的信号B与第二DFF 112输出的输出信号C逻辑上不匹配时，电流从LF 130流出，对LF 130放电。
如果因为例如信号B被设置为H电平，而第二DFF 112输出的输出信号C被设置为L电平，第一DFF 111输出的信号B与第二DFF 112输出的输出信号C逻辑上不匹配，则第二复合部分124如下工作。
在第二复合部分124中，由于信号B被设置为H电平，而信号B的反相信号XB因此被设置为L电平，所以NMOS晶体管NT13断开，而NMOS晶体管NT14接通。此外，由于输出信号C被设置为L电平，而输出信号C的反相输出信号XC因此被设置为H电平，所以NMOS晶体管NT11断开，而NMOS晶体管NT12接通。
因此，第二电流源I12的基准线侧端子TV12通过NMOS晶体管NT12和NMOS晶体管NT14连接到基准电位线VSS。因此，第二电流源I12产生的电流从LF 130流过输出节点ND121，对LF 130放电。
此外，此时，如果因为例如输入信号A和信号B都被设置为H电平，输入信号A与第一DFF 111输出的信号B逻辑上匹配，则输入信号A的反相输入信号XA和信号B的反相信号XB都被设置为L电平。由于输入信号A被设置为H电平，而输入信号A的反相输入信号XA被设置为L电平，所以PMOS晶体管PT11断开，而PMOS晶体管PT12接通。此外，由于信号B被设置为H电平，而信号B的反相信号XB被设置为L电平，所以PMOS晶体管PT13断开，而PMOS晶体管PT14接通。
因此，第一电流源I11的电源侧端子TV11不连接到电源电位线VDD。因此，电流不像对LF 130充电的电流那样通过输出节点ND121流到LF 130。
因此，在EXOR/电荷泵复合电路120中，如上所述，当输入信号A与第一DFF 111输出的信号B逻辑上不匹配时，电流对LF 130充电。如上所述，当第一DFF 111输出的信号B与第二DFF 112输出的输出信号C逻辑上不匹配时，电流对LF 130放电。
这样，在EXOR/电荷泵复合电路120中，第一复合部分123被配置以包括第一EXOR电路115的功能，并且用作转换开关，用于使作为充电电流的第一电荷泵电路121内的上行信号UP通过，而第二复合部分124被配置以包括第二EXOR电路116的功能，并且用作转换开关，用于使作为放电电流的第二电荷泵电路122中的下行信号DOWN通过。
因此，与过去利用产生的电压脉冲使开关接通和断开的方法相比，可以获得具有良好的线性的电流输出，因此，向即使输入信号之间的相位差变得接近0或者接近1T时，仍可以输出其宽度等于或者小于由比值C/gm确定的最小脉冲宽度的电压脉冲的高速应用，应用良好的CDR电路。
如上所述，反相输入信号XA、反相信号XB和反相输出信号XC的相位分别与输入信号A、信号B和输出信号C的相位相反，此外，与过去的技术不同，使反相输入信号XA、反相信号XB和反相输出信号XC的相位互相匹配。因此，通过将第一DFF 111和第二DFF 112都设置为差分电路，正如反相输入信号XA、反相信号XB和反相输出信号XC的相位互相匹配一样，输入信号A、信号B和输出信号C的相位也互相匹配。
图8是示出根据本公开第一实施例的差分DFF电路150的典型配置的电路图。
在示出差分DFF电路150的典型配置的图中，表示正极侧的输入数据的信号由符号DP表示，而表示负极侧的输入数据的信号由符号DN表示。此外，时钟信号由符号CK表示，代替符号ECCK和EECK。
差分DFF电路150被配置为包括2个DFF电路，即，用于接收输入数据DP的第一DFF电路151和用于接收输入数据DN的第二DFF电路152。在该配置中，第一DFF电路151和第二DFF电路152被布置以形成阵列。
此外，在用于传送第一DFF电路151输出的信号QP的输出线与用于传送第二DFF电路152输出的信号QN的输出线之间，反相器INV151和INV152连接以用作交叉耦合反相器。具体地说，第一反相器INV151的输出端子和第二反相器INV152的输入端子连接到用于传送第一DFF电路151输出的来自第一DFF电路151的数据输出端子Q的信号QP的输出线。同样，第一反相器INV151的输入端子和第二反相器的输出端子连接到用于传送第二DFF电路152输出的来自第二DFF电路152的数据输出端子Q的信号QN的输出线。
如上所述，图8所示的差分DFF电路150可以通过布置分别用于接收输入数据DP和输入数据DN的两个DFF电路151和152以形成并联电路来实现。通过进一步将用作交叉耦合反相器的第一反相器INV151和第二反相器INV152在输出级连接，可以改善差分平衡。
DFF电路151和152分别是时钟反相器类型的DFF电路。
图9是示出根据本公开第一实施例的另一差分DFF电路160的典型配置的电路图。
图9所示的差分DFF电路160被配置为包括闩锁比较电路161、输出选择电路162和时钟延迟电路163的组合。
闩锁比较电路161通常与时钟信号CKP同步地接收差分输入DP和DN。闩锁比较电路161将差分输入DP和DN互相进行比较，并且对输入DP和DN执行闩锁处理。闩锁比较电路161将表示处理结果的信号SX和RX输出到输出选择电路162。
输出选择电路162选择输出信号QN或者QP的保持数据(held data)，并且与由时钟延迟电路163延迟的时钟信号CKP或者CKN同步地输出所选的保持数据。输出信号QP的相位与闩锁比较电路161输出的信号SX的相位相反，而输出信号QN的相位与闩锁比较电路161输出的信号RX的相位相反。
输出选择电路162具有两个输出选择电路，即，输出选择电路162P和162N。第一输出选择部分162P的第一输入端子接收信号SX，而第一输出选择部分162P的第二输入端子接收第二输出选择部分162N输出的信号。另一方面，第二输出选择部分162N的第一输入端子接收信号RX，而第二输出选择部分162N的第二输入端子接收第一输出选择部分162P输出的信号。
时钟延迟电路163使时钟信号CKP和CKN延迟的延迟时间通常至少等于闩锁比较电路161执行处理花费的时间，并且将延迟的时钟信号CKP和CKN输出到输出选择电路162。
图10是示出根据本公开第一实施例的闩锁比较电路161的典型配置的电路图。
如图10所示，闩锁比较电路161被配置为包括PMOS晶体管PT21至PT24、NMOS晶体管NT21至NT26、第一输出节点ND21和第二输出节点ND22。PMOS晶体管PT21至PT24的源极连接到电源电位线VDD，而NMOS晶体管NT21至NT26的源极连接到基准电位线VSS。
PMOS晶体管PT21的漏极通过作为第一输出节点ND21的连接点连接到NMOS晶体管NT21的漏极。同样，PMOS晶体管PT22的漏极通过作为第二输出节点ND22的连接点连接到NMOS晶体管NT22的漏极。PMOS晶体管PT21的栅极和NMOS晶体管NT21的栅极连接到第二输出节点ND22，而PMOS晶体管PT22栅极和NMOS晶体管NT22的栅极连接到第一输出节点ND21。
这样连接的PMOS晶体管PT21和NMOS晶体管NT21构成CMOS反相器CINV21。另一方面，这样连接的PMOS晶体管PT22和NMOS晶体管NT22构成CMOS反相器CINV22。
此外，CMOS反相器CINV21和CMOS反相器CINV22的输入和输出端子以交叉耦合方式互相连接在一起，形成闩锁器。具体地说，CMOS反相器CINV21的输入端子连接到CMOS反相器CINV22的输出端子，而CMOS反相器CINV21的输出端子连接到CMOS反相器CINV22的输入端子。
NMOS晶体管NT21的源极连接到NMOS晶体管NT23的漏极，而NMOS晶体管NT23的源极连接到NMOS晶体管NT25的漏极。
另一方面，NMOS晶体管NT22的源极连接到NMOS晶体管NT24的漏极，而NMOS晶体管NT24的源极连接到NMOS晶体管NT26的漏极。
PMOS晶体管PT23的漏极连接到被布线到第一输出节点ND21以用作用于输送信号SX的线路的输出线LSX。另一方面，PMOS晶体管PT24的漏极连接到被布线到第二输出节点ND22以用作用于输送信号RX的线路的输出线LRX。
时钟信号CK提供到NMOS晶体管NT23和NT24以及PMOS晶体管PT23和PT24的栅极。
代表数据DP的信号提供到NMOS晶体管NT25的栅极，而代表数据DN的信号提供到NMOS晶体管NT26的栅极。
在闩锁比较电路161中，当时钟信号CK为了形成脉冲而保持在H电平时，NMOS晶体管NT23和NT24保持接通状态，而PMOS晶体管PT23和PT24保持断开状态。
在时钟信号CK被设置为H电平之前，PMOS晶体管PT23和PT24保持接通状态，因此，在初始化处理中，传送信号SX的输出线LSX和传送信号RX的输出线LRX保持H电平。因此，第一输出节点ND21和第二输出节点ND22也保持在H电平。因此，在闩锁器的初始状态下，PMOS晶体管PT21和PT22保持断开状态，而NMOS晶体管NT22保持接通状态。
例如，假定在初始状态下，被设置到H电平的数据DP和被设置到L电平的数据DN被提供到闩锁比较电路161。在这种状态下，NMOS晶体管NT25接通，但是NMOS晶体管NT26断开。
当NMOS晶体管NT25处于接通状态时，第一输出节点ND21被放电到基准电位电平，使得跃迁到L电平。因此，CMOS反相器CINV22的PMOS晶体管PT22接通，而CMOS反相器CINV22的NMOS晶体管NT22断开。因此，第二输出节点ND22通过PMOS晶体管PT22连接到电源电位线VDD，稳定地保持在处于H电平的电源电位电平。当第二输出节点ND22以稳定方式保持在H电平时，第一CMOS反相器CINV21的PMOS晶体管PT21断开，并稳定地保持在断开状态，而CMOS反相器CINV21的NMOS晶体管NT21接通，并且稳定地保持在接通状态。
因此，信号SX以L电平输出，而信号RX以H电平输出。
例如，假定在初始状态，被设置到L电平的数据DP和被设置到H电平的数据DN被提供到闩锁比较电路161。在这种情况下，NMOS晶体管NT25断开，而NMOS晶体管NT26接通。
当NMOS晶体管NT26处于接通状态时，第二输出节点ND22被放电到基准电位电平，使得跃迁到L电平。因此，CMOS反相器CINV21的PMOS晶体管PT21接通，而CMOS反相器CINV21的NMOS晶体管NT21断开。因此，第一输出节点ND21通过PMOS晶体管PT21连接到电源电位线VDD，稳定地保持在处于H电平的电源电位电平。当第一输出节点ND21以稳定方式保持在H电平时，CMOS反相器CINV22的PMOS晶体管PT22断开，并且稳定地保持在断开状态，而NMOS晶体管NT22接通，并且稳定地保持在接通状态。
因此，信号SX以H电平输出，而信号RX以L电平输出。
图11是示出根据本公开第一实施例的输出选择电路162的典型配置的电路图。
图12示出与根据第一实施例的差分DFF电路相关的信号的时序图。
如图11所示，输出选择电路162具有两个输出选择电路，即，输出选择电路162P和162N。第一输出选择部分162P的第一输入端子接收信号SX，而第一输出选择部分162P的第二输入端子接收第二输出选择部分162N输出的信号，以形成交叉耦合连接。另一方面，第二输出选择部分162N的第一输入端子接收信号RX，而第二输出选择部分162N的第二输入端子接收第一输出选择部分162P输出的信号，以形成交叉耦合连接。
第一输出选择部分162P被配置为包括PMOS晶体管PT31至PT34、NMOS晶体管NT31至NT34以及输出节点ND31。
另一方面，第二输出选择部分162N被配置为包括PMOS晶体管PT41至PT44、NMOS晶体管NT41至NT44以及输出节点ND41。
在第一输出选择部分162P中，PMOS晶体管PT31和PT32的源极连接到电源电位线VDD，而NMOS晶体管NT31和NT32的源极连接到基准电位线VSS。
PMOS晶体管PT31的漏极连接到PMOS晶体管PT33的源极，而PMOS晶体管PT33的漏极连接到输出节点ND31。另一方面，PMOS晶体管PT32的漏极连接到PMOS晶体管PT34的源极，而PMOS晶体管PT34的漏极连接到输出节点ND31。
此外，NMOS晶体管NT31的漏极连接到NMOS晶体管NT33的源极，而NMOS晶体管NT33的漏极连接到输出节点ND31。另一方面，NMOS晶体管NT32的漏极连接到NMOS晶体管NT34的源极，而NMOS晶体管NT34的漏极连接到输出节点ND31。
时钟信号CKN被提供到PMOS晶体管PT31的栅极和NMOS晶体管NT32的栅极。另一方面，时钟信号CKP被提供到PMOS晶体管PT32的栅极和NMOS晶体管NT31的栅极。
此外，信号SX被提供到PMOS晶体管PT33的栅极和NMOS晶体管NT33的栅极。
PMOS晶体管PT34的栅极和NMOS晶体管NT34的栅极连接到第二输出选择部分162N的输出节点ND41，以接收提供到输出节点ND41的输出信号QN。
在第二输出选择部分162N中，PMOS晶体管PT41和PT42的源极连接到电源电位线VDD，而NMOS晶体管NT41和NT42的源极连接到基准电位线VSS。
PMOS晶体管PT41的漏极连接到PMOS晶体管PT43的源极，而PMOS晶体管PT43的漏极连接到输出节点ND41。另一方面，PMOS晶体管PT42的漏极连接到PMOS晶体管PT44的源极，而PMOS晶体管PT44的漏极连接到输出节点ND41。
此外，NMOS晶体管NT41的漏极连接到NMOS晶体管NT43的源极，而NMOS晶体管NT43的漏极连接到输出节点ND41。另一方面，NMOS晶体管NT42的漏极连接到NMOS晶体管NT44的源极，而NMOS晶体管NT44的漏极连接到输出节点ND41。
时钟信号CKP被提供到PMOS晶体管PT41的栅极和NMOS晶体管NT42的栅极。另一方面，时钟信号CKN被提供到PMOS晶体管PT42的栅极和NMOS晶体管NT41的栅极。
此外，信号RX被提供到PMOS晶体管PT44的栅极和NMOS晶体管NT44的栅极。
PMOS晶体管PT43的栅极和NMOS晶体管NT43的栅极连接到第一输出选择部分162P的输出节点ND31，以接收输出信号QP。
在此，如果分别以H电平和L电平提供时钟信号CKP和时钟信号CKN，而分别以H电平和L电平提供信号SX和信号RX，则输出选择电路162如下工作。
由于在第一输出选择部分162P中，以H电平提供时钟信号CKP，所以PMOS晶体管PT32断开，而NMOS晶体管NT31接通。此外，在第二输出选择部分162N中，PMOS晶体管PT41断开，而NMOS晶体管NT42接通。
另一方面，由于在第一输出选择部分162P中，以L电平提供时钟信号CKN，所以PMOS晶体管PT31接通，而NMOS晶体管NT32断开。此外，在第二输出选择部分162N中，PMOS晶体管PT42接通，而NMOS晶体管NT41断开。
如果在第一输出选择部分162P中，以H电平提供信号SX，则PMOS晶体管PT33断开，而NMOS晶体管NT33接通。当在第一输出选择部分162P中，PMOS晶体管PT33断开，而NMOS晶体管NT33接通时，输出节点ND31通过NMOS晶体管NT31和NT33连接到基准电位线VSS，并且被放电到L电平。此时，因为PMOS晶体管PT32和PT33断开的事实，所以输出节点ND31与电源电位线VDD断开。
当在第二输出选择部分162N中，输出节点ND31被设置到L电平时，PMOS晶体管PT43接通，而NMOS晶体管NT43断开。
如果在第二输出选择部分162N中，以L电平提供信号RX，则PMOS晶体管PT44断开，而NMOS晶体管NT44接通。当在第二输出选择部分162N中，PMOS晶体管PT44接通，而NMOS晶体管NT44断开时，输出节点ND41通过PMOS晶体管PT42和PT44连接到电源电位线VDD，并且被充电到H电平。此时，因为NMOS晶体管NT41、NT43和NT44断开的事实，所以输出节点ND41与基准电位线VSS断开。
当在第一输出选择部分162P中，输出节点ND41被设置到H电平，PMOS晶体管PT34断开，而NMOS晶体管NT34接通。
在这种情况下，输出信号QP以L电平输出，而输出信号QN以H电平输出。
在此，如果分别以H电平和L电平提供时钟信号CKP和时钟信号CKN，而分别以L电平和H电平提供信号SX和信号RX，则输出选择电路162如下工作。
由于在第一输出选择部分162P中，以H电平提供时钟信号CKP，所以PMOS晶体管PT32断开，而NMOS晶体管NT31接通。此外，在第二输出选择部分162N中，PMOS晶体管PT41断开，而NMOS晶体管NT42接通。
另一方面，由于在第一输出选择部分162P中，以L电平提供时钟信号CKN，所以PMOS晶体管PT31接通，而NMOS晶体管NT32断开。此外，在第二输出选择部分162N中，PMOS晶体管PT42接通，而NMOS晶体管NT41断开。
如果在第一输出选择部分162P中，以L电平提供信号SX，则PMOS晶体管PT33接通，而NMOS晶体管NT33断开。当在第一输出选择部分162P中，PMOS晶体管PT33接通，而NMOS晶体管NT33断开时，输出节点ND31通过PMOS晶体管PT31和PT33连接到电源电位线VDD，并且被充电到H电平。此时，因为NMOS晶体管NT32和NT33断开的事实，所以输出节点ND31与基准电位线VSS断开。
当在第二输出选择部分162N中，输出节点ND31被设置到H电平时，PMOS晶体管PT43断开，而NMOS晶体管NT43接通。
如果在第二输出选择部分162N中，以H电平提供信号RX，则PMOS晶体管PT44断开，而NMOS晶体管NT44接通。当在第二输出选择部分162N中，PMOS晶体管PT44断开，而NMOS晶体管NT44接通时，输出节点ND41通过NMOS晶体管NT42和NT44连接到基准电位线VSS，并且被放电到L电平。此时，因为PMOS晶体管PT41、PT43和PT44断开的事实，所以输出节点ND41与电源电位线VDD断开。
当在第一输出选择部分162P中，输出节点ND41被设置到L电平时，PMOS晶体管PT34接通，而NMOS晶体管NT34断开。
在这种情况下，输出信号QP以H电平输出，而输出信号QN以L电平输出。
如果分别以L电平和H电平提供时钟信号CKP和时钟信号CKN，则执行与上述操作相同的操作。
上述输出选择电路162具有用于选择具有与由闩锁比较电路161输出的信号SX的相位相反的相位的输出信号QP的保持数据或者具有与也由闩锁比较电路161输出的信号RX的相位相反的相位的输出信号QN的保持数据的配置。
如果时钟信号CKP被设置到H电平(CKP＝H)，并因此时钟信号CKN被设置到L电平(CKN＝L)，则位于输入信号SX一侧上的第一输出选择部分162P输出信号SX的反相信号，作为输出信号QP，但是另一方面，如果时钟信号CKN被设置到H电平(CKN＝H)，并因此将时钟信号CKP设置到L电平(CKP＝L)，则第一输出选择部分162P输出时钟信号QN的反相信号，作为输出信号QP。
如果时钟信号CKP被设置到H电平(CKP＝H)，并因此将时钟信号CKN设置到L电平(CKN＝L)，则位于输入信号RX一侧上的第二输出选择部分162N输出信号RX的反相信号，作为输出信号QN，但是另一方面，如果时钟信号CKN被设置到H电平(CKN＝H)，并因此将时钟信号CKP设置到L电平(CKP＝L)，则第二输出选择部分162N输出输出信号QP的反相信号，作为输出信号QN。
<2.第二实施例>
图13是示出根据本公开第二实施例的CDR电路100A的配置的示意图。
在根据本公开第一实施例的CDR电路100中，DFF电路分别是由以全速供给的时钟信号驱动的典型电路。然而，即使该时钟信号以半速提供到DFF电路，该DFF电路也正常工作。
下面解释根据第一实施例的CDR电路100与根据第二实施例的CDR电路100A的差别。
在根据第二实施例的CDR电路100A中，VCO 140A是用于产生互相移相90度的四个时钟信号CKa、CKz、CKb和CKy的多相VCO。
因此，在根据第二实施例的CDR电路100A中采用的VCO 140A的振荡频率可以是在根据第一实施例的CDR电路100中采用的VCO 140的振荡频率的一半。因此，比较容易制造VCO 140A。
此外，在根据第二实施例的CDR电路100A中采用的相位检测器110A中，第一DFF 111A和第二DFF 112A分别是双沿触发型的DFF电路。
图14是示出根据本公开第二实施例的差分DFF电路150A的典型配置的电路图。
在示出差分DFF电路150A的典型配置的图中，表示正极侧的输入数据的信号由符号DP表示，而表示负极侧的输入数据的信号由符号DN表示。此外，时钟信号由符号CK1和CK2表示。
差分DFF电路150A被配置为包括2个双沿触发DFF电路，即，用于接收输入数据DP的双沿触发DFF电路151A和用于接收输入数据DN的双沿触发DFF电路152A。在该配置中，双沿触发DFF电路151A和双沿触发DFF电路152A被布置以形成阵列。
此外，在用于传送双沿触发DFF电路151A输出的信号QP的输出线与用于传送双沿触发DFF电路152A输出的信号QN的输出线之间，反相器INV151A和INV152A连接以用作交叉耦合反相器。详细地说，第一反相器INV151A的输出端子和第二反相器INV152A的输入端子连接到用于传送双沿触发DFF电路151A输出的来自双沿触发DFF电路151A的数据输出端子Q的信号QP的输出线。同样，反相器INV151A的输入端子和反相器INV152A的输出端子连接到用于传送双沿触发DFF电路152A输出的来自双沿触发DFF电路152A的数据输出端子Q的信号QN的输出线。
如上所述，图14所示的差分DFF电路150A可以通过布置分别用于接收输入数据DP和输入数据DN的两个双沿触发DFF电路以形成并联电路来实现。
通过进一步将用作交叉耦合反相器的反相器INV151A和反相器INV152A在输出级连接，可以改善差分平衡。
图15是示出双沿触发DFF电路170的典型配置的电路图。
如图15所示，双沿触发DFF电路170具有4个时钟反相器，即，时钟反相器171至174，以及普通反相器175至177。
时钟反相器171至174分别包括PMOS晶体管PT51和PT52以及NMOS晶体管NT51和NT52。PMOS晶体管PT51、PMOS晶体管PT52、NMOS晶体管NT52和NMOS晶体管NT51互相连接在一起，以在电源电位线VDD与基准电位线VSS之间形成串联电路。
在时钟反相器171中，PMOS晶体管PT52的漏极和NMOS晶体管NT52的漏极连接到连接节点ND51。同样，在时钟反相器172中，PMOS晶体管PT52的漏极和NMOS晶体管NT52的漏极连接到连接节点ND52。同样，在时钟反相器173中，PMOS晶体管PT52的漏极和NMOS晶体管NT52的漏极连接到连接节点ND53。同样，在时钟反相器174中，PMOS晶体管PT52的漏极和NMOS晶体管NT52的漏极连接到连接节点ND54。
在时钟反相器171中，PMOS晶体管PT51的栅极接收时钟信号CK1，而NMOS晶体管NT51的栅极接收时钟信号CK2。
在时钟反相器171中，PMOS晶体管PT52的栅极和NMOS晶体管NT52的栅极连接到D输入端子。
时钟反相器171的连接节点ND51通过反相器175连接到时钟反相器172内采用的PMOS晶体管PT52和NMOS晶体管NT52的栅极。
在时钟反相器172中，PMOS晶体管PT51的栅极接收时钟信号CK2，而NMOS晶体管NT51的栅极接收时钟信号CK1。
时钟反相器172的连接节点ND52通过反相器177连接到Q输出端子。
在时钟反相器173中，PMOS晶体管PT51的栅极接收时钟信号CK2，而NMOS晶体管NT51的栅极接收时钟信号CK1。
在时钟反相器173中，PMOS晶体管PT52的栅极和NMOS晶体管NT52的栅极连接到D输入端子。
时钟反相器173的连接节点ND53通过反相器176连接到时钟反相器174内采用的PMOS晶体管PT52和NMOS晶体管NT52的栅极。
在时钟反相器174中，PMOS晶体管PT51的栅极接收时钟信号CK1，而NMOS晶体管NT51的栅极接收时钟信号CK2。
时钟反相器174的连接节点ND54通过反相器177连接到Q输出端子。
互相互补的输入时钟信号CK1和CK2的上升沿和下降沿用作触发，以取来自D输入端子的D输入的值，并且在Q输出端子产生Q输出的值。
图16示出第二实施例中的输入数据、VCO时钟信号和输出再定时数据的时序图.
VCO 140A产生相位被互相移相90度的四个时钟信号CKa、CKz、CKb和CKy。在时钟信号CKa、CKz、CKb和CKy的上升沿，CDR电路100A分别抽样输入数据IDT的眼中心、输入数据IDT的眼边缘、输入数据IDT之后的数据的眼中心以及输入数据IDT之后的数据的眼边缘的附近。
与时钟信号CKa和CKb同步获得的值是再定时数据RTDT。另一方面，将与时钟信号CKz和CKy同步地取的值与在前眼中心和在后眼中心取的值进行逻辑地比较，以产生上行信号UP和下行信号DOWN。
图17是示出根据本公开第二实施例的另一差分DFF电路160A的典型配置的电路图。
图18示出与图17所示差分DFF电路160A相关的信号的时序图。
如图17所示，差分DFF电路160A被配置为包括闩锁比较电路161A、输出选择电路162A、时钟延迟电路163A和交叉耦合反相器164的组合。
闩锁比较电路161A通常与时钟信号CKP同步地接收差分输入DP和DN。闩锁比较电路161A将差分输入DP和DN互相进行比较，并且对输入DP和DN执行闩锁处理。闩锁比较电路161A将表示处理结果的信号LTC_DP1、LTC_DP2、LTC_DN1和LTC_DN2输出到输出选择电路162A。
输出选择电路162A选择输出信号QN或者QP的保持数据(held data)，并且与由时钟延迟电路163A延迟的时钟信号CKP或者CKN同步地输出保持数据。输出信号QP的相位与提供到闩锁比较电路161A的输入信号DP的相位相反，而输出信号QN的相位与提供到闩锁比较电路161A的输入信号DN的相位相反。
输出选择电路162A具有两个输出选择电路，即，输出选择电路162PA和162NA。输出选择部分162PA的第一输入端子接收第一输入信号LTC_DP1，而输出选择部分162PA的第二输入端子接收第二输入信号LTC_DP2。另一方面，输出选择部分162NA的第一输入端子接收第一输入信号LTC_DN1，而输出选择部分162NA的第二输入端子接收第二输入信号LTC_DN2。
时钟延迟电路163A使时钟信号CKP和CKN延迟的延迟时间通常至少等于闩锁比较电路161执行处理花费的时间，并且将延迟的时钟信号CKP和CKN输出到输出选择电路162A。
交叉耦合反相器164能够在交叉耦合反相器164的输出端子改善差分平衡。
如上所述，图17所示的差分DFF电路160A是能够以一半时钟速率工作的双沿触发电路。
闩锁比较电路161A被配置为包括：第一闩锁比较电路1611，用于在时钟信号CLKP的上升沿输入数据；以及第二闩锁比较电路1622，用于在时钟信号CLKN的上升沿输入数据。
此外，差分DFF电路160A包括输出选择电路162A，用于在信号LTC_DP1、LTC_DP2、LTC_DN1和LTC_DN2变稳定后，与时钟延迟电路163A产生的时钟信号CKP_d和CKN_d同步地，顺序提取由闩锁比较电路161A输出的信号LTC_DP1、LTC_DP2、LTC_DN1和LTC_DN2，以使速度恢复全速。
除此之外，差分DFF电路160A还包括能够在交叉耦合反相器164的输出端子改善差分平衡的交叉耦合反相器164。
图19是示出根据本公开第二实施例的闩锁比较电路161A的典型配置的电路图。
如图19所示，与图10所示的闩锁比较电路161相比，闩锁比较电路161A在闩锁比较电路161A的输出级提供了两个输入NAND门NA21和NA22。
NAND门NA21的第一输入端子连接到第一输出节点ND21，而NAND门NA21的第二输入端子连接到NAND门NA22的输出端子。
另一方面，NAND门NA22的第一输入端子连接到第二输出节点ND22，而NAND门NA22的第二输入端子连接到NAND门NA21的输出端子。
由于闩锁比较电路161A的其余部分与图9所示的闩锁比较电路161的相同，所以不再详细解释其余部分。
在闩锁比较电路161A中，在闩锁比较电路161A输出的两个信号QP和QN之一被设置到H电平后，另一个信号就被设置到L电平。也就是说，闩锁比较电路161A的配置包括提供了NAND门NA21和NA22的附加级。因此，闩锁比较电路161A输出的两个信号QP和QN之间存在延迟差。因为该原因，闩锁比较电路161A被设计为上述时钟延迟电路163A产生的延迟时钟信号用于消除延迟差的配置。
图20是示出根据本公开第二实施例的输出选择电路162A的典型配置的电路图。
图20所示的输出选择电路162A被配置为选择输入信号D1或者D2的值，并且利用互相互补的时钟信号CPK和CKN输出所选的值。
图20所示的输出选择电路162A的基本配置与图11所示的输出选择电路162的配置相同。
如图20所示，输出选择电路162A被配置为包括PMOS晶体管PT61至PT64、NMOS晶体管NT61至NT64、反相器INV61和输出节点ND61。
PMOS晶体管PT61的源极和PMOS晶体管PT62的源极连接到电源电位线VDD，而NMOS晶体管NT61的源极和NMOS晶体管NT62的源极连接到基准电位线VSS。
PMOS晶体管PT61的漏极连接到PMOS晶体管PT63的源极，而PMOS晶体管PT63的漏极连接到输出节点ND61。PMOS晶体管PT62的漏极连接到PMOS晶体管PT64的源极，而PMOS晶体管PT64的漏极连接到输出节点ND61。
NMOS晶体管NT61的漏极连接到NMOS晶体管NT63的源极，而NMOS晶体管NT63的漏极连接到输出节点ND61。NMOS晶体管NT62的漏极连接到NMOS晶体管NT64的源极，而NMOS晶体管NT64的漏极连接到输出节点ND61。
此外，PMOS晶体管PT61的栅极和NMOS晶体管NT62的栅极接收时钟信号CKN，而PMOS晶体管PT62的栅极和NMOS晶体管NT61的栅极接收时钟信号CKP。
除此之外，PMOS晶体管PT63的栅极和NMOS晶体管NT63的栅极接收信号D1。
PMOS晶体管PT64的栅极和NMOS晶体管NT64的栅极接收信号D2。
在此，如果以H电平提供时钟信号CKP、以L电平提供时钟信号CKN、以H电平提供信号D1以及以L电平提供信号D2，则输出选择电路162A如下工作。
由于以H电平提供时钟信号CKP，所以PMOS晶体管PT62断开，而NMOS晶体管NT61接通。
由于以L电平提供时钟信号CKN，所以PMOS晶体管PT61接通，而NMOS晶体管NT62断开。
由于以H电平提供信号D1，所以PMOS晶体管PT63断开，而NMOS晶体管NT63接通。
由于以L电平提供信号D2，所以PMOS晶体管PT64接通，而NMOS晶体管NT64断开。
在执行上述操作的同时，输出节点ND61通过NMOS晶体管NT61和NT63连接到基准电位线VSS，并且被放电到L电平。此时，因为PMOS晶体管PT62和PT63断开的事实，所以输出节点ND61与电源电位线VDD断开。
当输出节点ND61被设置到L电平时，反相器INV61以H电平输出信号。
如果以H电平提供时钟信号CKP、以L电平提供时钟信号CKN、以L电平提供信号D1以及以H电平提供信号D2，则输出选择电路162A如下工作。
由于以H电平提供时钟信号CKP，所以PMOS晶体管PT62断开，而NMOS晶体管NT61接通。
由于以L电平提供时钟信号CKN，所以PMOS晶体管PT61接通，而NMOS晶体管NT62断开。
由于以L电平提供信号D1，所以PMOS晶体管PT63接通，而NMOS晶体管NT63断开。
由于以H电平提供信号D2，所以PMOS晶体管PT64断开，而NMOS晶体管NT64接通。
在执行上述操作的同时，输出节点ND61通过PMOS晶体管PT61和PT63连接到电源电位线VDD，并且被充电到H电平。此时，因为NMOS晶体管NT62和NT63断开的事实，所以输出节点ND61与基准电位线VSS断开。
当输出节点ND61被设置到H电平时，反相器INV61以L电平输出信号。
如果以L电平提供时钟信号CKP，并且以H电平提供时钟信号CKN，则输出选择电路162A执行类似的操作。
输出选择电路162A被配置为利用互相互补的时钟信号CPK和CKN来选择信号D1或者D2的值。
如上所述，根据该实施例，EXOR电路与每个电荷泵电路的转换开关集成，以形成EXOR/电荷泵复合电路120。EXOR电路是从Hogge型相位检测器110分别产生上行信号UP和下行信号DOWN的电路。上行信号UP是电荷泵电路中的特定电荷泵电路的充电电流，而下行信号DOWN是电荷泵电路中的另一个电荷泵电路的放电电流。转换开关分别是用于将Hogge型相位检测器110产生的电流从特定电荷泵电路的上行信号UP转换为另一个电荷泵电路的下行信号DOWN和从另一个电荷泵电路的下行信号DOWN转换为特定电荷泵电路的上行信号UP的开关。
此外，在CDR电路100采用的Hogge型相位检测器110中，第一DFF 111和第二DFF 112被分别配置为包括在DFF电路中用于产生具有相同相位的差分输出的DFF。DFF电路分别将所产生的差分输出提供到EXOR电路115和116之一，作为EXOR电路的差分输入。
如上所述，根据该实施例，通过利用EXOR/电荷泵复合电路120和差分输入DFF电路，能够实现以高速操作的Hogge相位比较器。此外，还可以实现分别具有均匀QP和QN电平跃迁，而不像源极耦合差分电路那样消耗太多能量的DFF电路。
请注意，本公开的实现无意局限于上面描述的实施例。也就是说，该实施例可以被进一步变更为各种修改版本，而不脱离本公开的实质内容的范围。
本公开含有与于2010年10月1日在日本专利局提交的第JP 2010-223836号日本优先权专利申请公开的主题相关的主题，在此，通过引用包括该专利申请的全部内容。

Claims (10)

1.一种相位比较器，包括：
第一闩锁器，配置为与眼中心时钟信号同步地闩锁输入数据；
第二闩锁器，配置为与具有与所述眼中心时钟信号的相位相反的相位的眼边缘时钟信号同步地闩锁在所述第一闩锁器内闩锁的所述数据；
第一检测电路，配置为检测所述输入数据和所述第一闩锁器内闩锁的所述数据的逻辑失配；
第二检测电路，配置为检测所述第一闩锁器内闩锁的所述数据和所述第二闩锁器内闩锁的所述数据的逻辑失配；以及
电荷泵电路，具有转换开关的功能，配置为基于所述第一和第二检测电路产生的逻辑失配检测结果，将所述电荷泵电路产生的电流从充电电流转换为放电电流和从放电电流转换为充电电流，其中
所述第一检测电路、所述第二检测电路和所述电荷泵电路形成为失配检测器/电荷泵复合电路，该失配检测器/电荷泵复合电路是包括所述第一和第二检测电路的逻辑失配确定部分和所述转换开关的复合电路，该转换开关配置为将所述电流从所述电荷泵电路的所述充电电流改变为所述电荷泵电路的所述放电电流和从所述电荷泵电路的所述放电电流改变为所述电荷泵电路的所述充电电流。
2.根据权利要求1所述的相位比较器，其中：
所述逻辑失配确定部分包括差分输入；以及
所述第一和第二闩锁器形成为具有相同相位的差分输出的触发电路。
3.根据权利要求1所述的相位比较器，其中：
所述失配检测器/电荷泵复合电路包括：
输出节点，
第一复合部分和在电源与所述输出节点之间串联连接到所述第一复合部分的第一电流源，以及
第二复合部分和在所述输出节点与基准电位线之间串联连接到所述第二复合部分的第二电流源，
所述第一复合部分具有第一至第四第一导电类型晶体管，
在所述第一复合部分中，
所述第一第一导电类型晶体管的源极通过布线到所述电源的第一连接点连接到所述第二第一导电类型晶体管的源极，
所述第三第一导电类型晶体管的源极通过布线到所述输出节点的第二连接点连接到所述第四第一导电类型晶体管的源极，
所述第一第一导电类型晶体管的漏极连接到所述第三第一导电类型晶体管的漏极，
所述第二第一导电类型晶体管的漏极连接到所述第四第一导电类型晶体管的漏极，
所述第一第一导电类型晶体管的栅极接收所述输入数据，
所述第二第一导电类型晶体管的栅极接收相位与所述输入数据的相位相反的数据，
所述第三第一导电类型晶体管的栅极接收相位与所述第一闩锁器内闩锁的数据的相位相反的数据，以及
所述第四第一导电类型晶体管的栅极接收所述第一闩锁器内闩锁的所述数据，
所述第二复合部分具有第一至第四第二导电类型晶体管，并且
在所述第二复合部分中，
所述第一第二导电类型晶体管的源极通过布线到所述基准电位线的第三连接点连接到所述第二第二导电类型晶体管的源极，
所述第三第二导电类型晶体管的源极通过布线到所述输出节点的第四连接点连接到所述第四第二导电类型晶体管的源极，
所述第一第二导电类型晶体管的漏极连接到所述第三第二导电类型晶体管的漏极，
所述第二第二导电类型晶体管的漏极连接到所述第四第二导电类型晶体管的漏极，
所述第一第二导电类型晶体管的栅极接收所述第二闩锁器内闩锁的数据，
所述第二第二导电类型晶体管的栅极接收相位与所述第二闩锁器内闩锁的所述数据的相位相反的数据，
所述第三第二导电类型晶体管的栅极接收相位与所述第一闩锁器内闩锁的所述数据的相位相反的数据，以及
所述第四第二导电类型晶体管的栅极接收所述第一闩锁器内闩锁的所述数据。
4.根据权利要求1所述的相位比较器，其中所述第一和第二闩锁器分别与全速时钟信号同步地闩锁数据。
5.根据权利要求1所述的相位比较器，其中所述第一和第二闩锁器分别与半速时钟信号同步地闩锁数据。
6.一种时钟数据恢复电路，包括：
相位比较器，配置为检测输入数据与提取的时钟信号之间的相位差，并且根据所述相位差输出模拟量；
环路滤波器，配置为积分并平滑所述相位比较器输出的信号；以及
压控振荡器，配置通过根据所述环路滤波器输出的信号以某个频率振荡，来产生所述时钟信号，并且将所述时钟信号提供到所述相位比较器，
其中
所述相位比较器包括：
第一闩锁器，配置为与眼中心时钟信号同步地闩锁所述输入数据；
第二闩锁器，配置为与具有与所述眼中心时钟信号的所述相位相反的相位的眼边缘时钟信号同步地闩锁在所述第一闩锁器内闩锁的所述数据；
第一检测电路，配置为检测所述输入数据和所述第一闩锁器内闩锁的所述数据的逻辑失配；
第二检测电路，配置为检测所述第一闩锁器内闩锁的所述数据和所述第二闩锁器内闩锁的所述数据的逻辑失配；以及
电荷泵电路，具有转换开关的功能，配置为基于所述第一和第二检测电路产生的逻辑失配检测结果，将所述电荷泵电路输出到所述环路滤波器的电流从充电电流转换到放电电流和从放电电流转换到充电电流，并且
所述第一检测电路、所述第二检测电路和所述电荷泵电路形成为失配检测器/电荷泵复合电路，该失配检测器/电荷泵复合电路是包括所述第一和第二检测电路的逻辑失配确定部分并且包括所述转换开关的复合电路，该转换开关配置为将所述电流从所述电荷泵电路的所述充电电流改变为所述电荷泵电路的所述放电电流和从所述电荷泵电路的所述放电电流改变为所述电荷泵电路的所述充电电流。
7.根据权利要求6所述的时钟数据恢复电路，其中：
所述逻辑失配确定部分包括差分输入；以及
所述第一和第二闩锁器形成为具有相同相位的差分输出的触发电路。
8.根据权利要求6所述的时钟数据恢复电路，其中：
所述失配检测器/电荷泵复合电路包括：
输出节点，
第一复合部分和在电源与所述输出节点之间串联连接到所述第一复合部分的第一电流源，以及
第二复合部分和在所述输出节点与基准电位线之间串联连接到所述第二复合部分的第二电流源，
所述第一复合部分具有第一至第四第一导电类型晶体管，
在所述第一复合部分中，
所述第一第一导电类型晶体管的源极通过布线到所述电源的第一连接点连接到所述第二第一导电类型晶体管的源极，
所述第三第一导电类型晶体管的源极通过布线到所述输出节点的第二连接点连接到所述第四第一导电类型晶体管的源极，
所述第一第一导电类型晶体管的漏极连接到所述第三第一导电类型晶体管的漏极，
所述第二第一导电类型晶体管的漏极连接到所述第四第一导电类型晶体管的漏极，
所述第一第一导电类型晶体管的栅极接收所述输入数据，
所述第二第一导电类型晶体管的栅极接收相位与所述输入数据的相位相反的数据，
所述第三第一导电类型晶体管的栅极接收相位与所述第一闩锁器内闩锁的数据的相位相反的数据，以及
所述第四第一导电类型晶体管的栅极接收所述第一闩锁器内闩锁的所述数据，
所述第二复合部分具有第一至第四第二导电类型晶体管，并且
在所述第二复合部分中，
所述第一第二导电类型晶体管的源极通过布线到所述基准电位线的第三连接点连接到所述第二第二导电类型晶体管的源极，
所述第三第二导电类型晶体管的源极通过布线到所述输出节点的第四连接点连接到所述第四第二导电类型晶体管的源极，
所述第一第二导电类型晶体管的漏极连接到所述第三第二导电类型晶体管的漏极，
所述第二第二导电类型晶体管的漏极连接到所述第四第二导电类型晶体管的漏极，
所述第一第二导电类型晶体管的栅极接收所述第二闩锁器内闩锁的数据，
所述第二第二导电类型晶体管的栅极接收相位与所述第二闩锁器内闩锁的所述数据的相位相反的数据，
所述第三第二导电类型晶体管的栅极接收相位与所述第一闩锁器内闩锁的所述数据的相位相反的数据，以及
所述第四第二导电类型晶体管的栅极接收所述第一闩锁器内闩锁的所述数据。
9.根据权利要求6所述的时钟数据恢复电路，其中所述第一和第二闩锁器分别与全速时钟信号同步地闩锁数据。
10.根据权利要求6所述的时钟数据恢复电路，其中所述第一和第二闩锁器分别与半速时钟信号同步地闩锁数据。
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