KR19990085179A - 고속 위상 동기 회로 및 그를 이용한 위상 동기 방법 - Google Patents

고속 위상 동기 회로 및 그를 이용한 위상 동기 방법 Download PDF

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Abstract

본 발명은 지연 시간 보상 및 소비 전력의 감소에 적당하도록한 피드백 루프와 자체 지연시간 측정 경로를 가지는 고속 위상 동기 회로 및 그를 이용한 위상 동기 방법에 관한 것으로, 고속 위상 동기 회로는 입력되는 RCLK와 피드백되는 FCLK의 위상을 측정하여 측정 시작 신호(MB),측정 종료 신호(ME)를 생성하여 이 두 신호를 이용하여 각각의 측정 지연 유닛 단위로 지연 시간 보상 사이클 결정 신호(MQ1,MQ2,...MQn)를 출력하는 측정 제어부(Measure Controlled Delay-Locked Loop Part)와,2분주된 RCLK와 RCLK 신호,피드백되는 FCLK 그리고 인에이블 신호를 받아 지연 시간 보상 사이클 결정 신호에 따라 지연 시간 보상 신호(Q1,Q2,...,Qn)를 발생하여 입력되는 RCLK를 가변 지연하여 위상 동기된 클럭 신호(QCLK)를 출력하는 레지스터 제어부(Register Controlled Delay-Locked Loop Part)를 포함하여 구성된다.

Description

고속 위상 동기 회로 및 그를 이용한 위상 동기 방법
본 발명은 반도체 집적 회로의 클럭 위상 동기 회로에 관한 것으로, 특히 지연 시간 보상 및 소비 전력의 감소에 적당하도록한 피드백 루프와 자체 지연시간 측정경로를 가지는 고속 위상 동기 회로 및 그를 이용한 위상 동기 방법에 관한 것이다.
외부 클럭에 대해 고속으로 동작하는 동기식 회로에서는 내부 회로에 사용되는 클럭이 높은 부하 커패시턴스를 구동하므로 인해 발생하는 지연시간을 보상하기 위한 방법으로 피엘엘(PLL;Phase-Locked Loop)회로 및 디엘엘(DLL;Delay-Locked Loop)회로를 사용한다.
이하, 첨부된 도면을 참고하여 종래 기술의 고속 위상 동기 회로에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 알디엘엘의 구성 블록도이고,도 2a는 알디엘엘의 지연 라인의 구성 블록도이다. 그리고 도 2b는 알디엘엘의 위상 비교기의 구성 블록도 및 동작 타이밍도이다.
피엘엘 및 디엘엘은 입력 클럭과 내부 클럭의 위상 동기 동작을 이루기 위하여 차지 펌프 회로 및 VCO(Voltage Controlled Oscillator)등 아날로그 회로를 이용하며 위상 동기화까지 많은 사이클이 필요하다.
따라서 SDRAM과 같이 입력 클럭에 대해 동기화된 동작을 하면서 액티브(Read/Write 동작)모드와 준비(Standby 또는 Refresh)모드를 가지는 경우에 준비 모드에서의 저전력의 동작을 위해 입력 클럭을 차단한후 액티브 모드로 동작 전환시 빠른 위상 동기화를 이룰 수 없다.
즉, 빠른 동작 모드의 전환을 위하여 입력 클럭을 차단할 수 없으로므로 저전력 동작이 어렵다. 이는 위상 동기화까지 많은 시간이 걸리므로 이때 전력 소모도 증가하게 된다.
이와 같이 위상 동기화까지 소요되는 시간,전력 소모의 문제를 해결하기 위하여, 지연 시간을 디지탈적으로 조절하고 초기 동기화 이후 다시 위상 동기 동작시에는 레지스터에 저장된 위상 동기 정보를 이용하여 고안된 디지탈 디엘엘을 나타낸 것이 도 1의 회로이다.
도 1은 256Mb SDRAM(Synchronous DRAM)에서 온도,전압,공정 변수에 영향을 받지않고 안정하게 동작 클럭의 공급이 가능하도록한 알디엘엘(Register controlled Delay Locked Loop)의 구성을 나타낸 것이다.
먼저, 외부 클럭(Ext-CLK)을 버퍼링하는 클럭 버퍼(1)와, 버퍼링된 외부 클럭을 일정비(1/8)로 분주하는 1/8 분주기(4)와 상기 1/8 분주기(4)의 출력 신호와 반복 회로(Replica circuits)(10)를 거쳐 다시 입력되는 클럭 신호를 비교 출력하는 위상 비교기(8)와,상기 위상 비교기(8)의 비교 신호에 의해 클럭 지연에 관한 쉬프트 신호를 출력하는 쉬프트 레지스터(9)와, 로직 게이트 체인으로 이루어져 상기 쉬프트 신호에 의해 1/8분주된 클럭 신호를 가변 지연 출력하는 지연 라인(5)과, 로직 게이트 체인으로 이루어져 상기 클럭 버퍼(1)에서 출력되는 클럭 신호를 가변 지연 출력하는 지연 라인(2)과, 상기 지연 라인(2)에서 가변 지연 출력되는 클럭 신호를 버퍼링하여 출력하는 출력 버퍼(3)로 구성된다.
반복 회로(Replica circuits)(10)는 상기 지연 라인(5)에서 쉬프트 신호에 의해 지연되어 출력되는 클럭신호를 버퍼링하여 출력하는 더미 출력 버퍼(6)와,더미 출력 버퍼(6)의 신호를 상기 위상 비교기(8)로 입력하는 더미 클럭 버퍼(7)로 구성된다.
도 2a는 로직 게이트 체인으로 구성된 알디엘엘의 지연 라인의 구성을 나타낸 것이고, 도 2b는 위상 비교기의 구성 및 동작 타이밍도를 나타낸 것이다.
이와 같은 알디엘엘은 위상 동기까지 소요되는 시간을 다음과 같이 나타낼 수 있다.
루프의 최소 지연 시간은 Tmin,loop= tD+ tCLKBUF+ tREF로 나타낼 수 있다.
여기서,tD는 지연 시간이고, tCLKBUF는 클럭 버퍼링에 소요되는 시간, tREF는 기준 클럭의 주기 시간이다.
이때, 위상 동기까지 필요한 단위 지연 시간의 스테이지수N과 위상 동기까지의 시간TLOCK은 다음과 같이 나타낼 수 있다.
N=(TCLKR- Tmin,loop)/tD, TLOCK= CLKS*N
여기서, CLKS는 데이터 플립 플롭의 트리거 펄스이며, CLKS의 주기 tCLKS = M*TCLKR＞Tmin,loop+ tD.NLOCK를 만족하도록 CLKR을 2분주 또는 그 이상으로 주파수 분주하여 사용한다. M은 분주수를 나타낸다.
따라서, TCLKR- Tmin,loop＞ 0을 만족할 때, TLOCK= M*TCLKR*(TCLKR- Tmin,loop)/tD이다. 동기화 시간은 TCLK의 제곱에 비례하고, Tmin,loop이 정해졌다면 낮은 주파수,즉 클럭 주기 시간이 큰 경우에는 동기 설정 시간이 매우 길어질 수 있다.
또한 높은 주파수에서는 루프 지연 시간 동안에 한 번의 지연 시간 증가를 보장하기 위해 M값이 커져야 하므로 위상 동기화까지 시간이 길어지게 된다.
이와 같은 알디엘엘의 문제를 해결하기 위하여 피드백 루프없이 클럭 구동 버퍼에서의 지연 시간을 모니터링하여 이를 단위 지연 시간 체인을 통해 측정하는 방법으로 2 사이클 만에 위상 동기화를 이루도록하는 클럭 동기화 지연 회로를 나타낸 것이 도 3이다.
도 3a와 도 3b는 종래 기술의 SMD 회로의 구성 블록도 및 동작 타이밍도이다.
SMD(Synchronous Mirror Delay)위상 동기 회로는 입력 버퍼를 통하여 입력되는 외부 클럭(External CLK)을 DMC(Delay Monitor Circuits),FDA(Foward Delay Array),BDA(Backward Delay Array),MCC(Mirror Control Circuits) 등의 블록으로 구성되어 도 3b에서와 같이, 2 사이클 만에 위상 동기시키게 된다.
이와 같은 SMD 위상 동기 회로는 위상 동기화까지 소요되는 시간이 2 사이클로 빠르다.
하지만, FDA,BDA 등의 단위 지연 소자에서의 지연 시간이 전원 전압 및 온도 변화,공정 등의 외적인 요소로 인해 변화할 때 이를 보상해주는 루프가 없기 때문에 최종 동기 클럭에서 입력 클럭에 대한 스큐(Skew)가 발생할 수 있다.
이와 같은 스큐가 원인이 되어 위상 동기 회로에서 내부 클럭 버퍼의 지연 시간을 보상하는 것이 어려울 수 있으므로 FDA 및 BDA의 단위 지연 소자들의 지연 시간이 일치하도록 공정상의 주의가 필요하다.
이와 같은 종래 기술의 고속 위상 동기 회로는 다음과 같은 문제점이 있다.
먼저, 종래 기술의 알디엘엘은 첫째, 긴 동기화 시간이 필요하여 전력 소모의 증가를 가져오는 문제점이 있다.
둘째, 위상 동기 회로의 비동작에서 정상 동작으로의 전환시 동기 클럭이 안정화 될 때까지 회로의 내부 클럭으로 사용할 수 없으므로 저전력 동작 모드와 같이 입력 클럭을 차단하는 경우에도 위상 동기 회로는 계속 동작하여 위상 동기회로에서의 전력 소모를 막을 수 없다.
셋째, 데이터 플립 플롭이 초기 동기화 정보를 저장하고 있다면 다시 위상 동기화까지 걸리는 시간은 한 사이클이 될 수도 있으나 전원 전압,온도 변화,입력 클럭의 위상 변화등 외적 요소로 인하여 초기 동기 정보가 어긋나게 되면 다시 위상 동기 동작을 수행해야 하므로 클럭 동기화 동작이 불안정하다.
그리고 SMD 위상 동기 회로는 보상해야할 클럭 입력 버퍼의 지연 시간과 클럭 버퍼 지연 시간을 모니터링할 수 있으나(DMC블록에 의한),클럭 입력 버퍼의 감도(Sensitivity)와 입력 클럭의 파형에 따라 결과가 차이가 많이 난다.
즉, 동기화 과정을 거쳐 동기된 클럭의 타이밍 에러가 크다.
또한, 모니터 회로의 지연 시간보다 입력 클럭의 주기가 클 경우에는 초기 동작상에 오류가 발생하며 클럭 주파수 사용에 제한을 하게 된다.
본 발명은 이와 같은 종래 기술의 위상 동기 회로 및 동기 방법의 문제점을 해결하기 위하여 안출한 것으로, 지연 시간 보상 및 소비 전력의 감소에 적당하도록한 피드백 루프와 자체 지연 시간 측정 경로를 가지는 고속 위상 동기 회로 및 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 알디엘엘의 구성 블록도
도 2a는 알디엘엘의 지연 라인의 구성 블록도
도 2b는 알디엘엘의 위상 비교기의 구성 블록도 및 동작 타이밍도
도 3a와 도 3b는 종래 기술의 SMD 회로의 구성 블록도 및 동작 타이밍도
도 4는 본 발명에 따른 고속 위상 동기 장치의 구성 블록도
도 5는 본 발명에 따른 자체 위상 측정 회로의 구성 블록도
도 6은 본 발명에 따른 측정 지연 어레이의 구성도
도 7a와 도 7b는 본 발명에 따른 가변 지연 어레이 및 시프트 레지스터 어레이 구성도
도 8은 본 발명에 따른 위상 검출부의 구성 블록도
도 9은 본 발명에 따른 위상 동기 동작의 흐름도
도 10은 본 발명에 따른 위상 동기 클럭 파형도
도 11은 본 발명에 따른 위상 비교 검출 구간을 나타낸 클럭 타이밍도
도 12a와 도 12b는 본 발명에 따른 위상 비교 검출 논리도 및 시뮬레이션도
도면의 주요부분에 대한 부호의 설명
40. 측정 제어부 41. 레지스터 제어부
42. 자기 위상 측정 회로부 43. 측정 지연 어레이
44. 위상 검출부 45. 시프트 레지스터 어레이
46. 가변 지연 어레이 47. 지연 보상부
48. 클럭 드라이버
지연 시간 보상 및 소비 전력의 감소에 적당하도록한 피드백 루프와 자체 지연 시간 측정 경로를 가지는 본 발명의 고속 위상 동기 회로는 입력되는 RCLK와 피드백되는 FCLK의 위상을 측정하여 측정 시작 신호(MB),측정 종료 신호(ME)를 생성하여 이 두 신호를 이용하여 각각의 측정 지연 유닛 단위로 지연 시간 보상 사이클 결정 신호(MQ1,MQ2,...MQn)를 출력하는 측정 제어부(Measure Controlled Delay-Locked Loop Part)와,2분주된 RCLK와 피드백되는 FCLK,RCLK 신호 그리고 인에이블 신호를 받아 지연 시간 보상 사이클 결정 신호에 따라 지연 시간 보상 신호(Q1,Q2,...,Qn)를 발생하여 입력되는 RCLK를 가변 지연하여 위상 동기된 클럭 신호(QCLK)를 출력하는 레지스터 제어부(Register Controlled Delay-Locked Loop Part)를 포함하여 구성되는 것을 특징으로 하고, 본 발명의 고속 위상 동기 방법은 인에이블 신호가 입력되면 자기 위상 측정 시작 펄스를 스타트시켜 위상 동기 루프를 형성하여 입력된 RCLK를 첫 단계에서 피드백(FCLK)하는 단계와,FCLK의 상승 엣지에서 인에이블 신호를 엣지하여 측정 시작 신호(MB)를 출력하고 RCLK를 이용하여 측정 종료 신호(ME)로 출력하여 위상차를 측정하는 단계와,RCLK와 FCLK의 위상차 측정 동작이 끝나면 지연 시간 보상 사이클 결정 신호(MQs)를 세팅하는 단계와,MQs가 세팅되면 지연 시간 보상 사이클 결정 신호(MQ1,MQ2,...MQn)를 로딩하고 자기 위상 측정 종료 펄스를 스타트하는 단계와,자기 위상 측정 종료 펄스가 스타트되면 위상 검출 동작을 시작하는 단계와,한 개의 가변 지연 단계 또는 한 개의 측정 지연 단계에서의 지연 시간(tUNIT)의 1.5배에 해당하는 위상 검출 구간에서 보상하고자하는 지연 시간을 2 사이클내에서 결정하는 단계와,RCLK에 대해 FCLK 및 검출 피드백 클럭(DFCLK)의 상대가 위상 검출 구간에 있게되어 동기 신호(LOCK)를 발생하게 되면 형성된 루프 단계를 바꾸지 않고 위상 동기를 유지하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 고속 위상 동기 회로 및 방법에 관하여 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 고속 위상 동기 장치의 구성 블록도이다.
본 발명의 고속 위상 동기 회로는 자기 위상 측정 회로부(42),측정 지연 회로부(43)으로 이루어진 측정 제어부(40)와, 위상 검출부(44),쉬프트 레지스터 어레이(45),가변 지연 어레이(46),지연 보상부(47)로 이루어진 레지스터 제어부(41)로 구성된다.
그 구성을 더 상세히 설명하면 다음과 같다.
먼저, 측정 제어부(40)는 입력되는 인에이블 신호에 의해 입력 버퍼를 거쳐 입력되는 RCLK와 피드백되는 FCLK의 위상을 측정하여 FCLK의 상승 엣지에서 인에이블 신호를 래치하여 측정 시작 신호(Measure Begin;MB)를 출력하고, RCLK의 클럭에 의해 측정 종료 신호(Measure End;ME)를 출력하는 자기 위상 측정 회로부(Self Phase Measure Circuit;SPMC)(42)와, 직렬 연결되는 n개의 측정 지연 유닛(Measure Delay Unit)으로 구성되어 상기 자기 위상 측정 회로부(42)에서 출력되는 MB,ME의 두 신호를 받아 각각의 측정 지연 유닛 단위로 지연 시간 보상 사이클 결정 신호(MQ1,MQ2,...MQn)를 출력하는 측정 지연 어레이(43)로 구성된다.
그리고 레지스터 제어부(41)는 먼저, 2분주된 RCLK와 피드백되는 FCLK,RCLK 신호 그리고 인에이블 신호를 받아 한 개의 가변 지연 단계 또는 한 개의 측정 지연 단계에서의 지연 시간(tUNIT)의 1.5배에 해당하는 구간 동안 위상 검출 및 비교 동작을 하여 쉬프트 라이트(SHift Right; SHR),쉬프트 레프트(SHift Left; SHL),클럭 동기 신호(LOCK),쉬프트 조절용 2분주 클럭(SCLK)신호를 출력하는 위상 검출부(44)와, n개의 단위 쉬프트 레지스터 유닛이 직렬 연결되어 상기 위상 검출부(44)의 SHR, SHL, LOCK, SCLK 신호를 받아 상기 측정 지연 어레이(43)의 지연 시간 보상 사이클 결정 신호(MQ1,MQ2,...MQn)에 따라 지연 시간 보상 신호(Q1,Q2,...,Qn)를 출력하는 쉬프트 레지스터 어레이(45)와, 상기 쉬프트 레지스터 어레이(45)의 지연 시간 보상 신호(Q1,Q2,...,Qn)에 의해 입력되는 RCLK를 가변 지연하여 출력하는 가변 지연 어레이(46)와, 상기 가변 지연 어레이(46)의 지연 클럭(DCLK)을 받아 보상하여 FCLK를 피드백시키는 지연 보상부(47)와, 상기 가변 지연 어레이(46)의 지연 클럭(DCLK)을 받아 위상 동기된 클럭 신호(QCLK)를 출력하는 클럭 드라이버(48)로 구성된다.
이와 같이 구성된 본 발명의 고속 위상 동기 회로의 각 구성 블록의 상세 구성에 관하여 설명하면 다음과 같다.
도 5는 본 발명에 따른 자체 위상 측정 회로의 구성 블록도이고,도 6은 본 발명에 따른 측정 지연 어레이의 구성도이다.
먼저, 본 발명의 측정 제어부(40)의 자체 위상 측정 회로부(42)의 상세 구성은 도 5에서와 같이, 인에이블 신호를 각 클럭의 상승 엣지에서 래치하여 측정 시작 신호(MB),측정 종료 신호(ME)를 출력하는 것이다.
위상 동기를 위한 지연 시간이 보상된 피드백 클럭(FCLK)의 상승 엣지에서 인에이블 신호를 래치하여 측정 시작 신호(MB)를 출력하는 제 1 D F/F(50)과, 입력 클럭(RCLK)의 상승 엣지에서 인에이블 신호를 래치하여 출력하는 제 2 D F/F(51), 상기 제 2 D F/F(51)의 래치 신호를 받아 입력 클럭(RCLK)의 상승 엣지에서 래치하여 측정 종료 신호(ME)를 출력하는 제 3 D F/F(52)로 구성된다.
그리고 각각의 측정 지연 유닛 단위로 지연 시간 보상 사이클 결정 신호(MQ1,MQ2,...MQn)를 출력하는 측정 지연 어레이(43)는 측정 지연 유닛이 n개 직렬로 연결된 것으로 각각의 측정 지연 유닛의 구성은 다음과 같다.
도 6에서와 같이, 자기 위상 측정 회로부(42)로 부터의 측정 시작 신호(MB)와 Vcc 신호를 NAND 연산하여 출력하는 제 1 NAND 게이트(60)와, 상기 제 1 NAND 게이트(60)의 출력 신호와 Vcc 신호를 NAND 연산하여 출력하는 제 2 NAND 게이트(61)와, 상기 제 2 NAND 게이트(61)의 출력 신호와 자기 위상 측정 회로부(42)로 부터의 측정 종료 신호(ME)를 반전한 /측정 종료 신호(/ME)를 NAND 연산하여 지연 시간 보상 사이클 결정 신호(MQ)를 출력하는 제 3 NAND 게이트(62)로 구성된다.
여기서, 최초 측정 지연 유닛은 자기 위상 측정 회로부(42)에서 측정 시작 신호(MB)를 받지만, 그 다음단의 측정 지연 유닛부터는 앞단의 측정 지연 유닛의 제 2 NAND 게이트로 부터 측정 시작 신호(MB)를 받는다.
그리고 각단의 측정 지연 유닛은 각각 지연 시간 보상 사이클 결정 신호(MQ1,MQ2,...MQn)를 출력한다.
그리고 레지스터 제어부(Register Controlled DLL Part)의 각 구성 블록의 상세 구성은 다음과 같다.
도 7a와 도 7b는 본 발명에 따른 가변 지연 어레이 및 쉬프트 레지스터 어레이 구성도이고, 도 8은 본 발명에 따른 위상 검출부의 구성 블록도이다.
먼저, 위상 검출부(44)는 지연 보상부(46)에서 피드백되는 피드백 클럭 신호(FCLK)를 입력 클럭(RCLK)에 의해 래치하여 출력하는 제 1 D F/F(80)와, 한 개의 가변 지연 단계 또는 한 개의 측정 지연 단계에서의 지연 시간(tUNIT)의 1.5배에 해당하는 구간이 지연된 피드백 클럭 신호(Delayed FCLK)를 입력 클럭(RCLK)에 의해 래치하여 출력하는 제 2 D F/F(81)와, 상기 제 1 D F/F(80)의 출력 신호(Q)와 제 2 D F/F(81)의 출력 신호(Q)를 NAND 연산하는 제 1 NAND 게이트(86a)와, 제 1 NAND 게이트(86a)의 연산된 신호와 반전 피드백되는 신호를 다시 NAND 연산하여 출력하는 제 2 NAND 게이트(86b)와, 제 2 NAND 게이트(86b)의 출력 신호를 입력 클럭(RCLK)에 의해 래치하여 출력하는 제 3 D F/F(82)과, 상기 제 1 D F/F(80)의 반전 출력 신호(/Q)와 제 2 D F/F(81)의 반전 출력 신호(/Q) 그리고 제 3 D F/F(82)의 출력 신호(Q)를 NAND 연산하여 출력하는 제 3 NAND 게이트(86c)와, 제 3 NAND 게이트(86c)의 연산 신호와 인에이블 신호를 NAND 연산하여 출력하는 제 4 NAND 게이트(86d)와, 제 4 NAND 게이트(86d)의 출력 신호를 반전하여 쉬프트 라이트(SHR)신호를 출력하는 제 1 인버터(87a)와, 상기 제 2 D F/F(81)의 반전 출력 신호(/Q)와 제 3 D F/F(82)의 출력 신호(Q) 그리고 인에이블 신호를 NAND 연산하여 출력하는 제 5 NAND 게이트(86e)와, 제 5 NAND 게이트(82)의 연산 신호를 반전하여 쉬프트 레프트(SHL)신호를 출력하는 제 2 인버터(87b)와, 상기 쉬프트 라이트,쉬프트 레프트 신호를 NAND 연산하여 출력하는 제 6 NAND 게이트(86f)와, 제 3 인버터(87c)에 의해 반전된 제 6 NAND 게이트(86f)의 연산 신호를 2분주된 입력 클럭(RCLK)에 의해 래치하여 동기 신호(LOCK)를 출력하는 제 4 D F/F(83)와, 상기 동기 신호와 인에이블 신호를 NAND 연산하여 출력하는 제 7 NAND 게이트(86g)와, 제 7 NAND 게이트(86g)의 연산 신호를 반전하여 출력하는 제 4 인버터(87d)와, Delay(84)에 의해 지연된 2분주 입력 클럭(RCLK/2)과 접지 신호를 상기 제 4 인버터(87d)의 출력 신호를 스위칭 신호로하여 다중화하여 쉬프트 조절용 2분주 클럭(SCLK)을 출력하는 MUX(85)로 구성된다.
그리고 쉬프트 레지스터 어레이(45)는 측정 지연 어레이(40)에서 출력되는 지연 시간 보상 사이클 결정 신호(MQ1,MQ2,...MQn)에 따라 각각의 쉬프트 레지스터 유닛 단위로 지연 시간 보상 신호(Q1,Q2,...,Qn)를 출력하는 블록으로 그 구성은 다음과 같다.
쉬프트 레지스터 유닛은 도 7b에서와 같이, 위상 검출부(44)의 쉬프트 라이트 신호와 다음단의 지연 시간 보상 신호(Q(i+1))를 NAND 연산하여 출력하는 제 1 NAND 게이트(74)와, 위상 검출부(44)의 쉬프트 레프트 신호와 전단의 지연 시간 보상 신호(Q(i-1))를 NAND 연산하여 출력하는 제 2 NAND 게이트(75)와, 상기 제 1,2 NAND 게이트(74)(75)의 연산 신호를 NAND 연산하는 제 3 NAND 게이트(76)와, 쉬프트 조절용 2분주 클럭(SCLK)과 반전된 쉬프트 조절용 2분주 클럭(SCLK)에 의해 스위칭 동작을 하여 제 3 NAND 게이트(76)의 연산 신호를 스위칭 출력하는 제 1 전송 게이트(77)와, 일정 클럭 지연되어 출력되는 제 1 전송 게이트(77)의 출력 신호를 쉬프트 조절용 2분주 클럭(SCLK)과 반전된 쉬프트 조절용 2분주 클럭(SCLK)에 의해 스위칭 출력하는 제 2 전송 게이트(78)와, 측정 지연 어레이(43)의 지연 시간 보상 사이클 결정 신호(MQ1,MQ2,...MQn)와 제 2 전송 게이트(78)의 출력 신호를 NAND 연산하여 지연 시간 보상 신호(Q1,Q2,...,Qn)를 출력하는 제 4 NAND 게이트(79)로 구성된다.
그리고 가변 지연 어레이(46)는 가변 지연 유닛이 n개 직렬로 연결된 것으로 각각의 가변 지연 유닛 구성은 도 7a에서와 같다.
지연 시간 보상 신호(Q1,Q2,...,Qn)와 입력 클럭(RCLK)를 받아 NAND 연산하는 제 1 NAND 게이트(71)(최초 유닛에는 RCLK가 입력되지만 그 다음단 유닛 부터는 앞단 유닛의 출력 신호가 입력된다.)와, 제 1 NAND 게이트(71)의 출력 신호(X)와 반전 지연 시간 보상 신호(/Q1,/Q2,...,/Qn)를 NAND 연산하여 출력하는 제 2 NAND게이트(72)와, 제 2 NAND 게이트(72)의 연산 신호와 다음단에서 피드백되는 피드백 신호(Y)를 NAND 연산하여 출력하는 제 3 NAND 게이트(73)로 구성된다.
이와 같이 구성된 본 발명의 고속 위상 동기 회로의 위상 동기 동작은 다음과 같다.
도 9은 본 발명에 따른 위상 동기 동작의 흐름도이고,도 10은 본 발명에 따른 위상 동기 클럭 파형도이다.
그리고 도 11은 본 발명에 따른 위상 비교 검출 구간을 나타낸 클럭 타이밍도이고,도 12a와 도 12b는 본 발명에 따른 위상 비교 검출 논리도 및 시뮬레이션도이다.
도 9는 본 발명의 위상 동기 동작 순서를 나타낸 것으로, 먼저 인에이블 신호가 입력되면 자기 위상 측정 시작 펄스를 스타트시킨다.
즉, 인에이블 신호가 HIGH가 되면 위상 동기 회로로 입력 클럭(RCLK)이 입력된다. 이때, 쉬프트 레지스터 어레이(45)의 Q(i)는 Q(1)만 HIGH이고 나머지는 LOW상태이다.
그리고 가변 지연 어레이(46)는 Q(i)값이 HIGH인 단계에서 루프를 형성하므로 입력된 RCLK는 첫 단계에서 피드백된다. 이를 FCLK라 한다.
자기 위상 측정 시작 펄스가 스타트하면 자기 위상 측정 회로부(42)는 RCLK와 FCLK의 위상차를 측정 동작을 한다.
자기 위상 측정 회로부(42)는 FCLK의 상승 엣지에서 인에이블 신호를 엣지하여 측정 시작 신호(MB)를 출력하고, RCLK는 두단의 플립 플롭을 거쳐 측정 종료 신호(ME)로 출력한다.
이때, 측정 시작 신호와 측정 종료 신호의 위상 차이는 피드백되는 첫 FCLK의 상승 엣지와 인에이블된 후의 두 번째 RCLK의 상승 엣지 사이의 위상 차이와 동일하게 된다.
이 위상 차이는 보상하고자 하는 지연 시간과 동일하다.
RCLK와 FCLK의 위상차 측정 동작이 끝나면 측정 지연 어레이(43)의 지연 시간 보상 사이클 결정 신호를 세팅한다.
자기 위상 측정 회로부(42)의 측정 시작 신호(MB)는 반전되어(/MB) 각각의 측정 지연 유닛으로 공통 입력되고, 측정 종료 신호(ME)는 각각의 측정 지연 유닛에서 NAND 게이트 두 단을 거쳐 다음의 측정 지연 유닛으로 전달된다.
이때, 측정 시작 신호가 HIGH, 즉 반전 측정 시작 신호(/ME)가 LOW가 될 때까지 각 측정 지연 유닛에서는 전달된 측정 종료 신호(MB(i))에 의해 나머지 NAND 게이트를 통해 LOW 펄스인 MQ(i)를 발생한다. 이때, 각 측정 지연 유닛에서의 전달 시간은 가변 지연 시간과 같다.
이와 같이 MQs가 세팅되면 쉬프트 레지스터 어레이(45)로 지연 시간 보상 사이클 결정 신호(MQ1,MQ2,...MQn)를 로딩하고 자기 위상 측정 종료 펄스를 스타트한다.
이와 같이, 자기 위상 측정 종료 펄스가 스타트되면 자기 위상 측정 회로부(42)와 측정 지연 어레이(43)의 동작이 정지되고 위상 검출부(44)가 인에이블된다.
생성된 각각의 로우 펄스(MQ(i))를 해당하는 쉬프트 레지스터 유닛으로 입력되어 Q(i)를 HIGH로 액티브시켜 i 번째까지 HIGH로되었다면 i 단계에서 위상 동기 루프를 형성하고 FLCK는 보상하고자 하는 지연 시간만큼 지연되어 위상 검출부(44)로 입력된다.
이는 보상하고자하는 지연 시간을 2 사이클내에서 정하는 것으로 도 10에서의 FCLK(2)가 여기에 해당한다.
위상 검출부(44)는 도 11에서와 같은 위상 검출 구간을 갖고 도 12a의 비교 검출 논리에 의해 위상 검출동작을 하게된다.
이때, 위상 검출 구간은 한 개의 가변 지연 단계 또는 한 개의 측정 지연 단계에서의 지연 시간(tUNIT)의 1.5배에 해당한다.
RCLK에 대해 FCLK 및 검출 피드백 클럭(DFCLK)의 상대가 위상 검출 구간에 있게되어 동기 신호(LOCK)를 발생하게된다.
동기 신호는 위상 검출부(44)의 MUX(85) 출력을 LOW로 하게된다.
MUX(85)의 출력이 LOW로 되어 쉬프트 레지스터 어레이(45)에는 쉬프트 조절용 2분주 클럭(SCLK)이 입력되지 않는다.
그러므로 쉬프트 레지스터 어레이(45)는 계속 같은 상태를 유지하며 형성된 루프 단계를 바꾸지 않으므로 위상 동기를 유지하게되는 것이다.
이때, 위상 동기 상태를 유지하기 위해 앞뒤로 가변 지연 단계를 바꾸지 않으므로 지터를 발생하지 않게된다.
만약, 어떤 이유에서 자체 위상 측정 구간이 보상하고자하는 지연 시간과 일치하지 않아 바로 위상 동기 상태로 되지 않는다 하더라도 FCLK가 이미 위상 동기 검출 영역에 접근해 있는 상태이므로 2 사이클 이내에 위상 동기가 이루어진다.
위상 동기가 완료되어 인에이블 신호가 LOW가 되면 쉬프트 레지스터 어레이(45)는 초기 상태로 되돌아가고 다음의 위상 동기 동작 명령을 기다리게 된다.
이와 같은 위상 동기 동작 시뮬레이션 결과를 나타낸 것이 도 12b이다.
이와 같은 본 발명의 고속 위상 동기 회로는 지연 시간 보상 및 소비 전력의 감소에 적당하도록한 피드백 루프와 자체 지연 시간 측정 경로를 갖도록하여 다음과 같은 효과가 있다.
첫째, 자체 지연 시간 측정 경로에 의해 동기화가 빨리 진행되어 저전력으로 위상 동기 동작이 이루어진다. 이는 전체 집적회로의 전력 소모를 줄이고, 고속의 액세스 동작이 가능하도록하는 효과가 있다.
둘째, 위상 동기 회로의 비동작에서 정상 동작으로의 전환이 수사이클 이내에서 가능하므로 SDRAM 또는 SGRAM등과 같은 동기식 메모리에 적용할 경우에 메모리 성능을 향상시키는 효과가 있다.
셋째, 자체 지연 시간 측정 회로가 있어 초기 동기 정보가 어긋나게 되어도 2사이클 이내에서 위상 동기 동작이 수행되므로 클럭 동기화 동작이 안정하다. 이는 동기화 과정을 거쳐 동기된 클럭의 타이밍 에러가 적고 입력 클럭의 주기가 클 경우에도 초기 동작상에 오류가 발생하지 않아 소자의 액세스동작이 효율적으로 이루어지게 하는 효과가 있다.

Claims (5)

  1. 인에이블 신호에 의해 입력되는 RCLK와 피드백되는 FCLK의 위상을 측정하여 FCLK의 상승 엣지에서 측정 시작 신호(MB)를 출력하고, RCLK의 클럭에 의해 측정 종료 신호(ME)를 출력하는 자기 위상 측정 회로부(SPMC)와,
    직렬 연결되는 n개의 측정 지연 유닛으로 구성되어 상기 자기 위상 측정 회로부에서 출력되는 MB,ME의 두 신호를 받아 각각의 측정 지연 유닛 단위로 지연 시간 보상 사이클 결정 신호(MQ1,MQ2,...MQn)를 출력하는 측정 지연 어레이와,
    2분주된 RCLK와 RCLK 신호, 피드백되는 FCLK 그리고 인에이블 신호를 받아 쉬프트 라이트(SHR),쉬프트 레프트(SHL),클럭 동기 신호(LOCK),쉬프트 조절용 2분주 클럭(SCLK)신호를 출력하는 위상 검출부와,
    n개의 단위 쉬프트 레지스터 유닛이 직렬 연결되어 SHR, SHL, LOCK, SCLK 신호를 받아 지연 시간 보상 사이클 결정 신호에 따라 지연 시간 보상 신호(Q1,Q2,...,Qn)를 출력하는 쉬프트 레지스터 어레이와,
    상기 쉬프트 레지스터 어레이의 지연 시간 보상 신호(Q1,Q2,...,Qn)에 의해 입력되는 RCLK를 가변 지연하여 출력하는 가변 지연 어레이와,
    상기 가변 지연 어레이의 지연 클럭(DCLK)을 받아 보상하여 FCLK를 피드백시키는 지연 보상부와,
    상기 가변 지연 어레이의 지연 클럭(DCLK)을 위상 동기된 클럭 신호(QCLK)를 출력하는 클럭 드라이버를 포함하여 구성되는 것을 특징으로 하는 고속 위상 동기 회로.
  2. 제 1 항에 있어서, 자기 위상 측정 회로부는 위상 동기를 위한 지연 시간이 보상된 피드백 클럭(FCLK)의 상승 엣지에서 인에이블 신호를 래치하여 측정 시작 신호(MB)를 출력하는 제 1 플립플롭과,
    입력 클럭(RCLK)의 상승 엣지에서 인에이블 신호를 래치하여 출력하는 제 2 플립플롭과,
    상기 제 2 플립플롭의 래치 신호를 받아 입력 클럭(RCLK)의 상승 엣지에서 래치하여 측정 종료 신호(ME)를 출력하는 제 3 플립플롭로 구성되는 것을 특징으로 하는 고속 위상 동기회로.
  3. 제 1 항에 있어서, 측정 지연 어레이는 측정 시작 신호(MB)와 Vcc 신호를 NAND 연산하여 출력하는 제 1 NAND 게이트와,
    상기 제 1 NAND 게이트의 출력 신호와 Vcc 신호를 NAND 연산하여 출력하는 제 2 NAND 게이트와,
    상기 제 2 NAND 게이트의 출력 신호와 측정 종료 신호(ME)를 반전한 /측정 종료 신호(/ME)를 NAND 연산하여 지연 시간 보상 사이클 결정 신호(MQ)를 출력하는 제 3 NAND 게이트로 구성된 측정 지연 유닛이 n개 직렬로 연결되는 것을 특징으로 하는 고속 위상 동기 회로.
  4. 인에이블 신호가 입력되면 자기 위상 측정 시작 펄스를 스타트시켜 위상 동기 루프를 형성하여 입력된 RCLK를 첫 단계에서 피드백(FCLK)하는 단계와,
    FCLK의 상승 엣지에서 인에이블 신호를 엣지하여 측정 시작 신호(MB)를 출력하고, RCLK는 두단의 플립 플롭을 거쳐 측정 종료 신호(ME)로 출력하여 위상차를 측정하는 단계와,
    RCLK와 FCLK의 위상차 측정 동작이 끝나면 지연 시간 보상 사이클 결정 신호(MQs)를 세팅하는 단계와,
    MQs가 세팅되면 지연 시간 보상 사이클 결정 신호(MQ1,MQ2,...MQn)를 로딩하고 자기 위상 측정 종료 펄스를 스타트하는 단계와,
    자기 위상 측정 종료 펄스가 스타트되면 위상 검출 동작을 시작하는 단계와,
    한 개의 가변 지연 단계 또는 한 개의 측정 지연 단계에서의 지연 시간(tUNIT)의 1.5배에 해당하는 위상 검출 구간에서 보상하고자 하는 지연 시간을 2 사이클내에서 결정하는 단계와,
    RCLK에 대해 FCLK 및 검출 피드백 클럭(DFCLK)의 상대가 위상 검출 구간에 있게되어 동기 신호(LOCK)를 발생하게 되면 형성된 루프 단계를 바꾸지 않고 위상 동기를 유지하는 단계를 포함하여 이루어지는 것을 특징으로 하는 고속 위상 동기 방법.
  5. 제 4 항에 있어서, 측정 시작 신호와 측정 종료 신호의 위상 차이는 피드백되는 첫 FCLK의 상승 엣지와 인에이블된 후의 두 번째 RCLK의 상승 엣지 사이의 위상 차이와 동일한 것을 특징으로 하는 고속 위상 동기 방법.
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