KR20120082106A - 디지털 위상 주파수 검출기, 이를 포함하는 디지털 위상 고정 루프 및 디지털 위상 주파수 검출 방법 - Google Patents

디지털 위상 주파수 검출기, 이를 포함하는 디지털 위상 고정 루프 및 디지털 위상 주파수 검출 방법 Download PDF

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Abstract

디지털 위상 주파수 검출기는 검출부, 위상 비교부 및 리셋부를 포함한다. 검출부는 기준 신호 및 피드백 입력 신호의 에지를 검출하여 기준 에지 신호 및 피드백 에지 신호를 발생한다. 리셋부는 기준 에지 신호 및 피드백 에지 신호에 기초하여 리셋 신호를 발생한다. 위상 비교부는 기준 에지 신호 및 피드백 에지 신호에 기초하여 제1 위상 비교 신호 및 제2 위상 비교 신호를 발생하며, 제1 플립플롭, 제2 플립플롭 및 래치 블록을 포함한다. 제1 플립플롭은 기준 에지 신호를 수신하는 데이터 입력단 및 피드백 에지 신호를 수신하는 클럭 입력단을 구비하고, 제2 플립플롭은 피드백 에지 신호를 수신하는 데이터 입력단 및 상기 기준 에지 신호를 수신하는 클럭 입력단을 구비한다.

Description

디지털 위상 주파수 검출기, 이를 포함하는 디지털 위상 고정 루프 및 디지털 위상 주파수 검출 방법{DIGITAL PHASE FREQUENCY DETECTOR, DIGITAL PHASE LOCKED LOOP INCLUDING THE SAME AND METHOD OF DETECTING DIGITAL PHASE FREQUENCY}
본 발명은 위상 주파수 검출기에 관한 것으로서, 더욱 상세하게는 디지털 위상 주파수 검출기, 상기 디지털 위상 주파수 검출기를 포함하는 디지털 위상 고정 루프 및 디지털 위상 주파수 검출 방법에 관한 것이다.
위상 고정 루프(phase locked loop; PLL)는 고정된 위상 및 주파수를 가지는 출력 신호를 얻기 위하여 사용된다. 종래에는 아날로그 회로로 구현된 아날로그 위상 고정 루프가 사용되었으나, 반도체 기술의 발달로 인하여 트랜지스터의 속도가 증가하고 있는 반면 공급 전압은 감소하고 있기 때문에, 아날로그 위상 고정 루프는 외부 노이즈에 민감하고 정밀도가 떨어진다. 따라서 최근에는 외부 노이즈에 덜 민감하고 정밀도를 확보할 수 있도록 디지털 회로로 구현된 디지털 위상 고정 루프가 사용되고 있다. 디지털 위상 고정 루프는 입력 신호와 출력 신호의 위상 및 주파수 차이를 검출하는 디지털 위상 주파수 검출기(phase frequency detector; PFD)를 포함하며, 상기 디지털 위상 주파수 검출기의 성능에 따라 디지털 위상 고정 루프의 성능이 결정될 수 있다.
본 발명의 일 목적은 소형화 및 고속화에 적합하며 기준 신호와 피드백 입력 신호 사이의 위상 및 주파수 차이를 정밀하게 검출할 수 있는 디지털 위상 주파수 검출기를 제공하는 것이다.
본 발명의 다른 목적은 소형화 및 고속화에 적합하며 기준 신호와 피드백 입력 신호 사이의 위상 및 주파수 차이를 정밀하게 검출할 수 있는 디지털 위상 주파수 검출 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 디지털 위상 주파수 검출기를 포함하여 출력 신호의 고정 시간을 감소시킬 수 있는 디지털 위상 고정 루프를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 디지털 위상 주파수 검출기는 검출부, 위상 비교부 및 리셋부를 포함한다. 상기 검출부는 기준 신호 및 피드백 입력 신호의 에지를 검출하여 기준 에지 신호 및 피드백 에지 신호를 발생한다. 상기 리셋부는 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 검출부를 초기화시키는 리셋 신호를 발생한다. 상기 위상 비교부는 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 제1 위상 비교 신호 및 제2 위상 비교 신호를 발생한다. 상기 위상 비교부는 제1 플립플롭, 제2 플립플롭 및 래치 블록을 포함한다. 상기 제1 플립플롭은 상기 기준 에지 신호를 수신하는 데이터 입력단 및 상기 피드백 에지 신호를 수신하는 클럭 입력단을 구비하고, 제1 비교 신호를 출력한다. 상기 제2 플립플롭은 상기 피드백 에지 신호를 수신하는 데이터 입력단 및 상기 기준 에지 신호를 수신하는 클럭 입력단을 구비하고, 제2 비교 신호를 출력한다. 상기 래치 블록은 상기 제1 비교 신호 및 상기 제2 비교 신호를 래치하여 상기 제1 위상 비교 신호 및 상기 제2 위상 비교 신호를 발생한다.
일 실시예에서, 상기 제1 위상 비교 신호 및 상기 제2 위상 비교 신호는 서로 상보적으로 활성화되며, 상기 제1 위상 비교 신호는 상기 피드백 입력 신호의 위상이 상기 기준 신호의 위상보다 늦는(lag) 경우에 활성화되고, 상기 제2 위상 비교 신호는 상기 피드백 입력 신호의 위상이 상기 기준 신호의 위상보다 앞서는(lead) 경우에 활성화될 수 있다.
상기 제1 위상 비교 신호는 상기 피드백 에지 신호가 활성화되는 시점에 상기 기준 에지 신호의 논리 레벨에 상응하도록 동기화되고, 상기 제2 위상 비교 신호는 상기 기준 에지 신호가 활성화되는 시점에 상기 피드백 에지 신호의 논리 레벨에 상응하도록 동기화될 수 있다. 상기 리셋 신호는 상기 기준 에지 신호 및 상기 피드백 에지 신호가 모두 활성화된 경우에 활성화되며, 상기 기준 에지 신호 및 상기 피드백 에지 신호는 상기 리셋 신호가 활성화된 경우에 비활성화될 수 있다.
상기 검출부는 제3 플립플롭 및 제4 플립플롭을 포함할 수 있다. 상기 제3 플립플롭은 상기 기준 신호의 상승 에지 및 하강 에지 중 하나에 응답하여 활성화되고 상기 리셋 신호에 응답하여 비활성화되는 상기 기준 에지 신호를 발생할 수 있다. 상기 제4 플립플롭은 상기 피드백 입력 신호의 상승 에지 및 하강 에지 중 하나에 응답하여 활성화되고 상기 리셋 신호에 응답하여 비활성화되는 상기 피드백 에지 신호를 발생할 수 있다.
상기 리셋부는 적어도 하나의 논리 소자를 포함할 수 있다. 상기 적어도 하나의 논리 소자는 상기 기준 에지 신호, 상기 피드백 에지 신호 및 검출 인에이블 신호에 대하여 논리 연산을 수행하여 상기 리셋 신호를 발생할 수 있다.
일 실시예에서, 상기 디지털 위상 주파수 검출기는 동기화부를 더 포함할 수 있다. 상기 동기화부는 상기 기준 신호 및 상기 피드백 입력 신호 중 하나를 기초로 상기 제1 위상 비교 신호 및 상기 제2 위상 비교 신호를 동기화하여 제1 위상 비교 출력 신호 및 제2 위상 비교 출력 신호를 발생할 수 있다.
상기 동기화부는 제3 플립플롭 및 제4 플립플롭을 포함할 수 있다. 상기 제3 플립플롭은 상기 기준 신호 및 상기 피드백 입력 신호 중 하나를 수신하는 클럭 입력단 및 상기 제1 위상 비교 신호를 수신하는 데이터 입력단을 구비하고, 상기 제1 위상 비교 출력 신호를 출력할 수 있다. 상기 제4 플립플롭은 상기 기준 신호 및 상기 피드백 입력 신호 중 하나를 수신하는 클럭 입력단 및 상기 제2 위상 비교 신호를 수신하는 데이터 입력단을 구비하고, 상기 제2 위상 비교 출력 신호를 출력할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 다른 실시예에 따른 디지털 위상 주파수 검출기는 기준 신호 생성부, 위상 비교 신호 생성부 및 이득 조절부를 포함한다. 상기 기준 신호 생성부는 입력 신호에 기초하여 리드 기준 신호, 기준 신호 및 래그 기준 신호를 발생한다. 상기 위상 비교 신호 생성부는 상기 기준 신호 및 피드백 입력 신호에 기초하여 기준 에지 신호 및 피드백 에지 신호를 발생하고, 상기 기준 신호와 상기 피드백 입력 신호의 위상 차이를 나타내는 제1 위상 비교 신호 및 제2 위상 비교 신호를 발생한다. 상기 이득 조절부는 상기 리드 기준 신호, 상기 래그 기준 신호, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 기준 신호와 상기 피드백 입력 신호의 위상 차이가 미리 정해진 위상차보다 큰지 여부를 나타내는 고이득 신호를 발생한다.
상기 리드 기준 신호는 상기 기준 신호와 동일한 파형을 가지고 상기 기준 신호보다 앞서는 위상을 가지고, 상기 래그 기준 신호는 상기 기준 신호와 동일한 파형을 가지고 상기 기준 신호보다 늦는 위상을 가질 수 있다. 상기 고이득 신호는 상기 피드백 입력 신호의 위상이 상기 리드 기준 신호의 위상보다 앞서거나, 상기 피드백 입력 신호의 위상이 상기 래그 기준 신호의 위상보다 늦는 경우에 활성화될 수 있다.
상기 이득 조절부는 리드 검출부, 래그 검출부 및 고이득 신호 생성부를 포함할 수 있다. 상기 리드 검출부는 상기 리드 기준 신호, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 피드백 입력 신호의 위상이 상기 리드 기준 신호의 위상보다 앞서는지 여부를 나타내는 하이 리드 신호를 발생할 수 있다. 상기 래그 검출부는 상기 래그 기준 신호, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 피드백 입력 신호의 위상이 상기 래그 기준 신호의 위상보다 늦는지 여부를 나타내는 하이 래그 신호를 발생할 수 있다. 상기 고이득 신호 생성부는 상기 하이 리드 신호 및 상기 하이 래그 신호에 기초하여 상기 고이득 신호를 발생할 수 있다.
상기 리드 검출부는 리드 검출 블록, 논리 연산 블록 및 리드 출력 블록을 포함할 수 있다. 상기 리드 검출 블록은 상기 리드 기준 신호의 에지를 검출하여 리드 에지 신호를 발생할 수 있다. 상기 논리 연산 블록은 상기 리드 에지 신호, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 대하여 논리 연산을 수행하여 리드 신호를 발생할 수 있다. 상기 리드 출력 블록은 상기 리드 에지 신호를 기초로 상기 리드 신호를 동기화하여 상기 하이 리드 신호를 발생할 수 있다.
상기 래그 검출부는 래그 검출 블록, 논리 연산 블록 및 래그 출력 블록을 포함할 수 있다. 상기 래그 검출 블록은 상기 래그 기준 신호의 에지를 검출하여 래그 에지 신호를 발생할 수 있다. 상기 논리 연산 블록은 상기 래그 에지 신호, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 대하여 논리 연산을 수행하여 래그 신호를 발생할 수 있다. 상기 래그 출력 블록은 상기 래그 에지 신호를 기초로 상기 래그 신호를 동기화하여 상기 하이 래그 신호를 발생할 수 있다.
상기 이득 조절부는 이득 동기화부를 더 포함할 수 있다. 상기 이득 동기화부는 상기 기준 신호 및 상기 피드백 입력 신호 중 하나를 기초로 상기 고이득 신호를 동기화하여 고이득 출력 신호를 발생할 수 있다.
일 실시예에서, 상기 리드 기준 신호는 제1 내지 제n(단, n은 2이상의 자연수) 리드 기준 신호들을 포함하고, 상기 래그 기준 신호는 제1 내지 제n 래그 기준 신호들을 포함할 수 있다. 상기 제1 내지 제n 리드 기준 신호들은 n이 증가할수록 상기 기준 신호보다 미리 설정된 값만큼 앞서는 위상을 각각 가질 수 있다. 상기 제1 내지 제n 래그 기준 신호들은 n이 증가할수록 상기 기준 신호보다 상기 미리 설정된 값만큼 늦는 위상을 각각 가질 수 있다.
상기 이득 조절부는 제1 내지 제n 리드 검출부들, 제1 내지 제n 래그 검출부들 및 제1 내지 제n 고이득 신호 생성부들을 포함할 수 있다. 상기 제1 내지 제n 리드 검출부들은 상기 제1 내지 제n 리드 기준 신호들 중 하나, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 피드백 입력 신호가 상기 제1 내지 제n 리드 기준 신호들 중 상응하는 리드 기준 신호보다 앞서는 위상을 가지는지 여부를 나타내는 제1 내지 제n 하이 리드 신호들을 각각 발생할 수 있다. 상기 제1 내지 제n 래그 검출부들은 상기 제1 내지 제n 래그 기준 신호들 중 하나, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 피드백 입력 신호가 상기 제1 내지 제n 래그 기준 신호들 중 상응하는 래그 기준 신호보다 늦는 위상을 가지는지 여부를 나타내는 제1 내지 제n 하이 래그 신호들을 각각 발생할 수 있다. 상기 제1 내지 제n 고이득 신호 생성부들은 상기 제1 내지 제n 하이 리드 신호들 중 하나 및 상응하는 상기 제1 내지 제n 하이 래그 신호들 중 하나에 기초하여 제1 내지 제n 고이득 신호들을 각각 발생할 수 있다.
상기 위상 비교 신호 생성부는 상기 기준 신호 및 상기 피드백 입력 신호의 에지를 검출하여 기준 에지 신호 및 피드백 에지 신호를 발생하고, 상기 피드백 에지 신호를 기초로 상기 기준 에지 신호를 동기화하여 상기 제1 위상 비교 신호를 발생하며, 상기 기준 에지 신호를 기초로 상기 피드백 에지 신호를 동기화하여 상기 제2 위상 비교 신호를 발생할 수 있다.
상기 디지털 위상 주파수 검출기는 이득 선택부를 더 포함할 수 있다. 상기 이득 선택부는 상기 제1 위상 비교 신호 및 상기 제2 위상 비교 신호 중 하나와 상기 고이득 신호에 기초하여, 상기 고이득 신호가 활성화된 경우에 상대적으로 큰 디지털 값을 가지고 상기 고이득 신호가 비활성화된 경우에 상대적으로 작은 디지털 값을 가지는 선택 이득 신호를 발생할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 디지털 위상 주파수 검출 방법에서는, 입력 신호에 기초하여 리드 기준 신호, 기준 신호 및 래그 기준 신호를 발생하고, 상기 기준 신호 및 피드백 입력 신호에 기초하여 기준 에지 신호 및 피드백 에지 신호를 발생하고, 상기 리드 기준 신호, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 피드백 입력 신호의 위상이 상기 리드 기준 신호의 위상보다 앞서는지 여부를 나타내는 하이 리드 신호를 발생하고, 상기 래그 기준 신호, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 피드백 입력 신호의 위상이 상기 래그 기준 신호의 위상보다 늦는지 여부를 나타내는 하이 래그 신호를 발생하며, 상기 하이 리드 신호 및 상기 하이 래그 신호에 기초하여 상기 피드백 입력 신호가 단위 이득 또는 상기 단위 이득보다 큰 조정 이득을 기초로 보정되는지 여부를 나타내는 고이득 신호를 발생한다.
상기 고이득 신호는 상기 피드백 입력 신호의 위상이 상기 리드 기준 신호의 위상보다 앞서거나 상기 피드백 입력 신호의 위상이 상기 래그 기준 신호의 위상보다 늦는 경우에 활성화될 수 있다. 이 경우 상기 디지털 위상 주파수 검출 방법에서는 상기 고이득 신호가 활성화된 경우에 상기 조정 이득에 상응하고 상기 고이득 신호가 비활성화된 경우에 상기 단위 이득에 상응하는 선택 이득 신호를 더 발생할 수 있다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 디지털 위상 고정 루프는 디지털 위상 주파수 검출기, 디지털 루프 필터, 디지털 제어 발진기 및 분주기를 포함한다. 상기 디지털 위상 주파수 검출기는 기준 신호 및 피드백 입력 신호에 기초하여 상기 기준 신호와 상기 피드백 입력 신호의 위상 차이를 나타내는 제1 위상 비교 신호 및 제2 위상 비교 신호를 발생한다. 상기 디지털 루프 필터는 상기 제1 위상 비교 신호 및 상기 제2 위상 비교 신호 중 하나에 기초하여 출력 신호의 위상 및 주파수를 조절하기 위한 디지털 제어 신호를 발생한다. 상기 디지털 제어 발진기는 상기 디지털 제어 신호에 상응하는 위상 및 주파수를 가지는 상기 출력 신호를 발생한다. 상기 분주기는 상기 출력 신호를 분주하여 상기 피드백 입력 신호를 발생한다. 상기 디지털 위상 주파수 검출기는 검출부, 리셋부, 제1 플립플롭, 제2 플립플롭 및 래치부를 포함한다. 상기 검출부는 상기 기준 신호 및 상기 피드백 입력 신호의 에지를 검출하여 기준 에지 신호 및 피드백 에지 신호를 발생한다. 상기 리셋부는 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 검출부를 초기화시키는 리셋 신호를 발생한다. 상기 제1 플립플롭은 상기 기준 에지 신호를 수신하는 데이터 입력단 및 상기 피드백 에지 신호를 수신하는 클럭 입력단을 구비하고, 제1 비교 신호를 출력한다. 상기 제2 플립플롭은 상기 피드백 에지 신호를 수신하는 데이터 입력단 및 상기 기준 에지 신호를 수신하는 클럭 입력단을 구비하고, 제2 비교 신호를 출력한다. 상기 래치부는 상기 제1 비교 신호 및 상기 제2 비교 신호를 래치하여 상기 제1 위상 비교 신호 및 상기 제2 위상 비교 신호를 발생한다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 다른 실시예에 따른 디지털 위상 고정 루프는 디지털 위상 주파수 검출기, 디지털 루프 필터, 디지털 제어 발진기 및 분주기를 포함한다. 상기 디지털 위상 주파수 검출기는 입력 신호에 기초하여 리드 기준 신호, 기준 신호 및 래그 기준 신호를 발생하고, 상기 기준 신호 및 피드백 입력 신호에 기초하여 기준 에지 신호 및 피드백 에지 신호를 발생하고 상기 기준 신호와 상기 피드백 입력 신호의 위상 차이를 나타내는 제1 위상 비교 신호 및 제2 위상 비교 신호를 발생하며, 상기 리드 기준 신호, 상기 래그 기준 신호, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 기준 신호와 상기 피드백 입력 신호의 위상 차이가 미리 정해진 위상차보다 큰지 여부를 나타내는 고이득 신호를 발생한다. 상기 디지털 루프 필터는 상기 제1 위상 비교 신호 및 상기 제2 위상 비교 신호 중 하나와 상기 고이득 신호에 기초하여 출력 신호의 위상 및 주파수를 조절하기 위한 디지털 제어 신호를 발생한다. 상기 디지털 제어 발진기는 상기 디지털 제어 신호에 상응하는 위상 및 주파수를 가지는 상기 출력 신호를 발생한다. 상기 분주기는 상기 출력 신호를 분주하여 상기 피드백 입력 신호를 발생한다.
상기 출력 신호의 초기 기울기는 상기 출력 신호의 최종 기울기보다 클 수 있다.
일 실시예에서, 상기 디지털 위상 고정 루프는 자동 주파수 조절기를 더 포함할 수 있다. 상기 자동 주파수 조절기는 상기 기준 신호 및 상기 피드백 입력 신호에 기초하여 상기 출력 신호의 초기 주파수를 조절하기 위한 자동 디지털 제어 신호를 발생할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 디지털 위상 주파수 검출기는 피드백 에지 신호를 기초로 기준 에지 신호를 동기화하여 제1 위상 비교 신호를 발생하고 기준 에지 신호를 기초로 피드백 에지 신호를 동기화하여 제2 위상 비교 신호를 발생함으로써, 소형화 및 고속화에 적합하고 기준 신호와 피드백 입력 신호 사이의 위상 및 주파수 차이를 정밀하게 검출할 수 있다. 또한 기준 신호와 피드백 입력 신호의 위상 차이가 미리 정해진 위상차보다 큰지 여부를 나타내는 고이득 신호를 더 발생함으로써, 상기 디지털 위상 주파수 검출기를 포함하는 디지털 위상 고정 루프의 피드백 이득을 효율적으로 조절할 수 있다.
또한 본 발명의 실시예들에 따른 디지털 위상 주파수 검출기를 포함하는 디지털 위상 고정 루프는 구조가 간단하고, 향상된 동작 속도를 가지며, 출력 신호를 효과적으로 고정시킬 수 있다. 특히 지터 또는 위상 노이즈에는 영향을 미치지 않고 출력 신호의 고정 시간만을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 디지털 위상 주파수 검출기를 나타내는 블록도이다.
도 2는 도 1의 디지털 위상 주파수 검출기에 포함되는 위상 비교부의 일 예를 나타내는 블록도이다.
도 3은 도 1의 디지털 위상 주파수 검출기에 포함되는 검출부의 일 예를 나타내는 블록도이다.
도 4는 도 1의 디지털 위상 주파수 검출기에 포함되는 리셋부의 일 예를 나타내는 블록도이다.
도 5 및 도 6은 도 1의 디지털 위상 주파수 검출기의 동작을 나타내는 타이밍도들이다.
도 7은 본 발명의 다른 실시예에 따른 디지털 위상 주파수 검출기를 나타내는 블록도이다.
도 8은 도 7의 디지털 위상 주파수 검출기에 포함되는 동기화부의 일 예를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 디지털 위상 주파수 검출 방법을 나타내는 순서도이다.
도 10은 본 발명의 또 다른 실시예에 따른 디지털 위상 주파수 검출기를 나타내는 블록도이다.
도 11은 도 10의 디지털 위상 주파수 검출기에서 발생되는 기준 신호들의 일 예를 나타내는 도면이다.
도 12는 도 10의 디지털 위상 주파수 검출기에 포함되는 기준 신호 생성부의 일 예를 나타내는 블록도이다.
도 13은 도 10의 디지털 위상 주파수 검출기에 포함되는 이득 조절부의 일 예를 나타내는 블록도이다.
도 14는 도 13의 이득 조절부의 구체적인 예를 나타내는 블록도이다.
도 15 및 도 16은 도 10의 디지털 위상 주파수 검출기의 동작을 나타내는 타이밍도들이다.
도 17은 도 10의 디지털 위상 주파수 검출기에 포함되는 이득 조절부의 다른 예를 나타내는 블록도이다.
도 18은 도 17의 이득 조절부에 포함되는 이득 동기화부의 일 예를 나타내는 블록도이다.
도 19는 도 10의 디지털 위상 주파수 검출기에서 발생되는 기준 신호들의 다른 예를 나타내는 도면이다.
도 20은 도 10의 디지털 위상 주파수 검출기에 포함되는 기준 신호 생성부의 다른 예를 나타내는 블록도이다.
도 21은 도 10의 디지털 위상 주파수 검출기에 포함되는 이득 조절부의 또 다른 예를 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 디지털 위상 주파수 검출 방법을 나타내는 순서도이다.
도 23은 본 발명의 또 다른 실시예에 따른 디지털 위상 주파수 검출기를 나타내는 블록도이다.
도 24는 도 23의 디지털 위상 주파수 검출기에 포함되는 이득 선택부의 일 예를 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 디지털 위상 주파수 검출 방법을 나타내는 순서도이다.
도 26은 본 발명의 일 실시예에 따른 디지털 위상 고정 루프를 나타내는 블록도이다.
도 27은 본 발명의 일 실시예에 따른 디지털 위상 고정 방법을 나타내는 순서도이다.
도 28은 본 발명의 다른 실시예에 따른 디지털 위상 고정 루프를 나타내는 블록도이다.
도 29는 본 발명의 다른 실시예에 따른 디지털 위상 고정 방법을 나타내는 순서도이다.
도 30은 본 발명의 또 다른 실시예에 따른 디지털 위상 고정 루프를 나타내는 블록도이다.
도 31은 본 발명의 실시예들에 따른 디지털 위상 고정 루프의 동작을 나타내는 그래프이다.
도 32는 본 발명의 실시예들에 따른 디지털 위상 고정 루프를 포함하는 집적 회로를 나타내는 블록도이다.
도 33은 본 발명의 실시예들에 따른 디지털 위상 고정 루프를 포함하는 송신기를 나타내는 블록도이다.
도 34는 본 발명의 실시예들에 따른 디지털 위상 고정 루프를 포함하는 메모리 장치를 나타내는 블록도이다.
도 35는 도 34의 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 디지털 위상 주파수 검출기(phase frequency detector; PFD)를 나타내는 블록도이다.
도 1을 참조하면, 디지털 위상 주파수 검출기(100)는 검출부(110), 위상 비교부(120) 및 리셋부(130)를 포함한다.
디지털 위상 주파수 검출기(100)는 디지털 위상 고정 루프(phase locked loop; PLL) 내에 포함되며, 상기 디지털 위상 고정 루프의 입력 신호와 출력 신호의 위상 및 주파수 차이를 검출함으로써, 상기 디지털 위상 고정 루프가 출력 신호의 위상 및 주파수를 조절하고 고정된 위상 및 주파수를 가지는 출력 신호를 발생하도록 한다.
검출부(110)는 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)의 에지를 검출하여 기준 에지 신호(RES) 및 피드백 에지 신호(FES)를 발생한다. 즉, 검출부(110)는 기준 신호(FREF)의 에지를 검출하여 기준 에지 신호(RES)를 발생하고, 피드백 입력 신호(FFEEDI)의 에지를 검출하여 피드백 에지 신호(FES)를 발생한다.
기준 신호(FREF)는 상기 디지털 위상 고정 루프의 입력 신호에 상응하고, 피드백 입력 신호(FFEEDI)는 상기 디지털 위상 고정 루프의 출력 신호에 상응할 수 있다. 예를 들어, 기준 신호(FREF)는 상기 디지털 위상 고정 루프의 입력 신호와 실질적으로 동일하거나 상기 디지털 위상 고정 루프의 입력 신호를 지연하여 발생될 수 있다. 피드백 입력 신호(FFEEDI)는 상기 디지털 위상 고정 루프의 출력 신호와 실질적으로 동일하거나 상기 디지털 위상 고정 루프의 출력 신호를 분주하여 발생될 수 있다. 기준 신호(FREF)는 크리스탈(crystal) 등을 이용하여 생성되어 고정된 주파수를 가지므로, 기준 신호(FREF)의 주파수는 피드백 입력 신호(FFEEDI)의 주파수에 대한 기준 주파수로서 사용된다.
일 실시예에서, 기준 에지 신호(RES)는 기준 신호(FREF)의 상승 에지 및 하강 에지 중 하나에 응답하여 활성화되고, 피드백 에지 신호(FES)는 피드백 입력 신호(FFEEDI)의 상승 에지 및 하강 에지 중 하나에 응답하여 활성화될 수 있다. 예를 들어, 기준 에지 신호(RES)가 기준 신호(FREF)의 상승 에지에 응답하여 활성화되는 경우에, 피드백 에지 신호(FES)는 피드백 입력 신호(FFEEDI)의 상승 에지에 응답하여 활성화될 수 있다. 또한 기준 에지 신호(RES) 및 피드백 에지 신호(FES)는 리셋 신호(RST)에 응답하여 비활성화될 수 있다.
여기서, "활성화"는 각 신호들이 제1 논리 레벨에서 제2 논리 레벨로 천이되는 것을 나타내며, "비활성화"는 각 신호들이 상기 제2 논리 레벨에서 상기 제1 논리 레벨로 천이되는 것을 나타낸다. 예를 들어, 상기 제1 논리 레벨은 논리 로우 레벨이고 상기 제2 논리 레벨은 논리 하이 레벨일 수 있다.
위상 비교부(120)는 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 기초하여 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)를 발생한다. 예를 들어, 위상 비교부(120)는 피드백 에지 신호(FES)를 기초로 기준 에지 신호(RES)를 동기화하여 제1 위상 비교 신호(PCS1)를 발생하고 기준 에지 신호(RES)를 기초로 피드백 에지 신호(FES)를 동기화하여 제2 위상 비교 신호(PCS2)를 발생할 수 있다. 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)는 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 및 주파수의 차이를 나타낼 수 있다. 예를 들어, 제1 위상 비교 신호(PCS1)는 피드백 입력 신호(FFEEDI)의 위상이 기준 신호(FREF)의 위상보다 늦는지(lag) 여부를 나타내고, 제2 위상 비교 신호(PCS2)는 피드백 입력 신호(FFEEDI)의 위상이 기준 신호(FREF)의 위상보다 앞서는지(lead) 여부를 나타낼 수 있다.
제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)는 서로 상보적으로 활성화될 수 있다. 즉, 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)는 서로 상보적인 논리 레벨을 가질 수 있다. 예를 들어, 제1 위상 비교 신호(PCS1)는 피드백 입력 신호(FFEEDI)의 위상이 기준 신호(FREF)의 위상보다 늦는 경우에 활성화되고, 제2 위상 비교 신호(PCS2)는 피드백 입력 신호(FFEEDI)의 위상이 기준 신호(FREF)의 위상보다 앞서는 경우에 활성화될 수 있다. 본 발명의 일 실시예에 따른 디지털 위상 주파수 검출기(100)는 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 및 주파수 차이를 검출하여 바이너리 코드(binary code)로 출력하는 뱅뱅 디지털 위상 주파수 검출기의 형태로 구현될 수 있다.
도 2는 도 1의 디지털 위상 주파수 검출기에 포함되는 위상 비교부의 일 예를 나타내는 블록도이다.
도 2를 참조하면, 위상 비교부(120)는 제1 플립플롭(122), 제2 플립플롭(124) 및 래치 블록(126)을 포함한다.
제1 플립플롭(122)은 기준 에지 신호(RES)를 수신하는 데이터 입력단 및 피드백 에지 신호(FES)를 수신하는 클럭 입력단을 구비하고, 제1 비교 신호(CS1)를 출력한다. 제1 비교 신호(CS1)는 피드백 에지 신호(FES)가 활성화되는 시점에 기준 에지 신호(RES)의 논리 레벨에 상응하도록 동기화될 수 있다. 즉, 제1 플립플롭(122)은 피드백 에지 신호(FES)가 활성화되는 시점에 기준 에지 신호(RES)의 논리 레벨을 샘플링하여 제1 비교 신호(CS1)의 논리 레벨을 결정할 수 있다.
제2 플립플롭(124)은 피드백 에지 신호(FES)를 수신하는 데이터 입력단 및 기준 에지 신호(RES)를 수신하는 클럭 입력단을 구비하고, 제2 비교 신호(CS2)를 출력한다. 제2 비교 신호(CS2)는 기준 에지 신호(RES)가 활성화되는 시점에 피드백 에지 신호(FES)의 논리 레벨에 상응하도록 동기화될 수 있다. 즉, 제2 플립플롭(124)은 기준 에지 신호(RES)가 활성화되는 시점에 피드백 에지 신호(FES)의 논리 레벨을 샘플링하여 제2 비교 신호(CS2)의 논리 레벨을 결정할 수 있다.
제1 플립플롭(122) 및 제2 플립플롭(124)의 리셋 입력단들은 검출 인에이블 신호(PDEN)를 수신할 수 있다. 검출 인에이블 신호(PDEN)는 디지털 위상 주파수 검출기(100)가 위상 및 주파수 검출 동작을 수행하는 동안에 활성화되고, 상기 위상 및 주파수 검출 동작이 종료되어 디지털 위상 고정 루프의 출력 신호의 위상 및 주파수가 고정(lock)된 경우에 비활성화될 수 있다.
래치 블록(126)은 제1 비교 신호(CS1) 및 제2 비교 신호(CS2)를 래치하여 서로 상보적인 논리 레벨을 가지는 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)를 발생한다. 래치 블록(126)은 SR 래치의 형태로 구현될 수 있으며, 제1 NAND 게이트(126a) 및 제2 NAND 게이트(126b)를 포함할 수 있다. 제1 NAND 게이트(126a)는 제1 비교 신호(CS1)의 반전 신호 및 제2 위상 비교 신호(PCS2)에 대하여 NAND 연산을 수행하여 제1 위상 비교 신호(PCS1)를 발생할 수 있다. 제2 NAND 게이트(126b)는 제2 비교 신호(CS2)의 반전 신호 및 제1 위상 비교 신호(PCS1)에 대하여 NAND 연산을 수행하여 제2 위상 비교 신호(PCS2)를 발생할 수 있다.
일 실시예에서, 제1 비교 신호(CS1) 및 제2 비교 신호(CS2) 중 하나만 활성화된 경우에, 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)는 제1 비교 신호(CS1) 및 제2 비교 신호(CS2)에 각각 상응하는 논리 레벨을 가질 수 있다. 즉, 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2) 각각은 제1 비교 신호(CS1) 및 제2 비교 신호(CS2)와 실질적으로 동일할 수 있으며, 제1 위상 비교 신호(PCS1)는 피드백 에지 신호(FES)가 활성화되는 시점에 기준 에지 신호(RES)의 논리 레벨에 상응하도록 동기화되고, 제2 위상 비교 신호(PCS2)는 기준 에지 신호(RES)가 활성화되는 시점에 피드백 에지 신호(FES)의 논리 레벨에 상응하도록 동기화될 수 있다. 다시 말하면, 위상 비교부(120)는 피드백 에지 신호(FES)가 활성화되는 시점에 기준 에지 신호(RES)의 논리 레벨을 샘플링하여 제1 위상 비교 신호(PCS1)의 논리 레벨을 결정하고, 기준 에지 신호(RES)가 활성화되는 시점에 피드백 에지 신호(FES)의 논리 레벨을 샘플링하여 제2 위상 비교 신호(PCS2)의 논리 레벨을 결정할 수 있다.
다른 실시예에서, 제1 비교 신호(CS1) 및 제2 비교 신호(CS2)가 모두 비활성화된 경우에, 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)는 이전 주기의 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)에 각각 상응하는 논리 레벨을 가질 수 있다.
다시 도 1을 참조하면, 리셋부(130)는 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 기초하여 검출부(110)를 초기화시키는 리셋 신호(RST)를 발생한다. 일 실시예에서, 리셋 신호(RST)는 기준 에지 신호(RES) 및 피드백 에지 신호(FES)가 모두 활성화된 경우에 활성화될 수 있다. 이 경우 리셋 신호(RST)는 일정한 지연 시간이 경과한 이후에 활성화될 수 있다. 즉, 리셋부(130)는 비동기적(asynchronous)으로 동작할 수 있다. 리셋 신호(RST)가 활성화된 경우에, 검출부(110)는 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)의 다음 주기의 에지들을 검출할 수 있도록 기준 에지 신호(RES) 및 피드백 에지 신호(FES)를 비활성화시킬 수 있다. 상기와 같은 리셋부(130)의 비동기적인 동작을 통하여, 디지털 위상 주파수 검출기(100)는 위상 검출 동작 시에 실질적으로 무한한 동작 범위(infinite dynamic range)를 가질 수 있으며 동시에 주파수 검출 동작도 수행할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 디지털 위상 주파수 검출기(100)는 데이터 입력단과 클럭 입력단에 기준 에지 신호(RES) 및 피드백 입력 신호(FES)가 서로 바뀌어 입력되는 제1 및 제2 플립플롭들(122, 124)을 구비하는 위상 비교부(120)를 포함하여 구현된다. 즉, 본 발명의 일 실시예에 따른 디지털 위상 주파수 검출기(100)는 피드백 에지 신호(FES)를 기초로 기준 에지 신호(RES)를 동기화하여 제1 위상 비교 신호(PCS1)를 발생하고 기준 에지 신호(RES)를 기초로 피드백 에지 신호(FES)를 동기화하여 제2 위상 비교 신호(PCS2)를 발생함으로써, 간단한 구조로 구현될 수 있고 향상된 동작 속도를 가지며, 기준 신호(FREF)와 피드백 입력 신호(FFEEDI) 사이의 위상 및 주파수 차이를 정밀하게 검출할 수 있다.
한편, 기준 신호의 위상과 피드백 입력 신호의 위상이 매우 근접한 경우에, 종래의 디지털 위상 주파수 검출기는 상기 기준 신호와 상기 피드백 입력 신호의 위상 차이를 검출하지 못할 수 있다. 즉, 종래의 디지털 위상 주파수 검출기에서, 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)가 모두 비활성화되는 준안정 상태(metastable state)가 발생할 수 있다. 본 발명의 일 실시예에 따른 디지털 위상 주파수 검출기(100)는, 래치 블록(126)을 구비하는 위상 비교부(120)를 포함하여, 기준 신호(FREF)의 위상과 피드백 입력 신호(FFEEDI)의 위상이 매우 근접한 경우에도 서로 상보적인 논리 레벨을 각각 가지는 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)를 발생함으로써, 위상 및 주파수 검출 동작의 정확도 및 안정도를 향상시킬 수 있다.
도 3은 도 1의 디지털 위상 주파수 검출기에 포함되는 검출부의 일 예를 나타내는 블록도이다.
도 3을 참조하면, 검출부(110)는 제3 플립플롭(112) 및 제4 플립플롭(114)을 포함할 수 있다.
제3 플립플롭(112)은 기준 신호(FREF)의 상승 에지 및 하강 에지 중 하나에 응답하여 활성화되고 리셋 신호(RST)에 응답하여 비활성화되는 기준 에지 신호(RES)를 발생할 수 있다. 제4 플립플롭(114)은 피드백 입력 신호(FFEEDI)의 상승 에지 및 하강 에지 중 하나에 응답하여 활성화되고 리셋 신호(RST)에 응답하여 비활성화되는 피드백 에지 신호(FES)를 발생할 수 있다. 제3 플립플롭(112) 및 제4 플립플롭(114)은 디플립플롭일 수 있다.
일 실시예에서, 제3 플립플롭(112) 및 제4 플립플롭(114)의 데이터 입력단은 논리 하이 레벨을 가지도록 전원 전압과 각각 연결될 수 있다. 다른 실시예에서, 제3 및 제4 플립플롭들(112, 114)의 데이터 입력단들은 논리 로우 레벨을 가지도록 접지 전압과 각각 연결될 수 있다. 도시하지는 않았지만, 제3 및 제4 플립플롭들(112, 114)의 데이터 입력단들이 접지 전압과 연결되는 경우에, 제3 및 제4 플립플롭들(112, 114)의 데이터 출력단들에는 인버터가 각각 연결될 수 있다.
제3 및 제4 플립플롭들(112, 114)의 클럭 입력단들은 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)를 각각 수신할 수 있다. 제3 및 제4 플립플롭들(112, 114)의 리셋 입력단들은 리셋 신호(RST)를 각각 수신할 수 있다. 제3 및 제4 플립플롭들(112, 114)의 출력단들은 기준 에지 신호(RES) 및 피드백 에지 신호(FES)를 각각 출력할 수 있다. 한편 도시하지는 않았지만, 제3 및 제4 플립플롭들(112, 114)은 기준 에지 신호(RES)의 반전 신호 및 피드백 에지 신호(FES)의 반전 신호를 각각 출력하는 반전 출력단을 각각 더 포함할 수 있다.
도 4는 도 1의 디지털 위상 주파수 검출기에 포함되는 리셋부의 일 예를 나타내는 블록도이다.
도 4를 참조하면, 리셋부(130)는 적어도 하나의 논리 소자를 포함할 수 있으며, 상기 적어도 하나의 논리 소자는 NAND 게이트들(132, 136) 및 인버터들(134a, 134b, 138)을 포함할 수 있다.
적어도 하나의 논리 소자(132, 134a, 134b, 136, 138)는 기준 에지 신호(RES), 피드백 에지 신호(FES) 및 검출 인에이블 신호(PDEN)에 대하여 논리 연산을 수행하여 리셋 신호(RST)를 발생할 수 있다. 제1 NAND 게이트(132)는 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 대하여 NAND 연산을 수행할 수 있다. 제1 인버터(134a) 및 제2 인버터(134b)는 입력과 출력이 상호 접속되며, 상기 제1 NAND 게이트(132)의 출력 신호를 연산하여 내부 신호(IS)를 출력할 수 있다. 제2 NAND 게이트(136)는 내부 신호(IS) 및 검출 인에이블 신호(PDEN)에 대하여 NAND 연산을 수행할 수 있다. 제3 인버터(138)는 상기 제2 NAND 게이트(138)의 출력 신호를 반전하여 리셋 신호(RST)를 출력할 수 있다.
도 5 및 도 6은 도 1의 디지털 위상 주파수 검출기의 동작을 나타내는 타이밍도들이다.
도 5는 피드백 입력 신호(FFEEDI)의 위상이 기준 신호(FREF)의 위상보다 늦는 경우에 디지털 위상 주파수 검출기(100)의 동작을 나타내며, 도 6은 피드백 입력 신호(FFEEDI)의 위상이 기준 신호(FREF)의 위상보다 앞서는 경우에 디지털 위상 주파수 검출기(100)의 동작을 나타낸다. 도 5 및 도 6에서, 디지털 위상 주파수 검출기(100)는 신호들(FREF, FFEEDI, RES, FES, RST)의 상승 에지에 응답하여 동작하며, 신호들(RES, FES, RST, PCS1, PCS2)은 논리 로우 레벨에서 논리 하이 레벨로 천이됨에 따라 활성화되는 것으로 도시된다. 한편, 제1 및 제2 비교 신호들(CS1, CS2)은 제1 및 제2 위상 비교 신호들(PCS1, PCS2)과 각각 실질적으로 동일한 논리 레벨을 가지므로 상세한 설명은 생략하도록 한다.
이하에서는 도 5 및 도 6을 참조하여 본 발명의 일 실시예에 따른 디지털 위상 주파수 검출기(100)의 동작을 상세하게 설명한다.
도 1 및 도 5를 참조하면, 시간 t1에서, 기준 신호(FREF)의 논리 레벨이 논리 로우 레벨에서 논리 하이 레벨로 천이된다. 검출부(110)는 기준 신호(FREF)의 상승 에지에 응답하여 기준 에지 신호(RES)를 활성화시킨다. 시간 t2에서, 피드백 입력 신호(FFEEDI)의 논리 레벨이 논리 로우 레벨에서 논리 하이 레벨로 천이된다. 검출부(110)는 피드백 입력 신호(FFEEDI)의 상승 에지에 응답하여 피드백 에지 신호(FES)를 활성화시킨다.
시간 t1에서, 위상 비교부(120)는 기준 에지 신호(RES)의 상승 에지에 응답하여 피드백 에지 신호(FES)의 논리 레벨에 상응하도록 제2 위상 검출 신호(PCS2)의 논리 레벨을 결정한다. 피드백 에지 신호(FES)의 논리 레벨은 논리 로우 레벨이므로, 제2 위상 검출 신호(PCS2)는 논리 로우 레벨을 유지한다. 시간 t2에서, 위상 비교부(120)는 피드백 에지 신호(FES)의 상승 에지에 응답하여 기준 에지 신호(RES)의 논리 레벨에 상응하도록 제1 위상 검출 신호(PCS1)의 논리 레벨을 결정한다. 기준 에지 신호(RES)의 논리 레벨은 논리 하이 레벨이므로, 제1 위상 검출 신호(PCS1)는 논리 로우 레벨에서 논리 하이 레벨로 천이한다. 즉, 제1 위상 검출 신호(PCS1)는 논리 하이 레벨을 가지고 제2 위상 검출 신호(PCS2)는 논리 로우 레벨을 가짐으로써, 피드백 입력 신호(FFEEDI)의 위상이 기준 신호(FREF)의 위상보다 늦음을 나타낸다.
한편, 리셋부(130)는 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 응답하여 비동기적으로 리셋 신호(RST)를 활성화시킨다. 즉, 리셋부(130)는 기준 에지 신호(RES) 및 피드백 에지 신호(FES)가 모두 활성화된 시간 t2로부터 일정한 지연 시간이 경과한 시간 t3에서 리셋 신호(RST)를 활성화시킨다. 리셋 신호(RST)가 활성화됨에 따라, 검출부(110)는 기준 에지 신호(RES) 및 피드백 에지 신호(FES)를 비활성화시킨다. 기준 에지 신호(RES) 및 피드백 에지 신호(FES)가 비활성화된 시간 t3으로부터 상기 일정한 지연 시간이 경과한 시간 t4에서, 리셋부(130)는 리셋 신호(RST)를 비활성화시킨다.
도 1 및 도 6을 참조하면, 시간 t5에서, 피드백 입력 신호(FFEEDI)의 논리 레벨이 논리 로우 레벨에서 논리 하이 레벨로 천이되며, 피드백 에지 신호(FES)는 피드백 입력 신호(FFEEDI)의 상승 에지에 응답하여 활성화된다. 시간 t6에서, 기준 신호(FREF)의 논리 레벨이 논리 로우 레벨에서 논리 하이 레벨로 천이되며, 기준 에지 신호(RES)는 기준 신호(FREF)의 상승 에지에 응답하여 활성화된다.
시간 t5에서, 피드백 에지 신호(FES)의 상승 에지에 응답하여 기준 에지 신호(RES)의 논리 레벨에 상응하도록 제1 위상 검출 신호(PCS1)의 논리 레벨이 결정된다. 기준 에지 신호(RES)의 논리 레벨은 논리 로우 레벨이므로, 제1 위상 검출 신호(PCS1)는 논리 로우 레벨을 유지한다. 시간 t6에서, 기준 에지 신호(RES)의 상승 에지에 응답하여 피드백 에지 신호(FES)의 논리 레벨에 상응하도록 제2 위상 검출 신호(PCS2)의 논리 레벨이 결정된다. 피드백 에지 신호(FES)의 논리 레벨은 논리 하이 레벨이므로, 제2 위상 검출 신호(PCS2)는 논리 로우 레벨에서 논리 하이 레벨로 천이한다. 즉, 제2 위상 검출 신호(PCS2)는 논리 하이 레벨을 가지고 제1 위상 검출 신호(PCS1)는 논리 로우 레벨을 가짐으로써, 피드백 입력 신호(FFEEDI)의 위상이 기준 신호(FREF)의 위상보다 앞섬을 나타낸다.
한편, 기준 에지 신호(RES) 및 피드백 에지 신호(FES)가 모두 활성화된 시간 t6으로부터 일정한 지연 시간이 경과한 시간 t7에서 리셋 신호(RST)가 활성화된다. 리셋 신호(RST)가 활성화됨에 따라, 기준 에지 신호(RES) 및 피드백 에지 신호(FES)가 비활성화된다. 기준 에지 신호(RES) 및 피드백 에지 신호(FES)가 비활성화된 시간 t7로부터 상기 일정한 지연 시간이 경과한 시간 t8에서, 리셋 신호(RST)가 비활성화된다.
도 7은 본 발명의 다른 실시예에 따른 디지털 위상 주파수 검출기를 나타내는 블록도이다.
도 7을 참조하면, 디지털 위상 주파수 검출기(200)는 검출부(210), 위상 비교부(220) 및 리셋부(230)를 포함하며, 동기화부(240)를 더 포함할 수 있다.
동기화부(240)를 더 포함하는 것을 제외하면, 도 7의 디지털 위상 주파수 검출기(200)는 도 1의 디지털 위상 주파수 검출기(100)와 실질적으로 동일한 구성을 가질 수 있다. 즉, 검출부(210), 위상 비교부(220) 및 리셋부(230)는 도 1의 검출부(110), 위상 비교부(120) 및 리셋부(130)와 각각 동일한 구성을 가질 수 있으며, 그에 대한 중복되는 설명은 생략하도록 한다.
동기화부(240)는 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI) 중 하나를 기초로 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)를 동기화하여 제1 위상 비교 출력 신호(OPCS1) 및 제2 위상 비교 출력 신호(OPCS2)를 발생할 수 있다. 즉, 제1 위상 비교 출력 신호(OPCS1) 및 제2 위상 비교 출력 신호(OPCS2)는 일정한 주기를 각각 가질 수 있다. 제1 위상 비교 출력 신호(OPCS1)는 제1 위상 비교 신호(PCS1)에 상응하고, 제2 위상 비교 출력 신호(OPCS2)는 제2 위상 비교 신호(PCS2)에 상응할 수 있다.
도 5 및 도 6을 참조하여 설명된 것처럼, 제1 위상 비교 신호(PCS1)의 논리 레벨이 결정되는 시점과 제2 위상 비교 신호(PCS2)의 논리 레벨이 결정되는 시점이 상이할 수 있다. 즉, 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)는 서로 동기화되지 않을 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예에 따른 디지털 위상 주파수 검출기(200)는, 피드백 입력 신호(FFEEDI) 또는 기준 신호(FREF)의 에지에 동기하여 일정한 주기를 각각 가지는 제1 위상 비교 출력 신호(OPCS1) 및 제2 위상 비교 출력 신호(OPCS2)를 발생함으로써, 위상 및 주파수 검출 동작의 정확도 및 안정도를 향상시킬 수 있다.
도 8은 도 7의 디지털 위상 주파수 검출기에 포함되는 동기화부의 일 예를 나타내는 블록도이다.
도 8을 참조하면, 동기화부(240)는 제3 플립플롭(242) 및 제4 플립플롭(244)을 포함할 수 있다.
상술한 바와 같이, 동기화부(240)는 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI) 중 하나를 기초로 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)를 각각 동기화하여 제1 위상 비교 출력 신호(OPCS1) 및 제2 위상 비교 출력 신호(OPCS2)를 발생할 수 있다. 제1 위상 비교 출력 신호(OPCS1) 및 제2 위상 비교 출력 신호(OPCS2)는 기준 신호(FREF)의 상승 및 하강 에지, 피드백 입력 신호(FFEEDI)의 상승 및 하강 에지 중 하나에 동기화될 수 있다. 도 8에서는 동기화부(240)가 피드백 입력 신호(FFEEDI)에 기초하여 동기화 동작을 수행하는 것으로 도시된다.
제3 플립플롭(242)은 피드백 입력 신호(FFEEDI)를 기초로 제1 위상 비교 신호(PCS1)를 동기화하여 제1 위상 비교 출력 신호(OPCS1)를 발생하며, 제4 플립플롭(244)은 피드백 입력 신호(FFEEDI)를 기초로 제2 위상 비교 신호(PCS2)를 동기화하여 제2 위상 비교 출력 신호(OPCS2)를 발생할 수 있다. 제3 플립플롭(242) 및 제4 플립플롭(244)의 리셋 입력단들은 검출 인에이블 신호(PDEN)를 수신할 수 있다. 한편 도시하지는 않았지만, 제3 및 제4 플립플롭들(242, 244)의 클럭 입력단들은 피드백 입력 신호(FFEEDI)를 대신하여 기준 신호(FREF)를 수신할 수 있으며, 제3 및 제4 플립플롭들(242, 244)은 기준 신호(FREF)에 동기화된 제1 및 제2 위상 비교 출력 신호들(OPCS1, OPCS2)을 출력할 수 있다.
도 9는 본 발명의 실시예들에 따른 디지털 위상 주파수 검출 방법을 나타내는 순서도이다.
도 1, 도 7 및 도 9를 참조하면, 본 발명의 실시예들에 따른 디지털 위상 주파수 검출 방법에서는, 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)의 에지를 각각 검출하여 기준 에지 신호(RES) 및 피드백 에지 신호(FES)를 발생한다(단계 S110). 예를 들어, 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)의 상승 에지 및 하강 에지 중 하나를 각각 검출할 수 있다.
피드백 에지 신호(FES)를 기초로 기준 에지 신호(RES)를 동기화하여 제1 위상 비교 신호(PCS1)를 발생하고 기준 에지 신호(RES)를 기초로 피드백 에지 신호(FES)를 동기화하여 제2 위상 비교 신호(PCS2)를 발생한다(단계 S120). 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)는 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이를 나타낼 수 있으며, 서로 상보적으로 활성화될 수 있다.
일 실시예에서, 상기 디지털 위상 주파수 검출 방법은 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 기초하여 리셋 신호(RST)를 발생하는 단계를 더 포함할 수 있다. 다른 실시예에서, 상기 디지털 위상 주파수 검출 방법은 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)에 기초하여 서로 상보적인 논리 레벨을 가지고 일정한 주기를 각각 가지는 제1 위상 비교 출력 신호(OPCS1) 및 제2 위상 비교 출력 신호(OPCS2)를 발생하는 단계를 더 포함할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 디지털 위상 주파수 검출 방법에서는 기준 에지 신호(RES) 및 피드백 에지 신호(FES)를 상호 동기화하여 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)를 발생함으로써, 상기 디지털 위상 주파수 검출 방법을 이용하는 디지털 위상 주파수 검출기들(100, 200)을 소형화, 고속화 및 고성능화시킬 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 디지털 위상 주파수 검출기를 나타내는 블록도이다.
도 10을 참조하면, 디지털 위상 주파수 검출기(300)는 기준 신호 생성부(360), 위상 비교 신호 생성부(301) 및 이득 조절부(350)를 포함한다.
기준 신호 생성부(360)는 입력 신호(FIN)에 기초하여 리드 기준 신호(EFREF), 기준 신호(FREF) 및 래그 기준 신호(LFREF)를 발생한다.
도 11은 도 10의 디지털 위상 주파수 검출기에서 발생되는 기준 신호들의 일 예를 나타내는 도면이다.
도 11을 참조하면, 리드 기준 신호(EFREF)는 기준 신호(FREF)와 동일한 파형을 가지며 기준 신호(FREF)보다 △P의 위상차만큼 앞서는 위상을 가질 수 있다. 래그 기준 신호(LFREF)는 기준 신호(FREF)와 동일한 파형을 가지며 기준 신호(FREF)보다 △P의 위상차만큼 늦는 위상을 가질 수 있다. 예를 들어, △P는 약 0도 내지 180도 사이의 값을 가질 수 있다.
일 실시예에서, 기준 신호 생성부(360)는 입력 신호(FIN)보다 지연되거나 입력 신호(FIN)와 실질적으로 동일한 위상을 가지는 리드 기준 신호(EFREF)를 발생하고, 리드 기준 신호(EFREF)를 △P만큼 지연하여 기준 신호(FREF)를 발생하며, 기준 신호(FREF)를 △P만큼 지연하여 래그 기준 신호(LFREF)를 발생할 수 있다.
한편, 도 11에서 UG는 단위 이득을 나타내며, HG는 단위 이득보다 큰 조정 이득을 나타낸다. 후술하는 바와 같이, 디지털 위상 주파수 검출기(300)를 포함하는 디지털 위상 고정 루프에서는 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이에 따라 피드백 입력 신호(FFEEDI)의 위상을 단위 이득(UG) 또는 조정 이득(HG)만큼 이동시켜 기준 신호(FREF)와 출력 신호의 주파수 차이 및/또는 위상 차이를 보상할 수 있다. 예를 들어, 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이가 미리 정해진 위상차(△P)보다 작은 경우, 즉 피드백 입력 신호(FFEEDI)의 에지가 구간 B에 포함되는 경우에, 상기 디지털 위상 고정 루프는 피드백 입력 신호(FFEEDI)의 위상을 단위 이득(UG)만큼 이동시킬 수 있다. 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이가 미리 정해진 위상차(△P)보다 큰 경우, 즉 피드백 입력 신호(FFEEDI)의 에지가 구간 A 또는 구간 C에 포함되는 경우에, 상기 디지털 위상 고정 루프는 피드백 입력 신호(FFEEDI)의 위상을 조정 이득(HG)만큼 이동시킬 수 있다.
다시 도 10을 참조하면, 위상 비교 신호 생성부(301)는 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)에 기초하여 기준 에지 신호(RES) 및 피드백 에지 신호(FES)를 발생하고, 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이를 나타내는 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)를 발생한다. 기준 에지 신호(RES)는 기준 신호(FREF)의 에지를 검출한 경우에 활성화되고, 피드백 에지 신호(FES)는 피드백 입력 신호(FFEEDI)의 에지를 검출한 경우에 활성화될 수 있다. 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)는 서로 상보적으로 활성화될 수 있으며, 제1 위상 비교 신호(PCS1)는 피드백 입력 신호(FFEEDI)의 위상이 기준 신호(FREF)의 위상보다 늦는 경우에 활성화되고, 제2 위상 비교 신호(PCS2)는 피드백 입력 신호(FFEEDI)의 위상이 기준 신호(FREF)의 위상보다 앞서는 경우에 활성화될 수 있다.
일 실시예에서, 위상 비교 신호 생성부(301)는 도 1의 디지털 위상 주파수 검출기(100)와 실질적으로 동일한 구성을 가질 수 있다. 즉, 검출부(310), 위상 비교부(320) 및 리셋부(330)는 도 1의 검출부(110), 위상 비교부(120) 및 리셋부(130)와 각각 동일한 구성을 가질 수 있으며, 그에 대한 중복되는 설명은 생략하도록 한다. 한편, 도시하지는 않았지만, 위상 비교 신호 생성부(301)는 도 7 및 도 8을 참조하여 상술한 것과 같은 동기화부(240)를 더 포함할 수 있다.
이득 조절부(350)는 리드 기준 신호(EFREF), 래그 기준 신호(LFREF), 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 기초하여 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이가 미리 정해진 위상차보다 큰지 여부를 나타내는 고이득 신호(HGS)를 발생할 수 있다. 즉, 고이득 신호(HGS)는 피드백 입력 신호(FFEEDI)가 단위 이득(도 11의 UG)을 기초로 보정되는지 또는 상기 단위 이득보다 큰 조정 이득(도 11의 HG)을 기초로 보정되는지 여부를 나타낼 수 있다.
일 실시예에서, 고이득 신호(HGS)는 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이가 상기 미리 정해진 위상차보다 큰 경우에 활성화될 수 있다. 예를 들어, 고이득 신호(HGS)는 피드백 입력 신호(FFEEDI)의 위상이 리드 기준 신호(EFREF)의 위상보다 앞서거나(즉, 피드백 입력 신호(FFEEDI)의 에지가 도 11의 구간 A에 포함되는 경우), 피드백 입력 신호(FFEEDI)의 위상이 래그 기준 신호(LFREF)의 위상보다 늦는 경우(즉, 피드백 입력 신호(FFEEDI)의 에지가 도 11의 구간 C에 포함되는 경우)에 활성화될 수 있다.
일 실시예에서, 위상 비교 신호 생성부(301)는 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 기초하여 리셋 신호(RST)를 발생할 수 있으며, 이득 조절부(350)는 리셋 신호(RST)를 더 수신할 수 있다.
일 실시예에서, 리드 기준 신호(EFREF)는 기준 신호(FREF)보다 순차적으로 앞서는 위상을 각각 가지는 복수의 리드 기준 신호들을 포함하고, 래그 기준 신호(LFREF)는 기준 신호(FREF)보다 순차적으로 늦은 위상을 각각 가지는 복수의 래그 기준 신호들을 포함할 수 있다. 이 경우, 이득 조절부(350)는 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이를 보다 세부적으로 나타낼 수 있는 복수의 고이득 신호들을 생성할 수 있다. 상기 복수의 리드 기준 신호들, 복수의 래그 기준 신호들 및 이에 상응하는 디지털 위상 주파수 검출기의 구성에 대해서는 도 21 내지 도 23을 참조하여 후술된다.
종래의 디지털 위상 고정 루프에서는 입력 신호와 출력 신호의 주파수 차이 및 위상 차이를 보정하는데 있어서 일정한 피드백 이득을 적용하였다. 따라서 입력 신호와 출력 신호의 주파수 차이 또는 위상 차이가 큰 경우에, 출력 신호의 위상 및 주파수를 고정하는데 소요되는 출력 신호의 고정 시간(lock time)이 증가하는 문제가 있었다.
상술한 바와 같이, 본 발명의 또 다른 실시예에 따른 디지털 위상 주파수 검출기(300)는 리드 기준 신호(EFREF), 래그 기준 신호(LFREF), 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 기초하여 고이득 신호(HGS)를 더 발생하며, 고이득 신호(HGS)가 활성화된 경우에 디지털 위상 주파수 검출기(300)를 포함하는 디지털 위상 고정 루프의 피드백 이득을 효율적으로 조절할 수 있다. 따라서 디지털 위상 주파수 검출기(300)를 포함하는 디지털 위상 고정 루프의 출력 신호의 고정 시간(lock time)을 효과적으로 감소시킬 수 있다. 또한 디지털 위상 주파수 검출기(300)에 포함되는 이득 조절부(350)는 디지털 위상 고정 루프의 출력 신호의 위상 및 주파수가 고정된 이후의 정상 상태(steady state)에서는 동작을 수행하지 않으므로, 디지털 위상 고정 루프의 지터(jitter) 또는 위상 노이즈(phase noise)에는 영향을 미치지 않고 출력 신호의 고정 시간만을 감소시킬 수 있다.
도 12는 도 10의 디지털 위상 주파수 검출기에 포함되는 기준 신호 생성부의 일 예를 나타내는 블록도이다.
도 12를 참조하면, 기준 신호 생성부(360a)는 세 개의 딜레이 셀(DC)들을 포함할 수 있다. 상기 세 개의 딜레이 셀(DC)들은 직렬 연결되며, 입력 신호(FIN)를 순차적으로 지연하여 리드 기준 신호(EFREF), 기준 신호(FREF) 및 래그 기준 신호(LFREF)를 순차적으로 발생할 수 있다. 즉, 가장 전단의 딜레이 셀은 입력 신호(FIN)를 지연하여 리드 기준 신호(EFREF)를 발생하고, 제2단의 딜레이 셀은 리드 기준 신호(EFREF)를 지연하여 기준 신호(FREF)를 발생하며, 가장 후단의 딜레이 셀은 기준 신호(FREF)를 지연하여 래그 기준 신호(LFREF)를 발생할 수 있다.
도 13은 도 10의 디지털 위상 주파수 검출기에 포함되는 이득 조절부의 일 예를 나타내는 블록도이다.
도 13을 참조하면, 이득 조절부(350a)는 리드 검출부(352), 래그 검출부(354) 및 고이득 신호 생성부(356)를 포함할 수 있다.
리드 검출부(352)는 리드 기준 신호(EFREF), 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 기초하여 피드백 입력 신호(FFEEDI)가 리드 기준 신호(EFREF)보다 앞서는 위상을 가지는지 여부를 나타내는 하이 리드 신호(HLEAD)를 발생할 수 있다. 하이 리드 신호(HLEAD)는 피드백 입력 신호(FFEEDI)의 위상이 리드 기준 신호(EFREF)의 위상보다 앞서는 경우에 활성화될 수 있다.
래그 검출부(354)는 래그 기준 신호(LFREF), 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 기초하여 피드백 입력 신호(FFEEDI)가 래그 기준 신호(LFREF)보다 늦는 위상을 가지는지 여부를 나타내는 하이 래그 신호(HLAG)를 발생할 수 있다. 하이 래그 신호(HLAG)는 피드백 입력 신호(FFEEDI)의 위상이 래그 기준 신호(LFREF)의 위상보다 늦는 경우에 활성화될 수 있다. 리드 검출부(352) 및 래그 검출부(354)는 리셋 신호(RST)를 더 수신할 수 있다.
고이득 신호 생성부(356)는 하이 리드 신호(HLEAD) 및 하이 래그 신호(HLAG)에 기초하여 고이득 신호(HGS)를 발생할 수 있다. 일 실시예에서, 고이득 신호 생성부(356)는 하이 리드 신호(HLEAD) 및 하이 래그 신호(HLAG)에 대하여 논리 연산을 수행하는 적어도 하나의 논리 소자를 포함하여 구현될 수 있다.
도 14는 도 13의 이득 조절부의 구체적인 예를 나타내는 블록도이다.
도 14를 참조하면, 이득 조절부(350a)는 리드 검출부(352), 래그 검출부(354) 및 고이득 신호 생성부(356)를 포함하며, 리드 검출부(352)는 리드 검출 블록(3521), 논리 연산 블록(3522) 및 리드 출력 블록(3523)을 포함할 수 있다.
리드 검출 블록(3521)은 리드 기준 신호(EFREF)의 에지를 검출하여 리드 에지 신호(EES)를 발생할 수 있다. 리드 에지 신호(EES)는 리드 기준 신호(EFREF)의 상승 에지 및 하강 에지 중 하나에 응답하여 활성화될 수 있고, 리셋 신호(RST)에 응답하여 비활성화될 수 있다.
리드 검출 블록(3521)은 제1 플립플롭(FFLE1)을 포함하여 구현될 수 있다. 제1 플립플롭(FFLE1)은 디플립플롭일 수 있으며, 전원 전압이 인가되는 데이터 입력단, 리드 기준 신호(EFREF)가 인가되는 클럭 입력단, 리셋 신호(RST)가 인가되는 리셋 입력단, 리드 에지 신호(EES)가 출력되는 출력단 및 리드 에지 신호(EES)의 반전 신호(EESb)가 출력되는 반전 출력단을 포함할 수 있다.
논리 연산 블록(3522)은 리드 에지 신호(EES), 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 대하여 논리 연산을 수행하여 리드 신호(VE)를 발생할 수 있다. 상기 논리 연산은 AND 연산일 수 있다. 즉, 논리 연산 블록(3522)은 AND 게이트(ANDLE)를 포함하여 구현될 수 있다.
일 실시예에서, 논리 연산 블록(3522)은 리드 에지 신호(EES)의 반전 신호(EESb), 기준 에지 신호(RES)의 반전 신호(RESb) 및 피드백 에지 신호(FES)에 대하여 AND 연산을 수행하여 리드 신호(VE)를 발생할 수 있다. 이 경우, 리드 신호(VE)는 피드백 에지 신호(FES)가 활성화되고 리드 에지 신호(EES) 및 기준 에지 신호(RES)가 비활성화된 경우에 활성화될 수 있다. 실시예에 따라서, 기준 에지 신호(RES)의 반전 신호(RESb)는 도 3의 검출부(110)에 포함된 제3 플립플롭(112)의 반전 출력단(미도시)에서 제공될 수도 있고, 제3 플립플롭(112)의 출력단의 기준 에지 신호(RES)를 반전하여 제공될 수도 있다.
리드 출력 블록(3523)은 리드 에지 신호(EES)를 기초로 리드 신호(VE)를 동기화하여 하이 리드 신호(HLEAD)를 발생할 수 있다. 하이 리드 신호(HLEAD)는 리드 에지 신호(EES)가 활성화되는 시점에 리드 신호(VE)의 논리 레벨에 상응하도록 동기화될 수 있다. 즉, 리드 출력 블록(3523)은 리드 에지 신호(EES)가 활성화되는 시점에 리드 신호(VE)의 논리 레벨을 샘플링하여 하이 리드 신호(HLEAD)의 논리 레벨을 결정할 수 있다.
리드 출력 블록(3523)은 제2 플립플롭(FFLE2)을 포함하여 구현될 수 있다. 제2 플립플롭(FFLE2)은 디플립플롭일 수 있으며, 리드 신호(VE)가 인가되는 데이터 입력단, 리드 에지 신호(EES)가 인가되는 클럭 입력단, 검출 인에이블 신호(PDEN)가 인가되는 리셋 입력단 및 하이 리드 신호(HLEAD)가 출력되는 출력단을 포함할 수 있다.
래그 검출부(354)는 래그 검출 블록(3541), 논리 연산 블록(3542) 및 래그 출력 블록(3543)을 포함할 수 있다. 래그 검출부(354)는 리드 검출부(352)와 유사한 구성을 가질 수 있다.
래그 검출 블록(3541)은 래그 기준 신호(LFREF)의 에지를 검출하여 래그 에지 신호(LES)를 발생할 수 있다. 래그 에지 신호(LES)는 래그 기준 신호(LFREF)의 상승 에지 및 하강 에지 중 하나에 응답하여 활성화될 수 있고, 리셋 신호(RST)에 응답하여 비활성화될 수 있다. 래그 검출 블록(3541)은 제1 플립플롭(FFLA1)을 포함하여 구현될 수 있다.
논리 연산 블록(3542)은 래그 에지 신호(LES), 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 대하여 논리 연산을 수행하여 래그 신호(VL)를 발생할 수 있다. 논리 연산 블록(3542)은 AND 게이트(ANDLA)를 포함하여 구현될 수 있으며, 래그 에지 신호(LES)의 반전 신호(LESb), 기준 에지 신호(RES) 및 피드백 에지 신호(FES)의 반전 신호(FESb)에 대하여 AND 연산을 수행하여 래그 신호(VL)를 발생할 수 있다. 이 경우, 래그 신호(VL)는 기준 에지 신호(RES)가 활성화되고 래그 에지 신호(LES) 및 피드백 에지 신호(FES)가 비활성화된 경우에 활성화될 수 있다. 실시예에 따라서, 피드백 에지 신호(FES)의 반전 신호(FESb)는 도 3의 검출부(110)에 포함된 제4 플립플롭(114)의 반전 출력단(미도시)에서 제공될 수도 있고, 제4 플립플롭(114)의 출력단의 피드백 에지 신호(FES)를 반전하여 제공될 수도 있다.
래그 출력 블록(3543)은 래그 에지 신호(LES)를 기초로 래그 신호(VL)를 동기화하여 하이 래그 신호(HLAG)를 발생할 수 있다. 래그 출력 블록(3543)은 제2 플립플롭(FFLA2)을 포함하여 구현될 수 있다.
고이득 신호 생성부(356)는 OR 게이트를 포함하여 구현될 수 있다. 상기 OR 게이트는 하이 리드 신호(HLEAD) 및 하이 래그 신호(HLAG)에 대하여 OR 연산을 수행하여 고이득 신호(HGS)를 발생할 수 있다. 상술한 바와 같이, 고이득 신호(HGS)는 하이 리드 신호(HLEAD) 및 하이 래그 신호(HLAG) 중 하나가 활성화된 경우에 활성화될 수 있다.
도 15 및 도 16은 도 10의 디지털 위상 주파수 검출기의 동작을 나타내는 타이밍도들이다.
도 15는 피드백 입력 신호(FFEEDI)의 위상이 래그 기준 신호(LFREF)의 위상보다 늦는 경우에 디지털 위상 주파수 검출기(300)의 동작을 나타내며, 도 16은 피드백 입력 신호(FFEEDI)의 위상이 리드 기준 신호(EFREF)의 위상보다 앞서는 경우에 디지털 위상 주파수 검출기(300)의 동작을 나타낸다. 도 15 및 도 16에서, 디지털 위상 주파수 검출기(300)는 신호들(FREF, LFREF, EFREF, FFEEDI, RES, FES, LES, EES, RST)의 상승 에지에 응답하여 동작하며, 신호들(RES, FES, LES, EES, RST, VL, VE, HLAG, HLEAD)은 논리 로우 레벨에서 논리 하이 레벨로 천이됨에 따라 활성화되는 것으로 도시된다.
이하에서는 도 15 및 도 16을 참조하여 본 발명의 또 다른 실시예에 따른 디지털 위상 주파수 검출기(300)의 동작을 상세하게 설명한다.
도 10, 도 14 및 도 15를 참조하면, 시간 ta에서, 기준 신호(FREF)의 논리 레벨이 논리 로우 레벨에서 논리 하이 레벨로 천이된다. 검출부(310)는 기준 신호(FREF)의 상승 에지에 응답하여 기준 에지 신호(RES)를 활성화시킨다. 시간 tb에서, 래그 기준 신호(LFREF)의 논리 레벨이 논리 로우 레벨에서 논리 하이 레벨로 천이된다. 래그 검출 블록(3541)은 래그 기준 신호(LFREF)의 상승 에지에 응답하여 래그 에지 신호(LES)를 활성화시킨다. 시간 tc에서, 피드백 입력 신호(FFEEDI)의 논리 레벨이 논리 로우 레벨에서 논리 하이 레벨로 천이된다. 검출부(310)는 피드백 입력 신호(FFEEDI)의 상승 에지에 응답하여 피드백 에지 신호(FES)를 활성화시킨다. 즉, 시간 ta, tb 및 tc에서 기준 신호(FREF), 래그 기준 신호(LFREF) 및 피드백 입력 신호(FFEEDI)의 제1 주기가 각각 시작된다.
시간 ta에서, 기준 에지 신호(RES)가 활성화되고 래그 에지 신호(LES) 및 피드백 에지 신호(FES)가 비활성화되므로, 논리 연산 블록(3542)은 래그 신호(VL)를 활성화시킨다. 시간 tb에서, 래그 에지 신호(LES)가 활성화되므로, 논리 연산 블록(3542)은 래그 신호(VL)를 비활성화시킨다. 또한 래그 출력 블록(3543)은 래그 에지 신호(LES)의 상승 에지에 응답하여 래그 신호(VL)의 논리 레벨에 상응하도록 하이 래그 신호(HLAG)의 논리 레벨을 결정한다. 래그 신호(VL)의 논리 레벨은 논리 하이 레벨이므로, 하이 래그 신호(HLAG)는 논리 로우 레벨에서 논리 하이 레벨로 천이한다. 즉, 피드백 입력 신호(FFEEDI)의 위상이 래그 기준 신호(LFREF)의 위상보다 늦음을 나타낸다.
한편, 리셋부(330)는 기준 에지 신호(RES) 및 피드백 에지 신호(FES)가 모두 활성화된 시간 tc로부터 일정한 지연 시간이 경과한 시간 td에서 리셋 신호(RST)를 활성화시킨다. 리셋 신호(RST)가 활성화됨에 따라, 검출부(310)는 기준 에지 신호(RES) 및 피드백 에지 신호(FES)를 비활성화시키고, 래그 검출 블록(3541)은 래그 에지 신호(LES)를 비활성화시킨다. 기준 에지 신호(RES) 및 피드백 에지 신호(FES)가 비활성화된 시간 td로부터 상기 일정한 지연 시간이 경과한 시간 te에서, 리셋부(330)는 리셋 신호(RST)를 비활성화시킨다.
시간 tf에서 기준 에지 신호(RES)가 활성화되고, 시간 tg에서 피드백 에지 신호(FES)가 활성화되며, 시간 ti에서 래그 에지 신호(LES)가 활성화된다. 즉, 시간 tf, tg 및 ti에서 기준 신호(FREF), 피드백 입력 신호(FFEEDI) 및 래그 기준 신호(LFREF)의 제2 주기가 각각 시작된다. 하이 래그 신호(HLAG)가 활성화됨에 따라 고이득 신호(HGS)가 활성화되었고, 도 27 내지 29를 참조하여 후술하는 바와 같이 고이득 신호(HGS)에 기초하여 피드백 입력 신호(FFEEDI)의 위상이 조정되었으므로, 디지털 위상 주파수 검출기(300)는 상기 제1 주기와는 다르게 동작할 수 있다.
시간 tf에서, 기준 에지 신호(RES)가 활성화되고 래그 에지 신호(LES) 및 피드백 에지 신호(FES)가 비활성화되므로, 래그 신호(VL)는 활성화된다. 시간 tg에서, 피드백 에지 신호(FES)가 활성화되므로, 래그 신호(VL)는 비활성화된다. 시간 tg로부터 상기 일정한 지연 시간이 경과한 시간 th에서, 리셋 신호(RST)가 활성화된다. 리셋 신호(RST)가 활성화됨에 따라, 기준 에지 신호(RES) 및 피드백 에지 신호(FES)는 비활성화되고 래그 에지 신호(LES)를 비활성화 상태를 유지한다. 시간 ti에서, 래그 신호(VL)의 논리 레벨은 논리 로우 레벨이므로, 하이 래그 신호(HLAG)는 래그 에지 신호(LES)의 상승 에지에 응답하여 논리 하이 레벨에서 논리 로우 레벨로 천이한다. 즉, 피드백 입력 신호(FFEEDI)의 위상이 래그 기준 신호(LFREF)의 위상보다 늦지 않음을 나타낸다. 시간 th로부터 상기 일정한 지연 시간이 경과한 시간 ti에서, 리셋 신호(RST)는 비활성화된다.
본 발명의 또 다른 실시예에 따른 디지털 위상 주파수 검출기(300)에서, 피드백 입력 신호(FFEEDI)의 위상이 래그 기준 신호(LFREF)의 위상보다 늦은 경우에 기준 에지 신호(RES), 피드백 에지 신호(FES) 및 래그 에지 신호(LES)의 논리 레벨은 일련의 특정한 조합을 가질 수 있다. 예를 들어, 피드백 입력 신호(FFEEDI)의 위상이 래그 기준 신호(LFREF)의 위상보다 늦은 상기 제1 주기의 경우에, 상기 신호들(RES, FES, LES)의 논리 레벨은 000, 100, 101, 111, 000 순으로 변경될 수 있다.
한편 도시하지는 않았지만, 도 5를 참조하여 상술한 바와 같이, 제1 위상 비교 신호(PCS1)는 시간 tc에서 활성화되고, 제2 위상 비교 신호(PCS2)는 비활성화 상태를 유지할 수 있다.
도 10, 도 14 및 도 16을 참조하면, 시간 tk에서, 피드백 입력 신호(FFEEDI)의 논리 레벨이 논리 로우 레벨에서 논리 하이 레벨로 천이되며, 피드백 에지 신호(FES)가 활성화된다. 시간 tl에서, 리드 기준 신호(EFREF)의 논리 레벨이 논리 로우 레벨에서 논리 하이 레벨로 천이된다. 리드 검출 블록(3521)은 리드 기준 신호(EFREF)의 상승 에지에 응답하여 리드 에지 신호(EES)를 활성화시킨다. 시간 tm에서, 기준 신호(FREF)의 논리 레벨이 논리 로우 레벨에서 논리 하이 레벨로 천이되며, 기준 에지 신호(RES)가 활성화된다. 즉, 시간 tk, tl 및 tm에서 피드백 입력 신호(FFEEDI), 리드 기준 신호(EFREF) 및 기준 신호(FREF)의 제3 주기가 각각 시작된다.
시간 tk에서, 피드백 에지 신호(FES)가 활성화되고 리드 에지 신호(EES) 및 기준 에지 신호(RES)가 비활성화되므로, 논리 연산 블록(3522)은 리드 신호(VE)를 활성화시킨다. 시간 tl에서, 리드 에지 신호(EES)가 활성화되므로, 논리 연산 블록(3522)은 리드 신호(VE)를 비활성화시킨다. 또한 리드 출력 블록(3523)은 리드 에지 신호(EES)의 상승 에지에 응답하여 리드 신호(VE)의 논리 레벨에 상응하도록 하이 리드 신호(HLEAD)의 논리 레벨을 결정한다. 리드 신호(VE)의 논리 레벨은 논리 하이 레벨이므로, 하이 리드 신호(HLEAD)는 논리 로우 레벨에서 논리 하이 레벨로 천이한다. 즉, 피드백 입력 신호(FFEEDI)의 위상이 리드 기준 신호(EFREF)의 위상보다 앞섬을 나타낸다.
시간 tm으로부터 일정한 지연 시간이 경과한 시간 tn에서 리셋 신호(RST)가 활성화된다. 리셋 신호(RST)가 활성화됨에 따라, 검출부(310)는 기준 에지 신호(RES) 및 피드백 에지 신호(FES)를 비활성화시키고, 리드 검출 블록(3521)은 리드 에지 신호(EES)를 비활성화시킨다. 시간 tn으로부터 상기 일정한 지연 시간이 경과한 시간 to에서, 리셋 신호(RST)는 비활성화된다.
시간 tp에서 리드 에지 신호(EES)가 활성화되고, 시간 tq에서 피드백 에지 신호(FES)가 활성화되며, 시간 tr에서, 기준 에지 신호(RES)가 활성화된다. 즉, 시간 tp, tq 및 tr에서 리드 기준 신호(EFREF), 피드백 입력 신호(FFEEDI) 및 기준 신호(FREF)의 제4 주기가 각각 시작된다. 활성화된 고이득 신호(HGS)에 기초하여 피드백 입력 신호(FFEEDI)의 위상이 조정되었으므로, 디지털 위상 주파수 검출기(300)는 상기 제3 주기와는 다르게 동작할 수 있다.
상기 제4 주기에서는 기준 에지 신호(RES)가 활성화되고 래그 에지 신호(LES) 및 피드백 에지 신호(FES)가 비활성화되는 구간이 존재하지 않으므로, 리드 신호(VE)는 활성화되지 않는다. 시간 tp에서, 리드 신호(VE)의 논리 레벨은 논리 로우 레벨이므로, 하이 리드 신호(HLEAD)는 리드 에지 신호(EES)의 상승 에지에 응답하여 논리 하이 레벨에서 논리 로우 레벨로 천이한다. 즉, 피드백 입력 신호(FFEEDI)의 위상이 리드 기준 신호(EFREF)의 위상보다 앞서지 않음을 나타낸다. 시간 tr로부터 상기 일정한 지연 시간이 경과한 시간 ts에서, 리셋 신호(RST)가 활성화된다. 리셋 신호(RST)가 활성화됨에 따라, 리드 에지 신호(EES), 기준 에지 신호(RES) 및 피드백 에지 신호(FES)는 비활성화된다. 시간 ts로부터 상기 일정한 지연 시간이 경과한 시간 tt에서, 리셋 신호(RST)는 비활성화된다.
본 발명의 또 다른 실시예에 따른 디지털 위상 주파수 검출기(300)에서, 피드백 입력 신호(FFEEDI)의 위상이 리드 기준 신호(EFREF)의 위상보다 앞서는 경우에 리드 에지 신호(EES), 기준 에지 신호(RES) 및 피드백 에지 신호(FES)의 논리 레벨은 일련의 특정한 조합을 가질 수 있다. 예를 들어, 피드백 입력 신호(FFEEDI)의 위상이 리드 기준 신호(EFREF)의 위상보다 앞서는 상기 제3 주기의 경우에, 상기 신호들(EES, RES, FES)의 논리 레벨은 000, 001, 101, 111, 000 순으로 변경될 수 있다.
한편 도시하지는 않았지만, 도 6을 참조하여 상술한 바와 같이, 제2 위상 비교 신호(PCS2)는 시간 tm에서 활성화되고, 제1 위상 비교 신호(PCS1)는 비활성화 상태를 유지할 수 있다.
도 17은 도 10의 디지털 위상 주파수 검출기에 포함되는 이득 조절부의 다른 예를 나타내는 블록도이다.
도 17을 참조하면, 이득 조절부(350b)는 리드 검출부(352), 래그 검출부(354) 및 고이득 신호 생성부(356)를 포함하며, 이득 동기화부(358)를 더 포함할 수 있다.
이득 동기화부(358)를 더 포함하는 것을 제외하면, 도 17의 이득 조절부(350b)는 도 13의 이득 조절부(350a)와 실질적으로 동일한 구성을 가질 수 있다. 따라서, 리드 검출부(352), 래그 검출부(354) 및 고이득 신호 생성부(356)에 대한 중복되는 설명은 생략하도록 한다.
이득 동기화부(358)는 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI) 중 하나를 기초로 고이득 신호(HGS)를 동기화하여 고이득 출력 신호(OHGS)를 발생할 수 있다. 예를 들어, 이득 동기화부(358)는 피드백 입력 신호(FFEEDI) 또는 기준 신호(FREF)의 상승 또는 하강 에지에 동기하여 고이득 출력 신호(OHGS)를 출력할 수 있다.
도 10의 디지털 위상 주파수 검출기(300)가 도 7 및 도 8을 참조하여 상술한 것과 같은 동기화부(240)를 더 포함하는 경우에, 디지털 위상 주파수 검출기(300)는 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI) 중 하나에 동기화된 제1 위상 비교 출력 신호(OPCS1) 및 제2 위상 비교 출력 신호(OPCS2)를 출력할 수 있다. 이에 상응하도록 도 10의 디지털 위상 주파수 검출기(300)에 포함되는 이득 조절부(350)는 도 17에 도시된 것과 같은 구조를 가질 수 있으며, 디지털 위상 주파수 검출기(300)는 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI) 중 하나에 동기화된 고이득 출력 신호(OHGS)를 출력할 수 있다. 따라서 위상 및 주파수 검출 동작의 정확도 및 안정도를 향상시킬 수 있다.
도 18은 도 17의 이득 조절부에 포함되는 이득 동기화부의 일 예를 나타내는 블록도이다.
도 18을 참조하면, 이득 동기화부(358)는 플립플롭을 포함하여 구현될 수 있다. 도 18에서는 이득 동기화부(358)가 피드백 입력 신호(FFEEDI)에 기초하여 동기화 동작을 수행하는 것으로 도시된다. 상기 플립플롭은 피드백 입력 신호(FFEEDI)를 기초로 고이득 신호(HGS)를 동기화하여 고이득 출력 신호(OHGS)를 발생할 수 있다. 상기 플립플롭의 리셋 입력단은 검출 인에이블 신호(PDEN)를 수신할 수 있다. 한편 도시하지는 않았지만, 상기 플립플롭의 클럭 입력단들은 피드백 입력 신호(FFEEDI)를 대신하여 기준 신호(FREF)를 수신할 수 있으며, 상기 플립플롭은 기준 신호(FREF)에 동기화된 고이득 출력 신호(OHGS)를 출력할 수 있다.
도 19는 도 10의 디지털 위상 주파수 검출기에서 발생되는 기준 신호들의 다른 예를 나타내는 도면이다.
도 19를 참조하면, 리드 기준 신호(EFREF)는 기준 신호(FREF)보다 앞서는 위상을 가지는 제1 내지 제n(단, n은 2이상의 자연수) 리드 기준 신호들(EFREF1, EFREF2, ..., EFREFn)을 포함할 수 있다. 래그 기준 신호(LFREF)는 기준 신호(FREF)보다 늦는 위상을 가지는 제1 내지 제n 래그 기준 신호들(LFREF1, LFREF2, ..., LFREFn)을 포함할 수 있다.
일 실시예에서, 제1 내지 제n 리드 기준 신호들(EFREF1, ..., EFREFn)은 기준 신호(FREF)와 동일한 파형을 각각 가지며, n이 증가할수록 기준 신호(FREF)보다 미리 설정된 값만큼 앞서는 위상을 각각 가질 수 있다. 예를 들어, 제1 리드 기준 신호(EFREF1)는 기준 신호(FREF)보다 △Pn만큼 앞서는 위상을 가지며, 제2 리드 기준 신호(EFREF2)는 제1 리드 기준 신호(EFREF1)보다 △Pn만큼 앞서는 위상을 가질 수 있다. 이와 유사하게, 제1 내지 제n 래그 기준 신호들(LFREF1, ..., LFREFn)은 기준 신호(FREF)와 동일한 파형을 각각 가지며, n이 증가할수록 기준 신호(FREF)보다 상기 미리 설정된 값만큼 늦는 위상을 각각 가질 수 있다. 제n 리드 기준 신호(EFREFn)와 기준 신호(FREF)는 약 0도 내지 180도 사이의 위상 차이를 가질 수 있다. 즉, nⅹ△Pn은 약 0도 내지 180도 사이의 값을 가질 수 있다.
일 실시예에서, 제1 내지 제n 리드 기준 신호들(EFREF1, ..., EFREFn), 기준 신호(FREF) 및 제1 내지 제n 래그 기준 신호들(LFREF1,..., LFREFn)은 입력 신호(FIN)에 기초하여 발생될 수 있다. 예를 들어, 상기 입력 신호를 순차적으로 △Pn만큼 지연하여 제n 리드 기준 신호(EFREFn)부터 제n 래그 기준 신호(LFREFn)까지 순차적으로 발생될 수 있다.
도 20은 도 10의 디지털 위상 주파수 검출기에 포함되는 기준 신호 생성부의 다른 예를 나타내는 블록도이다.
도 20을 참조하면, 기준 신호 생성부(360b)는 복수 개의 딜레이 셀(DC)들을 포함할 수 있다. 예를 들어, 기준 신호 생성부(360b)가 n개의 리드 기준 신호들(EFREF1, EFREF2, ..., EFREFn), 기준 신호(FREF) 및 n개의 래그 기준 신호들(LFREF1, LFREF2, ..., LFREFn)을 생성하는 경우에, 기준 신호 생성부(360b)는 2n+1개의 딜레이 셀(DC)들을 포함할 수 있다. 상기 복수 개의 딜레이 셀(DC)들은 직렬 연결되며, 입력 신호(FIN)를 순차적으로 지연하여 제n 리드 기준 신호(EFREFn)부터 제n 래그 기준 신호(LFREFn)까지 순차적으로 발생할 수 있다.
도 21은 도 10의 디지털 위상 주파수 검출기에 포함되는 이득 조절부의 또 다른 예를 나타내는 블록도이다.
도 21을 참조하면, 이득 조절부(350c)는 제1 내지 제n 리드 검출부들(352a, 352b, ..., 352n), 제1 내지 제n 래그 검출부들(354a, 354b, ..., 354n) 및 제1 내지 제n 고이득 신호 생성부들(356a, 356b, ..., 356n)을 포함할 수 있다.
제1 내지 제n 리드 검출부들(352a, ..., 352n)은 제1 내지 제n 리드 기준 신호들(EFREF1,..., EFREFn) 중 하나, 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 기초하여 피드백 입력 신호(FFEEDI)가 제1 내지 제n 리드 기준 신호들(EFREF1,..., EFREFn) 중 상응하는 리드 기준 신호보다 앞서는 위상을 가지는지 여부를 나타내는 제1 내지 제n 하이 리드 신호들(HLEAD1, HLEAD2, ..., HLEADn)을 각각 발생할 수 있다. 예를 들어, 제1 리드 검출부(352a)는 제1 리드 기준 신호(EFREF1), 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 기초하여 피드백 입력 신호(FFEEDI)가 제1 리드 기준 신호(EFREF1)보다 앞서는 위상을 가지는지 여부를 나타내는 제1 하이 리드 신호(HLEAD1)를 발생할 수 있다.
제1 내지 제n 래그 검출부들(354a, ..., 354n)은 제1 내지 제n 래그 기준 신호들(LFREF1,..., LFREFn) 중 하나, 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 기초하여 피드백 입력 신호(FFEEDI)가 제1 내지 제n 래그 기준 신호들(LFREF1,..., LFREFn)보다 늦는 위상을 가지는지 여부를 나타내는 제1 내지 제n 하이 래그 신호들(HLAG1, HLAG2, ..., HLAGn)을 각각 발생할 수 있다. 예를 들어, 제1 래그 검출부(354a)는 제1 래그 기준 신호(LFREF1), 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 기초하여 피드백 입력 신호(FFEEDI)가 제1 래그 기준 신호(LFREF1)보다 늦는 위상을 가지는지 여부를 나타내는 제1 하이 래그 신호(HLAG1)를 발생할 수 있다.
제1 내지 제n 고이득 신호 생성부들(356a, ..., 356n)은 제1 내지 제n 하이 리드 신호들(HLEAD1, ..., HLEADn) 중 하나 및 상응하는 제1 내지 제n 하이 래그 신호들(HLAG1, ..., HLAGn) 중 하나에 기초하여 제1 내지 제n 고이득 신호들(HGS1, HGS2, ..., HGSn)을 각각 발생할 수 있다. 예를 들어, 제1 고이득 신호 생성부(356a)는 제1 하이 리드 신호(HLEAD1) 및 제1 하이 래그 신호(HLAG1)에 기초하여 제1 고이득 신호(HGS1)를 발생할 수 있다.
제1 내지 제n 고이득 신호들(HGS1, ..., HGSn)은 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이가 미리 정해진 범위보다 클 때 각각 활성화될 수 있다. 예를 들어, 제1 고이득 신호(HGS1)는 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이가 △Pn보다 큰 경우에, 즉 피드백 입력 신호(FFEEDI)의 위상이 제1 리드 기준 신호(EFREF1)의 위상보다 앞서거나 제1 래그 기준 신호(LFREF1)의 위상보다 늦는 경우에 활성화될 수 있다. 제2 고이득 신호(HGS2)는 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이가 2ⅹ△Pn보다 큰 경우에, 즉 피드백 입력 신호(FFEEDI)의 위상이 제2 리드 기준 신호(EFREF2)의 위상보다 앞서거나 제2 래그 기준 신호(LFREF2)의 위상보다 늦는 경우에 활성화될 수 있다.
일 실시예에서, 제1 내지 제n 리드 검출부들(352a, ..., 352n)은 도 14의 리드 검출부(352)와 유사한 구성을 각각 가질 수 있고, 제1 내지 제n 래그 검출부들(354a, ..., 354n)은 도 14의 래그 검출부(354)와 유사한 구성을 각각 가질 수 있으며, 제1 내지 제n 고이득 신호 생성부들(356a, ..., 356n)은 도 14의 고이득 신호 생성부(356)와 유사한 구성을 각각 가질 수 있다.
상술한 바와 같이, 본 발명의 또 다른 실시예에 따른 디지털 위상 주파수 검출기(300)는 복수의 고이득 신호들(HGS1,..., HGSn)을 생성함으로써, 디지털 위상 주파수 검출기(300)를 포함하는 디지털 위상 고정 루프의 피드백 이득을 정밀하게 조절할 수 있으며, 디지털 위상 고정 루프의 출력 신호의 고정 시간을 감소시킬 수 있다.
도 22는 본 발명의 실시예들에 따른 디지털 위상 주파수 검출 방법을 나타내는 순서도이다.
도 10 및 도 22를 참조하면, 본 발명의 실시예들에 따른 디지털 위상 주파수 검출 방법에서는, 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)의 에지를 각각 검출하여 기준 에지 신호(RES) 및 피드백 에지 신호(FES)를 발생하고(단계 S210), 피드백 에지 신호(FES)를 기초로 기준 에지 신호(RES)를 동기화하여 제1 위상 비교 신호(PCS1)를 발생하고 기준 에지 신호(RES)를 기초로 피드백 에지 신호(FES)를 동기화하여 제2 위상 비교 신호(PCS2)를 발생한다(단계 S220). 상기 단계 S210 및 S220은 각각 도 9의 단계 S110 및 S120과 실질적으로 동일할 수 있다.
리드 기준 신호(EFREF), 래그 기준 신호(LFREF), 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 기초하여 고이득 신호(HGS)를 발생한다(단계 S230). 고이득 신호(HGS)는 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이가 미리 정해진 위상차보다 큰지 여부를 나타낼 수 있다.
일 실시예에서, 상기 디지털 위상 주파수 검출 방법은 입력 신호(FIN)에 기초하여 리드 기준 신호(EFREF), 기준 신호(FREF) 및 래그 기준 신호(LFREF)를 발생하는 단계를 더 포함할 수 있다. 다른 실시예에서, 상기 디지털 위상 주파수 검출 방법은 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI) 중 하나를 기초로 고이득 신호(HGS)를 동기화하여 고이득 출력 신호(OHGS)를 발생하는 단계를 더 포함할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 디지털 위상 주파수 검출 방법에서는 리드 기준 신호(EFREF) 및 래그 기준 신호(LFREF)에 기초하여 고이득 신호(HGS)를 더 발생함으로써, 상기 디지털 위상 주파수 검출 방법을 이용하는 디지털 위상 주파수 검출기(300)를 포함하는 디지털 위상 고정 루프의 출력 신호의 고정 시간을 감소시킬 수 있다.
도 23은 본 발명의 또 다른 실시예에 따른 디지털 위상 주파수 검출기를 나타내는 블록도이다.
도 23을 참조하면, 디지털 위상 주파수 검출기(400)는 기준 신호 생성부(460), 위상 비교 신호 생성부(401) 및 이득 조절부(450)를 포함하며, 이득 선택부(470)를 더 포함할 수 있다.
이득 선택부(470)를 더 포함하는 것을 제외하면, 도 23의 디지털 위상 주파수 검출기(400)는 도 10의 디지털 위상 주파수 검출기(300)와 실질적으로 동일한 구성을 가질 수 있다. 즉, 기준 신호 생성부(460), 위상 비교 신호 생성부(401) 및 이득 조절부(450)는 도 10의 기준 신호 생성부(360), 위상 비교 신호 생성부(301) 및 이득 조절부(350)와 각각 동일한 구성을 가질 수 있으며, 그에 대한 중복되는 설명은 생략하도록 한다.
이득 선택부(470)는 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2) 중 하나와 고이득 신호(HGS)에 기초하여 선택 이득 신호(SGS)를 발생할 수 있다. 선택 이득 신호(SGS)는 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이에 상응하는 디지털 형태의 값을 가질 수 있다.
일 실시예에서, 선택 이득 신호(SGS)는 고이득 신호(HGS)가 활성화된 경우에 상대적으로 큰 디지털 값을 가지고, 고이득 신호(HGS)가 비활성화된 경우에 상대적으로 작은 디지털 값을 가질 수 있다. 예를 들어 제1 위상 비교 신호(PCS1)가 비활성화된 경우, 즉 피드백 입력 신호(FFEEDI)의 위상이 기준 신호(FREF)보다 앞서는 경우를 가정하면, 이득 선택부(470)는 고이득 신호(HGS)가 비활성화된 경우에 제1 디지털 값을 가지는 선택 이득 신호(SGS)를 출력하고, 고이득 신호(HGS)가 활성화된 경우에 제2 디지털 값을 가지는 선택 이득 신호(SGS)를 출력할 수 있다. 상기 제1 디지털 값은 일반적으로 피드백 입력 신호(FFEEDI)의 위상을 지연시키기 위한 단위 이득에 상응할 수 있고, 상기 제2 디지털 값은 피드백 입력 신호(FFEEDI)의 위상을 상대적으로 더 많이 지연시키기 위한, 상기 단위 이득보다 큰 조정 이득에 상응할 수 있다. 상기 제2 디지털 값은 상기 제1 디지털 값과 부호가 같고 상기 제1 디지털 값보다 크기가 클 수 있다.
일 실시예에서, 상기 제2 디지털 값은 상기 제1 디지털 값보다 미리 정해진 이득 증가비만큼 클 수 있다. 즉, 상기 제1 디지털 값과 상기 제2 디지털 값은 일정한 비율을 가질 수 있으며, 하기의 [수학식 1]을 만족할 수 있다.
[수학식 1]
Figure pat00001
상기의 [수학식 1]에서, GR은 상기 미리 정해진 이득 증가비를 나타내고, UG는 고이득 신호(HGS)가 비활성화된 경우에 피드백 입력 신호(FFEEDI)의 위상을 조절하기 위한 상기 제1 디지털 값의 크기(즉, 단위 이득의 크기)를 나타내며, HG는 고이득 신호(HGS)가 활성화된 경우에 피드백 입력 신호(FFEEDI)의 위상을 조절하기 위한 상기 제2 디지털 값의 크기(즉, 조정 이득의 크기)를 나타낸다. 또한 예를 들어, 상기 미리 정해진 이득 증가비는 약 2 내지 8 사이의 값을 가질 수 있다. 상기 미리 정해진 이득 증가비가 2보다 작으면 디지털 위상 고정 루프의 출력 신호의 고정 시간이 거의 감소되지 않으며, 상기 미리 정해진 이득 증가비가 8보다 크면 상기 출력 신호의 위상 및 주파수를 정밀하게 조절하기 어려울 수 있다.
도 24는 도 23의 디지털 위상 주파수 검출기에 포함되는 이득 선택부의 일 예를 나타내는 블록도이다.
도 24를 참조하면, 이득 선택부(470)는 멀티플렉서를 포함하여 구현될 수 있다. 상기 멀티플렉서는 제1 위상 비교 신호(PCS1) 및 고이득 신호(HGS)에 기초하여 복수의 디지털 값들(HE, LE, LL, HL) 중 하나를 선택하고 선택 이득 신호(SGS)로 출력할 수 있다.
일 실시예에서, 상기 멀티플렉서는 제1 위상 비교 신호(PCS1)가 비활성화된 경우에 피드백 입력 신호(FFEEDI)의 위상을 지연시키기 위한 디지털 값을 선택하고, 제1 위상 비교 신호(PCS1)가 활성화된 경우에 피드백 입력 신호(FFEEDI)의 위상을 앞당기기 위한 디지털 값을 선택할 수 있다. 또한 상기 멀티플렉서는 고이득 신호(HGS)가 비활성화된 경우에 피드백 입력 신호(FFEEDI)의 위상을 상대적으로 적게 조절하기 위한 디지털 값(즉, 상기 단위 이득에 상응하는 디지털 값)을 선택하고, 고이득 신호(HGS)가 활성화된 경우에 피드백 입력 신호(FFEEDI)의 위상을 상대적으로 많이 조절하기 위한 디지털 값(즉, 상기 조정 이득에 상응하는 디지털 값)을 선택할 수 있다.
일 실시예에서, 복수의 디지털 값들(HE, LE, LL, HL) 각각은 피드백 입력 신호(FFEEDI)의 위상을 조절하기 위한 피드백 이득에 상응할 수 있다. 제1 디지털 값(HE)은 피드백 입력 신호(FFEEDI)의 위상을 상대적으로 많이 지연시키기 위한 제1 조정 이득에 상응하고, 제2 디지털 값(LE)은 피드백 입력 신호(FFEEDI)의 위상을 상대적으로 적게 지연시키기 위한 제1 단위 이득에 상응할 수 있다. 제3 디지털 값(LL)은 피드백 입력 신호(FFEEDI)의 위상을 상대적으로 적게 앞당기기 위한 제2 단위 이득에 상응하며, 제4 디지털 값(HL)은 피드백 입력 신호(FFEEDI)의 위상을 상대적으로 많이 앞당기기 위한 제2 조정 이득에 상응할 수 있다. 예를 들어, 제1 내지 제4 디지털 값들(HE, LE, LL, HL)은 각각 "-8", "-1", "+1" 및 "+8"에 상응할 수 있다. 이 경우 상기 미리 정해진 이득 증가비는 8로 설정되며, 상기 디지털 위상 고정 루프는 피드백 입력 신호(FFEEDI)의 위상을 지연시키기 위하여 상기 디지털 위상 고정 루프 내의 디지털 루프 필터에서 발생되는 디지털 제어 신호(DCON)의 값을 감소시키고, 피드백 입력 신호(FFEEDI)의 위상을 앞당기기 위하여 디지털 제어 신호(DCON)의 값을 증가시킬 수 있다.
일 실시예에서, 상기 멀티플렉서는 제1 위상 비교 신호(PCS1)가 비활성화된 경우에 제1 및 제2 디지털 값들(HE, LE) 중 하나를 선택할 수 있고, 제1 위상 비교 신호(PCS1)가 활성화된 경우에 제3 및 제4 디지털 값들(LL, HL) 중 하나를 선택할 수 있다. 또한 상기 멀티플렉서는 고이득 신호(HGS)가 비활성화된 경우에 제2 및 제3 디지털 값들(LE, LL) 중 하나를 선택할 수 있고, 고이득 신호(HGS)가 활성화된 경우에 제1 및 제4 디지털 값들(HE, HL) 중 하나를 선택할 수 있다. 예를 들어, 제1 위상 비교 신호(PCS1) 및 고이득 신호(HGS)가 모두 활성화된 경우에, 상기 멀티플렉서는 제4 디지털 값(HL)을 선택하여 선택 이득 신호(SGS)로 출력할 수 있다. 즉, 제1 내지 제4 디지털 값들(HE, LE, LL, HL)이 각각 "-8", "-1", "+1" 및 "+8"에 상응하는 경우에, 제1 위상 비교 신호(PCS1)는 선택 이득 신호(SGS)의 부호를 결정하고 고이득 신호(HGS)는 선택 이득 신호(SGS)의 크기를 결정할 수 있다.
도 24에서는 제1 위상 비교 신호(PCS1)가 선택 신호로 사용되는 것으로 도시하였지만, 제2 위상 비교 신호(PCS2)가 선택 신호로 사용될 수도 있다. 또한 도 24에서는 이득 선택부(622)가 4개의 디지털 값들(HE, LE, LL, HL) 중 하나를 선택하여 출력하는 것으로 도시하였지만, 실시예에 따라서 고이득 신호(HGS)는 도 21을 참조하여 상술한 바와 같이 제1 내지 제n 고이득 신호들을 포함할 수 있으며, 이 경우 이득 선택부(622)는 제1 위상 비교 신호(PCS1) 및 제1 내지 제n 고이득 신호들에 기초하여 2(n+1)개의 디지털 값들 중 하나를 선택하여 출력할 수 있다.
도 25는 본 발명의 실시예들에 따른 디지털 위상 주파수 검출 방법을 나타내는 순서도이다.
도 23 및 도 25를 참조하면, 본 발명의 실시예들에 따른 디지털 위상 주파수 검출 방법에서는, 입력 신호(FIN)에 기초하여 리드 기준 신호(EFREF), 기준 신호(FREF) 및 래그 기준 신호(LFREF)를 발생한다(단계 S215). 리드 기준 신호(EFREF)는 기준 신호(FREF)보다 앞서는 위상을 가지고, 래그 기준 신호(LFREF)는 기준 신호(FREF)보다 늦는 위상을 가질 수 있다.
기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)에 기초하여 기준 에지 신호(RES) 및 피드백 에지 신호(FES)를 발생한다(단계 S225). 예를 들어, 기준 신호(FREF)의 에지를 검출하여 기준 에지 신호(RES)를 발생하고, 피드백 입력 신호(FFEEDI)의 에지를 검출하여 피드백 에지 신호(FES)를 발생할 수 있다.
리드 기준 신호(EFREF), 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 기초하여 하이 리드 신호를 발생하고(단계 S235), 래그 기준 신호(LFREF), 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 기초하여 하이 래그 신호를 발생한다(단계 S245). 상기 하이 리드 신호는 피드백 입력 신호(FFEEDI)의 위상이 리드 기준 신호(EFREF)의 위상보다 앞서는지 여부를 나타내며, 상기 하이 래그 신호는 피드백 입력 신호(FFEEDI)의 위상이 래그 기준 신호(LFREF)의 위상보다 늦는지 여부를 나타낸다.
상기 하이 리드 신호 및 상기 하이 래그 신호에 기초하여 고이득 신호(HGS)를 발생한다(단계 S255). 고이득 신호(HGS)는 피드백 입력 신호(FFEEDI)가 단위 이득을 기초로 보정되는지 또는 상기 단위 이득보다 큰 조정 이득을 기초로 보정되는지 여부, 즉 피드백 입력 신호(FFEEDI)가 상기 단위 이득만큼 보정되는지 또는 상기 조정 이득만큼 보정되는지 여부를 나타낸다.
일 실시예에서, 고이득 신호(HGS)는 피드백 입력 신호(FFEEDI)의 위상이 리드 기준 신호(EFREF)의 위상보다 앞서거나 피드백 입력 신호(FFEEDI)의 위상이 래그 기준 신호(LFREF)의 위상보다 늦는 경우에 활성화되며, 고이득 신호(HGS)에 기초하여 선택 이득 신호(SGS)를 발생할 수 있다(단계 S265). 선택 이득 신호(SGS)는 고이득 신호(HGS)가 활성화된 경우에 상기 조정 이득에 상응하고 고이득 신호(HGS)가 비활성화된 경우에 상기 단위 이득에 상응할 수 있다.
일 실시예에서, 상기 디지털 위상 주파수 검출 방법은 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)에 기초하여 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)를 발생하는 단계를 더 포함할 수 있다.
도 26은 본 발명의 일 실시예에 따른 디지털 위상 고정 루프를 나타내는 블록도이다.
도 26을 참조하면, 디지털 위상 고정 루프(500)는 디지털 위상 주파수 검출기(510), 디지털 루프 필터(digital loop filter; DLF, 520), 디지털 제어 발진기(digitally controlled oscillator; DCO, 530) 및 분주기(540)를 포함한다.
디지털 위상 주파수 검출기(510)는 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)에 기초하여 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이를 나타내는 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)를 발생한다. 예를 들어, 디지털 위상 주파수 검출기(510)는 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)의 에지를 각각 검출하여 기준 에지 신호 및 피드백 에지 신호를 발생하고, 상기 피드백 에지 신호를 기초로 상기 기준 에지 신호를 동기화하여 제1 위상 비교 신호(PCS1)를 발생하며, 상기 기준 에지 신호를 기초로 상기 피드백 에지 신호를 동기화하여 제2 위상 비교 신호(PCS2)를 발생할 수 있다.
디지털 위상 주파수 검출기(510)는 도 1 및 도 7의 디지털 위상 주파수 검출기들(100, 200) 중 하나일 수 있다. 즉, 디지털 위상 주파수 검출기(510)는 검출부, 위상 비교부 및 리셋부를 포함하고, 동기화부를 더 포함할 수 있다. 디지털 위상 주파수 검출기(510)가 도 7의 디지털 위상 주파수 검출기(200)와 같이 동기화부(240)를 더 포함하는 경우에, 도 26에 도시된 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)는 도 7의 제1 위상 비교 출력 신호(OPCS1) 및 제2 위상 비교 출력 신호(OPCS2)에 각각 상응할 수 있다.
상기 검출부는 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)의 에지를 검출하여 상기 기준 에지 신호 및 상기 피드백 에지 신호를 발생한다. 상기 리셋부는 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 검출부를 초기화시키는 리셋 신호를 발생한다. 상기 위상 비교부는 상기 기준 에지 신호를 수신하는 데이터 입력단 및 상기 피드백 에지 신호를 수신하는 클럭 입력단을 구비하고, 제1 비교 신호를 출력하는 제1 플립플롭, 상기 피드백 에지 신호를 수신하는 데이터 입력단 및 상기 기준 에지 신호를 수신하는 클럭 입력단을 구비하고, 제2 비교 신호를 출력하는 제2 플립플롭 및 상기 제1 비교 신호 및 상기 제2 비교 신호를 래치하여 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)를 발생하는 래치부를 포함하여 구현된다.
디지털 루프 필터(520)는 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2) 중 하나에 기초하여 출력 신호(FOUT)의 위상 및 주파수를 조절하기 위한 디지털 제어 신호(DCON)를 발생한다. 즉, 디지털 루프 필터(520)는 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)의 위상차 및 주파수 차에 해당하는 오차값이 디지털 위상 동기 루프(500)에서 허용하는 기준 오차값보다 큰 경우에, 출력 신호(FOUT)를 제어하기 위한 디지털 형태의 제어 신호(DCON)를 디지털 제어 발진기(530)로 출력한다. 일 실시예에서, 디지털 루프 필터(520)는 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2) 중 하나에 상응하는 디지털 값을 선택하고, 상기 선택된 디지털 값을 누적하여 디지털 제어 신호(DCON)를 발생할 수 있으며, 멀티플렉서 및 누적기(accumulator)를 포함하여 구현될 수 있다.
디지털 제어 발진기(530)는 디지털 제어 신호(DCON)에 상응하는 위상 및 주파수를 가지는 출력 신호(FOUT)를 발생한다. 분주기(540)는 출력 신호(FOUT)를 분주하여 피드백 입력 신호(FFEEDI)를 발생한다. 분주기(540)는 피드백 입력 신호(FFEEDI)를 디지털 위상 주파수 검출기(510)에 제공함으로써, 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)의 위상 및 주파수가 일치될 때까지 반복적으로 위상 및 주파수 검출 동작을 수행시킬 수 있다.
일 실시예에서, 디지털 위상 고정 루프(500)는 올-디지털 위상 고정 루프(all-digital PLL; ADPLL)의 형태로 구현될 수 있다. 즉, 디지털 제어 발진기(530)를 제외한 디지털 위상 고정 루프(500)에 포함되는 대부분의 구성요소들은 디지털 로직을 이용하여 구현될 수 있으며, 공정, 전압 및 온도 변화에 의한 영향을 상대적으로 감소시킬 수 있고 위상 고정 루프를 상대적으로 효율적으로 설계할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 디지털 위상 고정 루프(500)는 도 1 및 도 7의 디지털 위상 주파수 검출기들(100, 200) 중 하나를 포함하여 구현됨으로써, 간단한 구조로 구현될 수 있고 향상된 동작 속도를 가지며, 기준 신호(FREF)와 피드백 입력 신호(FFEEDI) 사이의 위상 및 주파수 차이를 정밀하게 검출하여 출력 신호(FOUT)를 효과적으로 고정시킬 수 있다.
도 27은 본 발명의 일 실시예에 따른 디지털 위상 고정 방법을 나타내는 순서도이다.
도 1, 도 26 및 도 27을 참조하면, 본 발명의 일 실시예에 따른 디지털 위상 고정 방법에서는, 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)의 에지를 각각 검출하여 기준 에지 신호(RES) 및 피드백 에지 신호(FES)를 발생하고 피드백 에지 신호(FES) 및 기준 에지 신호(RES)를 각각 동기화하여 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)를 발생한다(단계 S310). 상기 단계 S310은 도 9를 참조하여 설명된 본 발명의 실시예들에 따른 디지털 위상 주파수 검출 방법과 실질적으로 동일할 수 있다.
제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)에 기초하여 디지털 제어 신호(DCON)를 발생한다(단계 S320). 디지털 제어 신호(DCON)는 출력 신호(FOUT)의 위상 및 주파수를 조절하기 위한 디지털 형태의 제어 신호일 수 있다.
디지털 제어 신호(DCON)에 상응하는 위상 및 주파수를 가지는 출력 신호(FOUT)를 발생하며(단계 S330), 출력 신호(FOUT)를 분주하여 피드백 입력 신호(FFEEDI)를 발생한다(단계 S340). 또한 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)의 위상 및 주파수가 일치하는지를 판단한다(단계 S350). 위상 및 주파수가 동일한 경우에 상기 디지털 위상 고정 방법을 종료하고, 동일하지 않은 경우에 상기 단계 S310 내지 S340을 반복하여 수행한다.
도 28은 본 발명의 다른 실시예에 따른 디지털 위상 고정 루프를 나타내는 블록도이다.
도 28을 참조하면, 디지털 위상 고정 루프(600)는 디지털 위상 주파수 검출기(610), 디지털 루프 필터(620), 디지털 제어 발진기(630) 및 분주기(640)를 포함한다.
디지털 위상 주파수 검출기(610)가 고이득 신호(HGS)를 더 생성하는 것을 제외하면, 도 28의 디지털 위상 고정 루프(600)는 도 26의 디지털 위상 고정 루프(500)와 실질적으로 동일한 구성을 가질 수 있다. 즉, 디지털 제어 발진기(630) 및 분주기(640)는 도 26의 디지털 제어 발진기(530) 및 분주기(540)와 각각 동일한 구성을 가질 수 있으며, 그에 대한 중복되는 설명은 생략하도록 한다.
디지털 위상 주파수 검출기(610)는 입력 신호(FIN)에 기초하여 리드 기준 신호(EFREF), 기준 신호(FREF) 및 래그 기준 신호(LFREF)를 발생하고, 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)에 기초하여 기준 에지 신호(RES) 및 피드백 에지 신호(FES)를 발생하고 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이를 나타내는 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)를 발생하며, 리드 기준 신호(EFREF), 래그 기준 신호(LFREF), 기준 에지 신호(RES) 및 피드백 에지 신호(FES)에 기초하여 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이가 미리 정해진 위상차보다 큰지 여부를 나타내는 고이득 신호(HGS)를 발생한다.
일 실시예에서, 디지털 위상 주파수 검출기(610)는 도 10의 디지털 위상 주파수 검출기(300)일 수 있다. 즉, 디지털 위상 주파수 검출기(610)는 기준 신호 생성부(602), 위상 비교 신호 생성부(604) 및 이득 조절부(606)를 포함할 수 있다. 기준 신호 생성부(602), 위상 비교 신호 생성부(604) 및 이득 조절부(606)는 도 10의 기준 신호 생성부(360), 위상 비교 신호 생성부(301) 및 이득 조절부(350)와 각각 동일한 구성을 가질 수 있으며, 그에 대한 중복되는 설명은 생략하도록 한다.
다른 실시예에서, 디지털 위상 주파수 검출기(610)는 도 23의 디지털 위상 주파수 검출기(400)일 수 있다. 즉, 디지털 위상 주파수 검출기(610)는 선택 이득 신호를 발생하는 이득 선택부를 더 포함할 수 있다.
디지털 루프 필터(620)는 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2) 중 하나와 고이득 신호(HGS)에 기초하여 출력 신호(FOUT)의 위상 및 주파수를 조절하기 위한 디지털 제어 신호(DCON)를 발생한다.
일 실시예에서, 디지털 위상 주파수 검출기(610)가 도 10의 디지털 위상 주파수 검출기(300)인 경우에, 디지털 루프 필터(620)는 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2) 중 하나와 고이득 신호(HGS)에 상응하는 디지털 값을 선택하고, 상기 선택된 디지털 값을 누적하여 디지털 제어 신호(DCON)를 발생할 수 있다. 이 경우 디지털 루프 필터(620)는 고이득 신호(HGS)에 기초하여 피드백 이득을 조절할 수 있다. 즉, 디지털 루프 필터(620)는 고이득 신호(HGS)가 활성화된 경우에 피드백 이득을 증가시켜 출력 신호(FOUT)의 위상 및 주파수를 상대적으로 큰 폭으로 조절할 수 있다.
다른 실시예에서, 디지털 위상 주파수 검출기(610)가 도 23의 디지털 위상 주파수 검출기(400)인 경우에, 디지털 루프 필터(620)는 선택 이득 신호(SGS)를 누적하여 디지털 제어 신호(DCON)를 발생할 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예에 따른 디지털 위상 고정 루프(600)는 도 10 및 도 23의 디지털 위상 주파수 검출기들(300, 400) 중 하나를 포함하여 구현됨으로써, 지터 또는 위상 노이즈에는 영향을 미치지 않고 출력 신호(FOUT)의 고정 시간만을 효과적으로 감소시킬 수 있다.
도 29는 본 발명의 다른 실시예에 따른 디지털 위상 고정 방법을 나타내는 순서도이다.
도 28 및 도 29를 참조하면, 본 발명의 다른 실시예에 따른 디지털 위상 고정 방법에서는, 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이를 나타내는 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2)를 발생하고, 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이가 미리 정해진 위상차보다 큰지를 나타내는 고이득 신호(HGS)를 발생한다(단계 S410). 상기 단계 S410은 도 22를 참조하여 설명된 본 발명의 실시예들에 따른 디지털 위상 주파수 검출 방법과 실질적으로 동일할 수 있다.
제1 위상 비교 신호(PCS1), 제2 위상 비교 신호(PCS2) 및 고이득 신호(HGS)에 기초하여 디지털 제어 신호(DCON)를 발생한다(단계 S420). 예를 들어, 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2) 중 하나와 고이득 신호(HGS)에 기초하여 복수의 디지털 값들 중 하나를 선택하여 선택 이득 신호(SGS)를 발생하고, 선택 이득 신호(SGS)에 기초하여 디지털 제어 신호(DCON)를 발생할 수 있다. 이 경우, 제1 위상 비교 신호(PCS1) 및 제2 위상 비교 신호(PCS2) 중 하나에 기초하여 선택 이득 신호(SGS)의 부호가 결정되고 고이득 신호(HGS)에 기초하여 선택 이득 신호(SGS)의 크기가 결정될 수 있다.
디지털 제어 신호(DCON)에 상응하는 위상 및 주파수를 가지는 출력 신호(FOUT)를 발생하며(단계 S430), 출력 신호(FOUT)를 분주하여 피드백 입력 신호(FFEEDI)를 발생한다(단계 S440). 또한 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)의 위상 및 주파수가 일치하는지를 판단한다(단계 S450). 위상 및 주파수가 동일한 경우에 상기 디지털 위상 고정 방법을 종료하고, 동일하지 않은 경우에 상기 단계 S410 내지 S440을 반복하여 수행한다.
도 30은 본 발명의 또 다른 실시예에 따른 디지털 위상 고정 루프를 나타내는 블록도이다.
도 30을 참조하면, 디지털 위상 고정 루프(700)는 디지털 위상 주파수 검출기(710), 디지털 루프 필터(720), 디지털 제어 발진기(730) 및 분주기(740)를 포함하며, 자동 주파수 조절기(automatic frequency controller; AFC, 750)를 더 포함할 수 있다.
자동 주파수 조절기(750)를 더 포함하는 것을 제외하면, 도 30의 디지털 위상 고정 루프(700)는 도 28의 디지털 위상 고정 루프(600)와 실질적으로 동일한 구성을 가질 수 있다. 즉, 기준 신호 생성부(702), 위상 비교 신호 생성부(704) 및 이득 조절부(706)를 포함하는 디지털 위상 주파수 검출기(710), 디지털 루프 필터(720) 및 분주기(740)는 도 28의 디지털 위상 주파수 검출기(610), 디지털 루프 필터(620) 및 분주기(640)와 각각 동일한 구성을 가질 수 있으며, 그에 대한 중복되는 설명은 생략하도록 한다.
자동 주파수 조절기(750)는 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)에 기초하여 출력 신호(FOUT)의 초기 주파수를 조절하기 위한 자동 디지털 제어 신호(DCONA)를 발생할 수 있다. 일 실시예에서, 자동 주파수 조절기(750)는 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)의 클럭의 개수를 카운트하는 카운터 및 상기 카운트 횟수를 비교하는 비교기 등을 포함하여 구현될 수 있으며, 기준 신호(FREF) 및 피드백 입력 신호(FFEEDI)의 비교 시점을 제어하기 위하여 다이내믹 바이너리 브랜치(dynamic binary branch)와 같은 기법이 사용될 수 있다.
디지털 제어 발진기(730)는 자동 디지털 제어 신호(DCONA) 및 디지털 제어 신호(DCON)에 기초하여 출력 신호(FOUT)의 위상 및 주파수를 조절할 수 있다. 예를 들어, 디지털 위상 고정 루프(700)의 위상 및 주파수 조절 동작은 코스(coarse) 모드 및 파인(fine) 모드로 구분될 수 있으며, 디지털 제어 발진기(730)는 상기 코스 모드에서 개략적인 주파수 조절 동작을 수행하여 자동 디지털 제어 신호(DCONA)에 상응하는 주파수를 가지는 출력 신호(FOUT)를 발생하고, 상기 파인 모드에서 정밀한 위상 및 주파수 조절 동작을 수행하여 디지털 제어 신호(DCON)에 상응하는 위상 및 주파수를 가지는 출력 신호(FOUT)를 발생할 수 있다.
상술한 바와 같이, 본 발명의 또 다른 실시예에 따른 디지털 위상 고정 루프(700)는 출력 신호(FOUT)의 초기 주파수를 조절하기 위한 자동 디지털 제어 신호(DCONA)를 발생하는 자동 주파수 조절기(750)를 더 포함하여 구현됨으로써, 출력 신호(FOUT)의 고정 시간을 효과적으로 감소시킬 수 있다.
도 31은 본 발명의 실시예들에 따른 디지털 위상 고정 루프의 동작을 나타내는 그래프이다. 도 31은 위상 및 주파수 조절 동작이 수행됨에 따른 디지털 위상 고정 루프의 출력 신호들의 주파수의 변화를 나타낸다. 도 31에서, CASE A는 종래의 디지털 위상 고정 루프의 출력 신호를 나타내고, CASE B는 도 28의 디지털 위상 고정 루프(600)의 출력 신호를 나타내며, CASE C는 도 30의 디지털 위상 고정 루프(700)의 출력 신호를 나타낸다.
도 31을 참조하면, CASE A로 도시되는 바와 같이, 종래의 디지털 위상 고정 루프는 항상 일정한 피드백 이득, 즉 단위 이득을 적용하여 위상 및 주파수 조절 동작을 수행한다. 즉, 종래의 디지털 위상 고정 루프는 주파수 캡처 구간(시간 T0 내지 TA1)에서 출력 신호의 주파수를 단위 이득만큼 증가시키고, 위상 캡처 구간(시간 TA1 내지 TA2)에서 출력 신호의 주파수를 단위 이득만큼 증가 또는 감소시키며, 위상 고정 구간(시간 TA2 이후)에서 출력 신호의 위상 및 주파수를 고정시킨다. 도 31의 CASE A에서, 종래의 디지털 위상 고정 루프에서 적용되는 상기 단위 이득은 1로 나타낸다. 종래의 디지털 위상 고정 루프는 출력 신호의 초기 주파수와 목표 주파수(TARGET)의 차이가 큰 경우에 출력 신호의 고정 시간이 길다는 문제가 있었다.
도 28 및 도 31을 참조하면, CASE B로 도시되는 바와 같이, 본 발명의 다른 실시예에 따른 디지털 위상 고정 루프(600)는 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이에 따라 서로 다른 피드백 이득을 적용하여 위상 및 주파수 조절 동작을 수행한다. 즉, 디지털 위상 고정 루프(600)는 주파수 캡처 구간(시간 T0 내지 TB1)에서 출력 신호의 주파수를 단위 이득보다 큰 조정 이득만큼 증가시키고, 위상 캡처 구간(시간 TB1 내지 TB3)의 제1 구간(시간 TB1 내지 TB2)에서 출력 신호의 주파수를 조정 이득만큼 감소시킨다. 디지털 위상 고정 루프(600)는 위상 캡처 구간(시간 TB1 내지 TB3)의 제2 구간(시간 TB2 내지 TB3)에서 출력 신호의 주파수를 단위 이득만큼 증가 또는 감소시켜 출력 신호의 위상 및 주파수를 정밀하게 조절하며, 위상 고정 구간(시간 TB3 이후)에서 출력 신호의 위상 및 주파수를 고정시킨다. 도 31의 CASE B에서, 상기 단위 이득은 1로 나타내고 상기 조정 이득은 n으로 나타낸다. 상술한 바와 같이 n은 2 내지 8 사이의 정수일 수 있다.
디지털 위상 고정 루프(600)에서 발생되는 출력 신호의 초기 기울기는 출력 신호의 최종 기울기보다 클 수 있다. 예를 들어, 주파수 캡처 구간(시간 T0 내지 TB1) 및 위상 캡처 구간의 제1 구간(시간 TB1 내지 TB2)에서는, 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이가 상대적으로 크기 때문에 고이득 신호(HGS)가 활성화되어 상대적으로 큰 조정 이득이 적용될 수 있으며, 따라서 출력 신호의 기울기가 상대적으로 크다. 위상 캡처(PHASE CAPTURE) 구간의 제2 구간(시간 TB2 내지 TB3)에서는, 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이가 상대적으로 작기 때문에 고이득 신호(HGS)가 비활성화되어 상대적으로 작은 단위 이득이 적용될 수 있으며, 따라서 출력 신호의 기울기가 상대적으로 작다.
본 발명의 다른 실시예에 따른 디지털 위상 고정 루프(600)는 기준 신호(FREF)와 피드백 입력 신호(FFEEDI)의 위상 차이가 미리 정해진 위상차보다 큰 경우(시간 T0 내지 TB2)에는 조정 이득을 적용하여 위상 및 주파수 조절 동작을 수행하고, 미리 정해진 위상차보다 작은 경우(시간 TB2 내지 TB3)에는 단위 이득을 적용하여 위상 및 주파수 조절 동작을 수행한다. 따라서, 디지털 위상 고정 루프(600)는 출력 신호의 고정 시간을 효과적으로 감소시킬 수 있다.
도 30 및 도 31을 참조하면, CASE C로 도시되는 바와 같이, 본 발명의 또 다른 실시예에 따른 디지털 위상 고정 루프(700)는 자동 주파수 조절기(750)를 이용하여 출력 신호의 초기 주파수를 조절하는 것을 제외하면 도 28의 디지털 위상 고정 루프(600)와 실질적으로 동일한 동작을 수행한다. 즉, 디지털 위상 고정 루프(700)는 주파수 캡처 구간(시간 T0 내지 TC2)의 제1 구간(시간 T0 내지 TC1)에서 자동 주파수 조절기(750)를 이용하여 출력 신호의 초기 주파수를 개략적으로 조절하며, 주파수 캡처 구간(시간 T0 내지 TC2)의 제2 구간(시간 TC1 내지 TC2)에서 출력 신호의 주파수를 조정 이득만큼 증가시키며, 위상 캡처 구간(시간 TC2 내지 TC4)의 제1 구간(시간 TC2 내지 TC3)에서 출력 신호의 주파수를 조정 이득만큼 감소시킨다. 디지털 위상 고정 루프(700)는 위상 캡처 구간(시간 TC2 내지 TC4)의 제2 구간(시간 TC3 내지 TC4)에서 출력 신호의 주파수를 단위 이득만큼 증가 또는 감소시켜 출력 신호의 위상 및 주파수를 정밀하게 조절하며, 위상 고정 구간(시간 TC4 이후)에서 출력 신호의 위상 및 주파수를 고정시킨다.
본 발명의 또 다른 실시예에 따른 디지털 위상 고정 루프(700)는 자동 주파수 조절기(750)를 포함하며, 디지털 위상 주파수 검출기(710)가 고이득 신호(HGS)를 발생하고 디지털 루프 필터(720)가 고이득 신호(HGS)에 기초하여 피드백 이득을 조절함으로써, 지터 또는 위상 노이즈에는 영향을 미치지 않고 출력 신호(FOUT)의 고정 시간만을 효과적으로 감소시킬 수 있다.
일 실시예에서, 주파수 캡처 구간의 소요 시간은 하기의 [수학식 2]를 만족할 수 있다.
[수학식 2]
Figure pat00002
상기의 [수학식 2]에서, GR은 상기 미리 정해진 이득 증가비(즉, n)를 나타내고, T1은 종래의 디지털 위상 고정 루프의 주파수 캡처 구간의 소요 시간(즉, T0 내지 TA1)을 나타내며, T2는 디지털 위상 고정 루프(600)의 주파수 캡처 구간의 소요 시간(즉, T0 내지 TB1)을 나타낸다. 디지털 위상 고정 루프(700)의 주파수 캡처 구간의 소요 시간(즉, T0 내지 TC2) 자동 주파수 조절기(750)의 구조 및 설계에 따라 더욱 감소될 수 있다.
도 32는 본 발명의 실시예들에 따른 디지털 위상 고정 루프를 포함하는 집적 회로를 나타내는 블록도이다.
도 32를 참조하면, 집적 회로(800)는 디지털 위상 고정 루프(810) 및 내부 회로(820)를 포함한다.
디지털 위상 고정 루프(810)는 기준 신호(FREF) 및 입력 신호(FIN) 중 하나에 기초하여 고정된 위상 및 주파수를 가지는 출력 신호(FOUT)를 발생한다. 상술한 바와 같이, 기준 신호(FREF)는 입력 신호(FIN)와 동일하거나 입력 신호(FIN)를 지연하여 발생될 수 있다. 디지털 위상 고정 루프(810)는 도 26, 도 28 및 도 30의 디지털 위상 고정 루프들(500, 600, 700) 중 하나일 수 있다.
내부 회로(820)는 출력 신호(FOUT)에 기초하여 미리 정해진 동작을 수행한다. 즉, 출력 신호(FOUT)는 내부 회로(820)를 구동시키는 클럭 신호로 사용될 수 있다. 내부 회로(820)는 검출 회로, 제어 회로, 구동 회로, 증폭 회로, 변환 회로, 퓨즈 회로 등과 같은 임의의 회로들 중 적어도 하나를 포함하여 구현될 수 있다.
일 실시예에서, 집적 회로(800)는 모바일 SoC(mobile system on chip), AP(application processor) SoC, 멀티미디어(multimedia) SoC 등과 같은 다양한 형태의 SoC들, 스마트 카드, DTV(digital TV), 프린터, 캠코더, 이미지 장치 등과 같은 다양한 애플리케이션에 적용될 수 있다.
도 33은 본 발명의 실시예들에 따른 디지털 위상 고정 루프를 포함하는 송신기를 나타내는 블록도이다.
도 33을 참조하면, 송신기(900)는 데이터 처리 회로(910), 주파수 합성기(920) 및 증폭기(930)를 포함한다. 송신기(900)는 예를 들어 폴라 송신기(polar transmitter)의 형태로 구현될 수 있다.
데이터 처리 회로(910)는 동상 신호(I)와 직교 신호(Q)로 구성되는 기저 대역 데이터(BASEBAND)를 처리하여 진폭 신호(A)와 위상 신호(P)로 분리한다. 일 실시예에서, 데이터 처리 회로(910)는 CORDIC(Coordinate Rotational Digital Computer)로 구현될 수 있으며, 좌표계상에서 I 신호축과 Q 신호축에 대한 좌표 성분으로 표시된 기저대역 데이터(BASEBAND)를 위상 성분(즉, 위상 신호(P))과 진폭 성분(즉, 진폭 신호(A))으로 변환할 수 있다.
주파수 합성기(920)는 기준 신호(FREF) 및 입력 신호(FIN) 중 하나와 위상 신호(P)에 기초하여 출력 신호(FOUT)를 생성한다. 즉, 주파수 합성기(920)는 위상 신호(P)에 기초하여 기준 신호(FREF) 및 입력 신호(FIN) 중 하나로부터 출력 신호(FOUT)를 생성한다. 일 실시예에서, 주파수 합성기(920)는 기준 신호(FREF) 및 입력 신호(FIN) 중 하나와 위상 신호(P)를 합산하는 가산기 및 상기 합산된 신호에 기초하여 출력 신호(FOUT)를 생성하는 디지털 위상 고정 루프를 포함하여 구현될 수 있다. 상기 디지털 위상 고정 루프는 도 26, 도 28 및 도 30의 디지털 위상 고정 루프들(500, 600, 700) 중 하나일 수 있다.
증폭기(930)는 출력 신호(FOUT)와 진폭 신호(A)를 합성하여 송신 신호(TS)를 출력한다. 즉, 증폭기(930)는 출력 신호(FOUT)를 수신하고 진폭 신호(A)에 부합하는 출력 레벨을 갖는 전송 신호(TS), 즉 반송파를 출력한다.
도 34는 본 발명의 실시예들에 따른 디지털 위상 고정 루프를 포함하는 메모리 장치를 나타내는 블록도이다.
도 34를 참조하면, 메모리 장치(1000)는 디지털 위상 동기 루프(1010), 메모리 코어(1020) 및 데이터 출력 버퍼(1030)를 포함한다.
메모리 장치(1000)는 예를 들어 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치들 및 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치들 중 하나일 수 있으며, 특히 DDR SDRAM 또는 GDDR SDRAM일 수 있다.
디지털 위상 고정 루프(1010)는 기준 신호(FREF) 및 입력 신호(FIN) 중 하나에 기초하여 고정된 위상 및 주파수를 가지는 출력 신호(FOUT)를 발생한다. 출력 신호(FOUT)는 메모리 장치(1000)를 구동시키는 클럭 신호로 사용될 수 있다. 디지털 위상 고정 루프(1010)는 도 26, 도 28 및 도 30의 디지털 위상 고정 루프들(500, 600, 700) 중 하나일 수 있다.
메모리 코어(1020)는 출력 신호(FOUT), 즉 클럭 신호에 기초하여 동작할 수 있다. 메모리 코어(1020)는 데이터 입력 버퍼(미도시)로부터 제공된 기입 데이터를 저장하고, 독출 데이터(DATA)를 생성하여 데이터 출력 버퍼(1030)에 제공한다. 도시하지는 않았지만, 메모리 코어(1020)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 어드레스 신호에 기초하여 상기 메모리 셀 어레이의 워드 라인 및 비트 라인을 선택하는 로우 디코더 및 컬럼 디코더, 및 선택된 메모리 셀들에 저장된 데이터를 감지하여 독출 데이터(DATA)를 생성하는 감지 증폭기를 포함할 수 있다.
데이터 출력 버퍼(1030)는 출력 신호(FOUT), 즉 클럭 신호에 응답하여 독출 데이터(DATA)를 출력 데이터(DOUT)로서 출력한다. 출력 데이터(DOUT)는 상기 클럭 신호에 동기하여 출력되고, 예를 들어 메모리 컨트롤러와 같은 외부 장치에 제공될 수 있다.
도 35는 도 34의 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 35를 참조하면, 시스템(1100)은 프로세서(1110), 메모리 장치(1120), 사용자 인터페이스(1130), 저장 장치(1140), 입출력 장치(1150) 및 전원 장치(1160)를 포함할 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라서, 프로세서(1110)는 마이크로프로세서(microprocessor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1110)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(1120), 사용자 인터페이스(1130), 저장 장치(1140) 및 입출력 장치(1150)에 연결되어 통신을 수행할 수 있다. 실시예에 따라서, 프로세서(1110)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
한편, 프로세서(1110)는 싱글 코어(single core) 또는 멀티 코어(multi core)의 형태로 구현될 수 있다. 예를 들어, ARM 코어 프로세서는 약 1GHz 미만의 시스템 클럭을 이용하여 동작하는 경우에 싱글 코어의 형태로 구현될 수 있고, 약 1GHz 이상의 시스템 클럭을 이용하여 고속으로 동작하는 차세대 프로세서의 경우에 멀티 코어의 형태로 구현될 수 있다. 또한, 상기와 같은 차세대 ARM 코어 프로세서는 AXI(Advanced eXtensible Interface) 버스를 통하여 주변 장치들과 통신을 수행할 수 있다.
메모리 장치(1120)는 시스템(1100)의 동작에 필요한 데이터를 저장할 수 있으며, 도 34의 메모리 장치(1000)일 수 있다. 즉, 메모리 장치(1120)는 도 26, 도 28 및 도 30의 디지털 위상 고정 루프들(500, 600, 700) 중 하나를 포함하여 구현될 수 있다.
사용자 인터페이스(1130)는 사용자가 시스템(1100)을 동작시키는데 필요한 다양한 수단을 포함할 수 있다. 저장 장치(1140)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive) 및 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1150)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(1160)는 시스템(1100)의 동작에 필요한 동작 전압을 공급할 수 있다.
도시되지는 않았지만, 시스템(1100)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 또한 시스템(1100)은 베이스밴드 칩셋(baseband chipset), 응용 칩셋(application chip set) 및 이미지 센서 등을 더 포함할 수 있다. 한편, 시스템(1100)은 임의의 컴퓨팅 시스템으로 해석되어야 할 것이다.
본 발명은 위상 및 주파수가 고정된 출력 신호(예를 들어, 클럭 신호)를 필요로 하는 임의의 집적 회로, 송신기 및 반도체 장치 등과 이를 포함하는 전자 기기 및 전자 시스템에 유용하게 이용될 수 있다. 특히 본 발명은 모바일 SoC(mobile system on chip), AP(application processor) SoC, 멀티미디어(multimedia) SoC, 스마트 카드, DTV(digital TV), 프린터, 캠코더, 이미지 장치 등과 같은 다양한 애플리케이션에 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (23)

  1. 기준 신호 및 피드백 입력 신호의 에지를 검출하여 기준 에지 신호 및 피드백 에지 신호를 발생하는 검출부;
    상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 검출부를 초기화시키는 리셋 신호를 발생하는 리셋부; 및
    상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 제1 위상 비교 신호 및 제2 위상 비교 신호를 발생하는 위상 비교부를 포함하고, 상기 위상 비교부는,
    상기 기준 에지 신호를 수신하는 데이터 입력단 및 상기 피드백 에지 신호를 수신하는 클럭 입력단을 구비하고, 제1 비교 신호를 출력하는 제1 플립플롭;
    상기 피드백 에지 신호를 수신하는 데이터 입력단 및 상기 기준 에지 신호를 수신하는 클럭 입력단을 구비하고, 제2 비교 신호를 출력하는 제2 플립플롭; 및
    상기 제1 비교 신호 및 상기 제2 비교 신호를 래치하여 상기 제1 위상 비교 신호 및 상기 제2 위상 비교 신호를 발생하는 래치 블록을 포함하는 디지털 위상 주파수 검출기.
  2. 제 1 항에 있어서,
    상기 제1 위상 비교 신호 및 상기 제2 위상 비교 신호는 서로 상보적으로 활성화되며,
    상기 제1 위상 비교 신호는 상기 피드백 입력 신호의 위상이 상기 기준 신호의 위상보다 늦는(lag) 경우에 활성화되고, 상기 제2 위상 비교 신호는 상기 피드백 입력 신호의 위상이 상기 기준 신호의 위상보다 앞서는(lead) 경우에 활성화되는 것을 특징으로 하는 디지털 위상 주파수 검출기.
  3. 제 2 항에 있어서,
    상기 제1 위상 비교 신호는 상기 피드백 에지 신호가 활성화되는 시점에 상기 기준 에지 신호의 논리 레벨에 상응하도록 동기화되고, 상기 제2 위상 비교 신호는 상기 기준 에지 신호가 활성화되는 시점에 상기 피드백 에지 신호의 논리 레벨에 상응하도록 동기화되며,
    상기 리셋 신호는 상기 기준 에지 신호 및 상기 피드백 에지 신호가 모두 활성화된 경우에 활성화되고, 상기 기준 에지 신호 및 상기 피드백 에지 신호는 상기 리셋 신호가 활성화된 경우에 비활성화되는 것을 특징으로 하는 디지털 위상 주파수 검출기.
  4. 제 1 항에 있어서, 상기 검출부는,
    상기 기준 신호의 상승 에지 및 하강 에지 중 하나에 응답하여 활성화되고 상기 리셋 신호에 응답하여 비활성화되는 상기 기준 에지 신호를 발생하는 제3 플립플롭; 및
    상기 피드백 입력 신호의 상승 에지 및 하강 에지 중 하나에 응답하여 활성화되고 상기 리셋 신호에 응답하여 비활성화되는 상기 피드백 에지 신호를 발생하는 제4 플립플롭을 포함하는 것을 특징으로 하는 디지털 위상 주파수 검출기.
  5. 제 1 항에 있어서, 상기 리셋부는,
    상기 기준 에지 신호, 상기 피드백 에지 신호 및 검출 인에이블 신호에 대하여 논리 연산을 수행하여 상기 리셋 신호를 발생하는 적어도 하나의 논리 소자를 포함하는 것을 특징으로 하는 디지털 위상 주파수 검출기.
  6. 제 1 항에 있어서,
    상기 기준 신호 및 상기 피드백 입력 신호 중 하나를 기초로 상기 제1 위상 비교 신호 및 상기 제2 위상 비교 신호를 동기화하여 제1 위상 비교 출력 신호 및 제2 위상 비교 출력 신호를 발생하는 동기화부를 더 포함하는 것을 특징으로 하는 디지털 위상 주파수 검출기.
  7. 제 6 항에 있어서, 상기 동기화부는,
    상기 기준 신호 및 상기 피드백 입력 신호 중 하나를 수신하는 클럭 입력단 및 상기 제1 위상 비교 신호를 수신하는 데이터 입력단을 구비하고, 상기 제1 위상 비교 출력 신호를 출력하는 제3 플립플롭; 및
    상기 기준 신호 및 상기 피드백 입력 신호 중 하나를 수신하는 클럭 입력단 및 상기 제2 위상 비교 신호를 수신하는 데이터 입력단을 구비하고, 상기 제2 위상 비교 출력 신호를 출력하는 제4 플립플롭을 포함하는 것을 특징으로 하는 디지털 위상 주파수 검출기.
  8. 입력 신호에 기초하여 리드 기준 신호, 기준 신호 및 래그 기준 신호를 발생하는 기준 신호 생성부;
    상기 기준 신호 및 피드백 입력 신호에 기초하여 기준 에지 신호 및 피드백 에지 신호를 발생하고, 상기 기준 신호와 상기 피드백 입력 신호의 위상 차이를 나타내는 제1 위상 비교 신호 및 제2 위상 비교 신호를 발생하는 위상 비교 신호 생성부; 및
    상기 리드 기준 신호, 상기 래그 기준 신호, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 기준 신호와 상기 피드백 입력 신호의 위상 차이가 미리 정해진 위상차보다 큰지 여부를 나타내는 고이득 신호를 발생하는 이득 조절부를 포함하는 것을 특징으로 하는 디지털 위상 주파수 검출기.
  9. 제 8 항에 있어서,
    상기 리드 기준 신호는 상기 기준 신호와 동일한 파형을 가지고 상기 기준 신호보다 앞서는 위상을 가지고, 상기 래그 기준 신호는 상기 기준 신호와 동일한 파형을 가지고 상기 기준 신호보다 늦는 위상을 가지며,
    상기 고이득 신호는 상기 피드백 입력 신호의 위상이 상기 리드 기준 신호의 위상보다 앞서거나, 상기 피드백 입력 신호의 위상이 상기 래그 기준 신호의 위상보다 늦는 경우에 활성화되는 것을 특징으로 하는 디지털 위상 주파수 검출기.
  10. 제 8 항에 있어서, 상기 이득 조절부는,
    상기 리드 기준 신호, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 피드백 입력 신호의 위상이 상기 리드 기준 신호의 위상보다 앞서는지 여부를 나타내는 하이 리드 신호를 발생하는 리드 검출부;
    상기 래그 기준 신호, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 피드백 입력 신호의 위상이 상기 래그 기준 신호의 위상보다 늦는지 여부를 나타내는 하이 래그 신호를 발생하는 래그 검출부; 및
    상기 하이 리드 신호 및 상기 하이 래그 신호에 기초하여 상기 고이득 신호를 발생하는 고이득 신호 생성부를 포함하는 것을 특징으로 하는 디지털 위상 주파수 검출기.
  11. 제 10 항에 있어서, 상기 리드 검출부는,
    상기 리드 기준 신호의 에지를 검출하여 리드 에지 신호를 발생하는 리드 검출 블록;
    상기 리드 에지 신호, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 대하여 논리 연산을 수행하여 리드 신호를 발생하는 논리 연산 블록; 및
    상기 리드 에지 신호를 기초로 상기 리드 신호를 동기화하여 상기 하이 리드 신호를 발생하는 리드 출력 블록을 포함하는 것을 특징으로 하는 디지털 위상 주파수 검출기.
  12. 제 10 항에 있어서, 상기 래그 검출부는,
    상기 래그 기준 신호의 에지를 검출하여 래그 에지 신호를 발생하는 래그 검출 블록;
    상기 래그 에지 신호, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 대하여 논리 연산을 수행하여 래그 신호를 발생하는 논리 연산 블록; 및
    상기 래그 에지 신호를 기초로 상기 래그 신호를 동기화하여 상기 하이 래그 신호를 발생하는 래그 출력 블록을 포함하는 것을 특징으로 하는 디지털 위상 주파수 검출기.
  13. 제 10 항에 있어서, 상기 이득 조절부는,
    상기 기준 신호 및 상기 피드백 입력 신호 중 하나를 기초로 상기 고이득 신호를 동기화하여 고이득 출력 신호를 발생하는 이득 동기화부를 더 포함하는 것을 특징으로 하는 디지털 위상 주파수 검출기.
  14. 제 8 항에 있어서,
    상기 리드 기준 신호는 제1 내지 제n(단, n은 2이상의 자연수) 리드 기준 신호들을 포함하고, 상기 제1 내지 제n 리드 기준 신호들은 n이 증가할수록 상기 기준 신호보다 미리 설정된 값만큼 앞서는 위상을 각각 가지며,
    상기 래그 기준 신호는 제1 내지 제n 래그 기준 신호들을 포함하고, 상기 제1 내지 제n 래그 기준 신호들은 n이 증가할수록 상기 기준 신호보다 상기 미리 설정된 값만큼 늦는 위상을 각각 가지는 것을 특징으로 하는 디지털 위상 주파수 검출기.
  15. 제 14 항에 있어서, 상기 이득 조절부는,
    상기 제1 내지 제n 리드 기준 신호들 중 하나, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 피드백 입력 신호가 상기 제1 내지 제n 리드 기준 신호들 중 상응하는 리드 기준 신호보다 앞서는 위상을 가지는지 여부를 나타내는 제1 내지 제n 하이 리드 신호들을 각각 발생하는 제1 내지 제n 리드 검출부들;
    상기 제1 내지 제n 래그 기준 신호들 중 하나, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 피드백 입력 신호가 상기 제1 내지 제n 래그 기준 신호들 중 상응하는 래그 기준 신호보다 늦는 위상을 가지는지 여부를 나타내는 제1 내지 제n 하이 래그 신호들을 각각 발생하는 제1 내지 제n 래그 검출부들; 및
    상기 제1 내지 제n 하이 리드 신호들 중 하나 및 상응하는 상기 제1 내지 제n 하이 래그 신호들 중 하나에 기초하여 제1 내지 제n 고이득 신호들을 각각 발생하는 제1 내지 제n 고이득 신호 생성부들을 포함하는 것을 특징으로 하는 디지털 위상 주파수 검출기.
  16. 제 8 항에 있어서,
    상기 위상 비교 신호 생성부는 상기 기준 신호 및 상기 피드백 입력 신호의 에지를 검출하여 기준 에지 신호 및 피드백 에지 신호를 발생하고, 상기 피드백 에지 신호를 기초로 상기 기준 에지 신호를 동기화하여 상기 제1 위상 비교 신호를 발생하며, 상기 기준 에지 신호를 기초로 상기 피드백 에지 신호를 동기화하여 상기 제2 위상 비교 신호를 발생하는 것을 특징으로 하는 디지털 위상 주파수 검출기.
  17. 제 8 항에 있어서,
    상기 제1 위상 비교 신호 및 상기 제2 위상 비교 신호 중 하나와 상기 고이득 신호에 기초하여, 상기 고이득 신호가 활성화된 경우에 상대적으로 큰 디지털 값을 가지고 상기 고이득 신호가 비활성화된 경우에 상대적으로 작은 디지털 값을 가지는 선택 이득 신호를 발생하는 이득 선택부를 더 포함하는 것을 특징으로 하는 디지털 위상 주파수 검출기.
  18. 입력 신호에 기초하여 리드 기준 신호, 기준 신호 및 래그 기준 신호를 발생하는 단계;
    상기 기준 신호 및 피드백 입력 신호에 기초하여 기준 에지 신호 및 피드백 에지 신호를 발생하는 단계;
    상기 리드 기준 신호, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 피드백 입력 신호의 위상이 상기 리드 기준 신호의 위상보다 앞서는지 여부를 나타내는 하이 리드 신호를 발생하는 단계;
    상기 래그 기준 신호, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 피드백 입력 신호의 위상이 상기 래그 기준 신호의 위상보다 늦는지 여부를 나타내는 하이 래그 신호를 발생하는 단계; 및
    상기 하이 리드 신호 및 상기 하이 래그 신호에 기초하여 상기 피드백 입력 신호가 단위 이득 또는 상기 단위 이득보다 큰 조정 이득을 기초로 보정되는지 여부를 나타내는 고이득 신호를 발생하는 단계를 포함하는 디지털 위상 주파수 검출 방법.
  19. 제 18 항에 있어서, 상기 고이득 신호는 상기 피드백 입력 신호의 위상이 상기 리드 기준 신호의 위상보다 앞서거나 상기 피드백 입력 신호의 위상이 상기 래그 기준 신호의 위상보다 늦는 경우에 활성화되며,
    상기 고이득 신호가 활성화된 경우에 상기 조정 이득에 상응하고 상기 고이득 신호가 비활성화된 경우에 상기 단위 이득에 상응하는 선택 이득 신호를 발생하는 단계를 더 포함하는 것을 특징으로 하는 디지털 위상 주파수 검출 방법.
  20. 기준 신호 및 피드백 입력 신호에 기초하여 상기 기준 신호와 상기 피드백 입력 신호의 위상 차이를 나타내는 제1 위상 비교 신호 및 제2 위상 비교 신호를 발생하는 디지털 위상 주파수 검출기;
    상기 제1 위상 비교 신호 및 상기 제2 위상 비교 신호 중 하나에 기초하여 출력 신호의 위상 및 주파수를 조절하기 위한 디지털 제어 신호를 발생하는 디지털 루프 필터;
    상기 디지털 제어 신호에 상응하는 위상 및 주파수를 가지는 상기 출력 신호를 발생하는 디지털 제어 발진기; 및
    상기 출력 신호를 분주하여 상기 피드백 입력 신호를 발생하는 분주기를 포함하고,
    상기 디지털 위상 주파수 검출기는,
    상기 기준 신호 및 상기 피드백 입력 신호의 에지를 검출하여 기준 에지 신호 및 피드백 에지 신호를 발생하는 검출부;
    상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 검출부를 초기화시키는 리셋 신호를 발생하는 리셋부;
    상기 기준 에지 신호를 수신하는 데이터 입력단 및 상기 피드백 에지 신호를 수신하는 클럭 입력단을 구비하고, 제1 비교 신호를 출력하는 제1 플립플롭;
    상기 피드백 에지 신호를 수신하는 데이터 입력단 및 상기 기준 에지 신호를 수신하는 클럭 입력단을 구비하고, 제2 비교 신호를 출력하는 제2 플립플롭; 및
    상기 제1 비교 신호 및 상기 제2 비교 신호를 래치하여 상기 제1 위상 비교 신호 및 상기 제2 위상 비교 신호를 발생하는 래치부를 포함하는 디지털 위상 고정 루프.
  21. 입력 신호에 기초하여 리드 기준 신호, 기준 신호 및 래그 기준 신호를 발생하고, 상기 기준 신호 및 피드백 입력 신호에 기초하여 기준 에지 신호 및 피드백 에지 신호를 발생하고 상기 기준 신호와 상기 피드백 입력 신호의 위상 차이를 나타내는 제1 위상 비교 신호 및 제2 위상 비교 신호를 발생하며, 상기 리드 기준 신호, 상기 래그 기준 신호, 상기 기준 에지 신호 및 상기 피드백 에지 신호에 기초하여 상기 기준 신호와 상기 피드백 입력 신호의 위상 차이가 미리 정해진 위상차보다 큰지 여부를 나타내는 고이득 신호를 발생하는 디지털 위상 주파수 검출기;
    상기 제1 위상 비교 신호 및 상기 제2 위상 비교 신호 중 하나와 상기 고이득 신호에 기초하여 출력 신호의 위상 및 주파수를 조절하기 위한 디지털 제어 신호를 발생하는 디지털 루프 필터;
    상기 디지털 제어 신호에 상응하는 위상 및 주파수를 가지는 상기 출력 신호를 발생하는 디지털 제어 발진기; 및
    상기 출력 신호를 분주하여 상기 피드백 입력 신호를 발생하는 분주기를 포함하는 디지털 위상 고정 루프.
  22. 제 21 항에 있어서, 상기 출력 신호의 초기 기울기는 상기 출력 신호의 최종 기울기보다 큰 것을 특징으로 하는 디지털 위상 고정 루프.
  23. 제 21 항에 있어서,
    상기 기준 신호 및 상기 피드백 입력 신호에 기초하여 상기 출력 신호의 초기 주파수를 조절하기 위한 자동 디지털 제어 신호를 발생하는 자동 주파수 조절기를 더 포함하는 것을 특징으로 하는 디지털 위상 고정 루프.
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