DE102011089867B4

DE102011089867B4 - Digitaler Phasenfrequenzdetektor, Verfahren zum Detektieren einer Phase und einer Frequenz eines Ausgabesignals und digitale Phasenregelschleife

Info

Publication number: DE102011089867B4
Application number: DE102011089867.0A
Authority: DE
Inventors: Jong-Phil Hong; Ji-Hyun Kim; Jae-Jin Park
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2011-01-13
Filing date: 2011-12-23
Publication date: 2020-04-02
Anticipated expiration: 2031-12-24
Also published as: JP2012147426A; CN102594341B; KR101750414B1; JP5868694B2; KR20120082106A; US8634511B2; DE102011089867A1; US20120183104A1; CN102594341A

Abstract

Digitaler Phasenfrequenzdetektor (PFD) (100), umfassend:- eine Detektionseinheit (110), die dazu ausgebildet ist, eine Flanke eines Referenzsignals (FREF) und eine Flanke eines Rückkopplungseingabesignals (FFEEDI) zu detektieren, um ein Referenzflankensignal (RES) und ein Rückkopplungsflankensignal (FES) zu erzeugen,- eine Rücksetzeinheit (130), die dazu ausgebildet ist, ein Rücksetzsignal (RST) zu erzeugen, das die Detektionseinheit (110) basierend auf dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) zurücksetzt, und- eine Phasenvergleichseinheit (120), die dazu ausgebildet ist, ein erstes Phasenvergleichssignal (PCS1) und ein zweites Phasenvergleichssignal (PCS2) basierend auf dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) zu erzeugen, wobei die Phasenvergleichseinheit (120) umfasst:- ein erstes Flip-Flop (122) mit einem Dateneingabeanschluss, der dazu ausgebildet ist, das Referenzflankensignal (RES) zu empfangen, und einem Takteingabeanschluss, der dazu ausgebildet ist, das Rückkopplungsflankensignal (FES) zu empfangen, und das dazu ausgebildet ist, ein erstes Vergleichssignal (CS1) basierend auf dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) zu erzeugen,- ein zweites Flip-Flop (124) mit einem Dateneingabeanschluss, der dazu ausgebildet ist, das Rückkopplungsflankensignal (FES) zu empfangen, und einem Takteingabeanschluss, der dazu ausgebildet ist, das Referenzflankensignal (RES) zu empfangen, und das dazu ausgebildet ist, ein zweites Vergleichssignal (CS2) basierend auf dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) zu erzeugen, und- einen Latch-Block (126), der dazu ausgebildet ist, das erste Vergleichssignal (CS1) und das zweite Vergleichssignal (CS2) zwischenzuspeichern, um das erste Phasenvergleichssignal (PCS1) und das zweite Phasenvergleichssignal (PCS2) zu erzeugen.

Description

Die vorliegende Erfindung betrifft einen Phasenfrequenzdetektor, und insbesondere einen digitalen Phasenfrequenzdetektor (PFD), eine digitale Phasenregelschleife (Phase-Locked Loop, PLL) mit dem digitalen Phasenfrequenzdetektor und ein Verfahren zum digitalen Detektieren einer Phase und einer Frequenz eines Ausgabesignals.
Eine Phasenregelschleife oder Phasenverriegelungsschleife (PLL) wird verbreitet dazu verwendet, ein Signal mit einer festgelegten Phase und einer festgelegten Frequenz zu erzeugen. Eine herkömmliche PLL ist durch analoge Schaltkreise ausgebildet, die einen Phasenfrequenzdetektor (PFD), der die Phase von zwei Eingabesignalen vergleicht, eine Ladungspumpe, ein Schleifenfilter, einen spannungsgesteuerten Oszillator und einen Teiler beinhalten. Die herkömmliche analoge PLL erreicht jedoch in der Regel eine geringe Genauigkeit und ist in hohem Maß auf externes Rauschen empfindlich. Um diese Punkte bei analogen Schaltungen zu vermeiden, wurde eine digitale PLL vorgeschlagen, die durch digitale Schaltungen implementiert ist. Üblicherweise wird in der digitalen PLL ein digitaler PFD verwendet, der mit dem PFD der analogen PLL korrespondiert. Die Leistungsfähigkeit der digitalen PLL hängt von der Leistungsfähigkeit des digitalen PFD ab.
Die Offenlegungsschrift JP 07-321645 A offenbart einen Phasenkomparator, der dazu dient, ein Phasendifferenzsignal auszugeben, das von Spitzenrauschen und einer Phasendifferenzstörung befreit ist. Die Patentschrift DE 102 53 879 B4 offenbart einen Phasendetektor für einen Verzögerungsregelkreis zur Kompensation einer Phasendifferenz zwischen einem Referenztaktsignal und einem Rückkopplungstaktsignal unter Verwendung zweier Flip-Flops und eines Rücksetzschaltkreises. Die Offenlegungsschrift US 2004/0178834 A1 offenbart eine integrierte Phasenregelkreisschaltung mit einem speziell konfigurierten Phasendetektor unter Verwendung zweier Flip-Flops.
Der Erfindung liegt die technische Aufgabe zugrunde, einen digitalen Phasenfrequenzdetektor, ein Verfahren zum Detektieren einer Phase und einer Frequenz eines Ausgabesignals und eine digitale Phasenregelschleife zur Verfügung zu stellen, die dazu geeignet sind, die Phase und die Frequenz eines Ausgabesignals akkurat zu detektieren und bevorzugt zu einer relativ geringen Gerätegröße und einer hohen Betriebsgeschwindigkeit führen.
Die Erfindung löst diese Aufgabe dadurch, dass sie einen digitalen Phasenfrequenzdetektor mit den Merkmalen des Anspruch 1, 8 oder 24, ein Verfahren zum Detektieren einer Phase und einer Frequenz eines Ausgabesignals mit den Merkmalen des Anspruch 18 und eine digitale Phasenregelschleife mit den Merkmalen des Anspruch 20 oder 21 zur Verfügung stellt.
Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme zum Inhalt dieser Beschreibung gemacht wird, um unnötige Textwiederholungen zu vermeiden.
Gemäß beispielhafter Ausführungsformen des erfinderischen Konzepts wird ein digitaler Phasenfrequenzdetektor (PFD), der dazu geeignet ist, eine Phase und eine Frequenz eines Ausgabesignals akkurat zu detektieren und relativ geringe Abmessungen und eine hohe Betriebsgeschwindigkeit aufweist, zur Verfügung gestellt.
Beispielhafte Ausführungsformen stellen auch eine digitale Phasenregelschleife (PLL) zur Verfügung, die den digitalen PFD umfasst und dazu geeignet ist, eine effektive Verriegelung von einer Phase und einer Frequenz eines Ausgabesignals zu erreichen.
Beispielhafte Ausführungsformen stellen weiter ein Verfahren zum Detektieren einer Phase und einer Frequenz eines Ausgabesignals zur Verfügung.
Gemäß einer beispielhaften Ausführungsform wird ein digitaler Phasenfrequenzdetektor (PFD) zur Verfügung gestellt. Eine Detektionseinheit ist dazu ausgebildet, eine Flanke eines Referenzsignals und eine Flanke eines Rückkopplungseingabesignals zu detektieren, um ein Referenzflankensignal und ein Rückkopplungsflankensignal zu erzeugen. Eine Rücksetzeinheit (Resteinheit) ist dazu ausgebildet, ein Rücksetzsignal zu erzeugen, das die Detektionseinheit basierend auf dem Referenzflankensignal und dem Rückkopplungsflankensignal zurücksetzt. Eine Phasenvergleichseinheit ist dazu ausgebildet, ein erstes Phasenvergleichssignal und ein zweites Phasenvergleichssignal basierend auf dem Referenzflankensignal und dem Rückkopplungsflankensignal zu erzeugen. Die Phasenvergleichseinheit beinhaltet ein erstes Flip-Flop mit einem Dateneingabeanschluss, der dazu ausgebildet ist, das Referenzflankensignal zu empfangen, und einem Takteingabeanschluss, der dazu ausgebildet ist, das Rückkopplungsflankensignal zu empfangen, und das dazu ausgebildet ist, ein erstes Vergleichssignal basierend auf dem Referenzflankensignal und dem Rückkopplungsflankensignal zu erzeugen, ein zweites Flip-Flop mit einem Dateneingabeanschluss, der dazu ausgebildet ist, das Rückkopplungsflankensignal zu empfangen, und einem Takteingabeanschluss, der dazu ausgebildet ist, das Referenzflankensignal zu empfangen, und das dazu ausgebildet ist, ein zweites Vergleichssignal basierend auf dem Referenzflankensignal und dem Rückkopplungsflankensignal zu erzeugen, und einen Latch-Block (Zwischenspeicherblock), der dazu ausgebildet ist, das erste Vergleichssignal und das zweite Vergleichssignal zwischenzuspeichern, um das erste Phasenvergleichssignal und das zweite Phasenvergleichssignal zu erzeugen.
Beim Aktivieren des ersten Phasenvergleichssignals und des zweiten Phasenvergleichssignals können diese zueinander komplementär sein. Das erste Phasenvergleichssignal kann aktiviert werden, wenn eine Phase des Rückkopplungseingabesignals einer Phase des Referenzsignals nacheilt, und das zweite Phasenvergleichssignal kann aktiviert werden, wenn eine Phase des Rückkopplungseingabesignals einer Phase des Referenzsignals vorauseilt.
Das erste Phasenvergleichssignal kann mit dem Rückkopplungsflankensignal synchronisiert werden, so dass ein logischer Pegel des ersten Phasenvergleichssignals korrespondierend zu einem logischen Pegel des Referenzflankensignals an einem Aktivierungszeitpunkt des Rückkopplungsflankensignals bestimmt wird, und das zweite Phasenvergleichssignal kann mit dem Referenzflankensignal synchronisiert werden, so dass ein logischer Pegel des zweiten Phasenvergleichssignals korrespondierend zu einem logischen Pegel des Rückkopplungsflankensignals an einem Aktivierungszeitpunkt des Referenzflankensignals bestimmt wird. Das Rücksetzsignal kann aktiviert werden, wenn das Referenzflankensignal und das Rückkopplungsflankensignal aktiviert werden, und das Referenzflankensignal und das Rückkopplungsflankensignal können deaktiviert werden, nachdem das Rücksetzsignal aktiviert ist.
Die Detektionseinheit kann umfassen: ein drittes Flip-Flop, das dazu ausgebildet ist, das Referenzflankensignal basierend auf dem Referenzsignal und dem Rücksetzsignal zu erzeugen, wobei das Referenzflankensignal in Abhängigkeit von einer steigenden Flanke oder einer fallenden Flanke des Referenzflankensignals aktiviert wird und in Abhängigkeit von dem Rücksetzsignal deaktiviert wird, und ein viertes Flip-Flop, das dazu ausgebildet ist, das Rückkopplungsflankensignal basierend auf dem Rückkopplungseingabesignal und dem Rücksetzsignal zu erzeugen, wobei das Rückkopplungsflankensignal in Abhängigkeit von einer steigenden Flanke oder einer fallenden Flanke des Rückkopplungseingabesignals aktiviert wird und in Abhängigkeit von dem Rücksetzsignal deaktiviert wird.
Die Rücksetzeinheit kann mindestens ein Logikelement umfassen, das dazu ausgebildet ist, eine Logikoperation mit dem Referenzflankensignal, dem Rückkopplungsflankensignal und einem Detektionsfreigabesignal durchzuführen, um das Rücksetzsignal zu erzeugen.
Der digitale PFD kann weiter eine Synchronisationseinheit umfassen, die dazu ausgebildet ist, das erste Phasenvergleichssignal und das zweite Phasenvergleichssignal mit dem Referenzsignal oder dem Rückkopplungseingabesignal zu synchronisieren, um ein erstes Phasenvergleichsausgabesignal und ein zweites Phasenvergleichsausgabesignal zu erzeugen.
Die Synchronisationseinheit kann umfassen: ein drittes Flip-Flop mit einem Dateneingabeanschluss, der dazu ausgebildet ist, das erste Phasenvergleichssignal zu empfangen, und einem Takteingabeanschluss, der dazu ausgebildet ist, das Referenzsignal oder das Rückkopplungseingabesignal zu empfangen, und das dazu ausgebildet ist, das erste Phasenvergleichsausgabesignal basierend auf dem ersten Phasenvergleichssignal und dem Referenzsignal oder dem Rückkopplungseingabesignal zu erzeugen, und ein zweites Flip-Flop mit einem Dateneingabeanschluss, der dazu ausgebildet ist, das zweite Phasenvergleichssignal zu empfangen, und einem Takteingabeanschluss, der dazu ausgebildet ist, das Referenzsignal oder das Rückkopplungseingabesignal zu empfangen, und das dazu ausgebildet ist, das zweite Vergleichsausgabesignal basierend auf dem zweiten Phasenvergleichssignal und dem Referenzsignal oder dem Rückkopplungseingabesignal zu erzeugen.
Gemäß einer beispielhaften Ausführungsform umfasst ein digitaler Phasenfrequenzdetektor (PFD) eine Referenzsignalerzeugungseinheit, die dazu ausgebildet ist, ein Vorauseilreferenzsignal, ein Referenzsignal und ein Nacheilreferenzsignal basierend auf einem Eingabesignal zu erzeugen, eine Phasenvergleichssignalerzeugungseinheit, die dazu ausgebildet ist, ein Referenzflankensignal und ein Rückkopplungsflankensignal basierend auf dem Referenzsignal und einem Rückkopplungseingabesignal zu erzeugen, und die dazu ausgebildet ist, ein erstes Phasenvergleichssignal und ein zweites Phasenvergleichssignal basierend auf dem Referenzflankensignal und dem Rückkopplungsflankensignal zu erzeugen, wobei das erste und das zweite Phasenvergleichssignal anzeigen, ob eine Phase des Rückkopplungseingabesignals einer Phase des Referenzsignals vorauseilt oder nacheilt, und eine Verstärkungssteuereinheit, die dazu ausgebildet ist, ein Hochverstärkungssignal basierend auf dem Vorauseilreferenzsignal, dem Nacheilreferenzsignal, dem Referenzflankensignal und dem Rückkopplungsflankensignal zu erzeugen, wobei das Hochverstärkungssignal anzeigt, ob eine Phasendifferenz zwischen dem Referenzsignal und dem Rückkopplungseingabesignal größer als eine vorgegebene Phasendifferenz ist.
Eine Phase des Vorauseilreferenzsignals kann der Phase des Referenzsignals vorauseilen. Eine Phase des Nacheilreferenzsignals kann der Phase des Referenzsignals nacheilen und das Hochverstärkungssignal kann aktiviert werden, wenn die Phase des Rückkopplungseingabesignals der Phase des Vorauseilreferenzsignals vorauseilt oder der Phase des Nacheilreferenzsignals nacheilt.
Die Verstärkungssteuereinheit kann umfassen: eine Vorauseildetektionseinheit, die dazu ausgebildet ist, ein Hochvorauseilsignal basierend auf dem Vorauseilreferenzsignal, dem Referenzflankensignal und dem Rückkopplungsflankensignal zu erzeugen, wobei das Hochvorauseilsignal anzeigt, ob die Phase des Rückkopplungseingabesignals einer Phase des Vorauseilreferenzsignals vorauseilt, eine Nacheildetektionseinheit, die dazu ausgebildet ist, ein Hochnacheilsignal basierend auf dem Nacheilreferenzsignal, dem Referenzflankensignal und dem Rückkopplungsflankensignal zu erzeugen, wobei das Hochnacheilsignal anzeigt, ob die Phase des Rückkopplungseingabesignals einer Phase des Nacheilreferenzsignals nacheilt, und eine Hochverstärkungssignalerzeugungseinheit, die dazu ausgebildet ist, das Hochverstärkungssignal basierend auf dem Hochvorauseilsignal und dem Hochnacheilsignal zu erzeugen.
Die Vorauseildetektionseinheit kann umfassen: einen Vorauseildetektionsblock, der dazu ausgebildet ist, eine Flanke des Vorauseilreferenzsignals zu detektieren, um ein Vorauseilflankensignal zu erzeugen, einen Logikoperationsblock, der dazu ausgebildet ist, eine Logikoperation mit dem Vorauseilflankensignal, dem Referenzflankensignal und dem Rückkopplungsflankensignal durchzuführen, um ein Vorauseilsignal zu erzeugen, und einen Vorauseilausgabeblock, der dazu ausgebildet ist, das Vorauseilsignal mit dem Vorauseilflankensignal zu synchronisieren, um das Hochvorauseilsignal zu erzeugen.
Die Nacheildetektionseinheit kann umfassen: einen Nacheildetektionsblock, der dazu ausgebildet ist, eine Flanke des Nacheilreferenzsignals zu detektieren, um ein Nacheilflankensignal zu erzeugen, einen Logikoperationsblock, der dazu ausgebildet ist, eine Logikoperation mit dem Nacheilflankensignal, dem Referenzflankensignal und dem Rückkopplungsflankensignal durchzuführen, um ein Nacheilsignal zu erzeugen, und einen Nacheilausgabeblock, der dazu ausgebildet ist, das Nacheilsignal mit dem Nacheilflankensignal zu synchronisieren, um das Hochnacheilsignal zu erzeugen.
Die Verstärkungssteuereinheit kann weiter eine Verstärkungssynchronisationseinheit umfassen, die dazu ausgebildet ist, das Hochverstärkungssignal mit dem Referenzsignal oder dem Rückkopplungseingabesignal zu synchronisieren, um ein Hochverstärkungsausgabesignal zu erzeugen.
Das Vorauseilreferenzsignal kann erste bis n-te Vorauseilreferenzsignale umfassen, wobei n eine natürliche Zahl gleich oder größer als zwei ist, wobei eine Phase eines k-ten Vorauseilreferenzsignals einer Phase eines (k-1)-ten Vorauseilreferenzsignals um eine Einheitsphase vorauseilt, wobei k eine natürliche Zahl gleich oder größer als zwei und gleich oder kleiner als n ist. Das Nacheilreferenzsignal kann erste bis n-te Nacheilreferenzsignale umfassen, wobei eine Phase eines k-ten Nacheilreferenzsignals einer Phase eines (k-1)-ten Nacheilreferenzsignals um die Einheitsphase nacheilt.
Die Verstärkungssteuereinheit kann umfassen: erste bis n-te Vorauseildetektionseinheiten, wobei eine jeweilige Vorauseildetektionseinheit dazu ausgebildet ist, ein zugehöriges aus einem ersten bis n-ten Hochvorauseilsignal basierend auf einem zugehörigen ersten bis n-ten Vorauseilreferenzsignal, dem Referenzflankensignal und dem Rückkopplungsflankensignal zu erzeugen, wobei ein jeweiliges Hochvorauseilsignal anzeigt, ob die Phase des Rückkopplungseingabesignals einer Phase des zugehörigen ersten bis n-ten Vorauseilreferenzsignals vorauseilt, erste bis n-te Nacheildetektionseinheiten, wobei eine jeweilige Nacheildetektionseinheit dazu ausgebildet ist, ein zugehöriges eines ersten bis n-ten Hochnacheilsignals basierend auf einem zugehörigen ersten bis n-ten Nacheilreferenzsignal, dem Referenzflankensignal und dem Rückkopplungsflankensignal zu erzeugen, wobei ein jeweiliges Hochnacheilsignal anzeigt, ob die Phase des Rückkopplungseingabesignals einer Phase des zugehörigen ersten bis n-ten Nacheilreferenzsignals nacheilt, und erste bis n-te Hochverstärkungssignalerzeugungseinheiten, wobei eine jeweilige Hochverstärkungssignalerzeugungseinheit dazu ausgebildet ist, ein zugehöriges aus einem ersten bis n-ten Hochverstärkungssignal basierend auf dem zugehörigen der ersten bis n-ten Hochvorauseilsignale und dem zugehörigen der ersten bis n-ten Hochnacheilsignale zu erzeugen.
Die Phasenvergleichssignalerzeugungseinheit kann dazu ausgebildet sein, ein Referenzflankensignal und ein Rückkopplungsflankensignal durch Detektieren einer Flanke des Referenzsignals und einer Flanke des Rückkopplungseingabesignals zu erzeugen, um das erste Phasenvergleichssignal mit dem Rückkopplungsflankensignal zu synchronisieren, so dass ein logischer Pegel des ersten Phasenvergleichssignals mit einem logischen Pegel des Referenzflankensignals an einem Aktivierungszeitpunkt des Rückkopplungsflankensignals korrespondiert, und das zweite Phasenvergleichssignal mit dem Referenzflankensignal zu synchronisieren, so dass ein logischer Pegel des zweiten Phasenvergleichssignals mit einem logischen Pegel des Rückkopplungsflankensignals an einem Aktivierungszeitpunkt des Referenzflankensignals korrespondiert.
Der digitale PFD kann weiter umfassen: eine Verstärkungsauswahleinheit, die dazu ausgebildet ist, ein Auswahlverstärkungssignal basierend auf dem Hochverstärkungssignal und basierend auf dem ersten Phasenvergleichssignal oder dem zweiten Phasenvergleichssignal zu erzeugen, wobei das Auswahlverstärkungssignal einen ersten digitalen Wert aufweist, wenn das Hochverstärkungssignal deaktiviert ist, und einen zweiten digitalen Wert aufweist, wenn das Hochverstärkungssignal aktiviert ist, wobei ein Betrag des zweiten digitalen Werts größer ist als ein Betrag des ersten digitalen Werts.
Gemäß einer beispielhaften Ausführungsform wird ein Verfahren zum Detektieren einer Phase und einer Frequenz eines Ausgabesignals zur Verfügung gestellt. Basierend auf einem Eingabesignal werden ein Vorauseilreferenzsignal, ein Referenzsignal und ein Nacheilreferenzsignal erzeugt. Ein Referenzflankensignal und ein Rückkopplungsflankensignal werden basierend auf dem Referenzsignal und einem Rückkopplungseingabesignal erzeugt. Ein Hochvorauseilsignal wird basierend auf dem Vorauseilreferenzsignal, dem Referenzflankensignal und dem Rückkopplungsflankensignal erzeugt, wobei das Hochvorauseilsignal anzeigt, ob eine Phase des Rückkopplungseingabesignals einer Phase des Vorauseilreferenzsignals vorauseilt. Ein Hochnacheilsignal wird basierend auf dem Nacheilreferenzsignal, dem Referenzflankensignal und dem Rückkopplungsflankensignal erzeugt, wobei das Hochnacheilsignal anzeigt, ob die Phase des Rückkopplungseingabesignals einer Phase des Nacheilreferenzsignals nacheilt. Ein Hochverstärkungssignal wird basierend auf dem Vorauseilreferenzsignal, dem Nacheilreferenzsignal, dem Referenzflankensignal und dem Rückkopplungsflankensignal erzeugt, wobei das Hochverstärkungssignal anzeigt, ob das Rückkopplungseingabesignal kompensiert ist, basierend auf einer Einheitsverstärkung oder einer angepassten Verstärkung, die größer ist als die Einheitsverstärkung.
Das Hochverstärkungssignal kann aktiviert werden, wenn die Phase des Rückkopplungseingabesignals der Phase des Vorauseilreferenzsignals vorauseilt oder der Phase des Nacheilreferenzsignals nacheilt, und das Verfahren kann weiter ein Erzeugen eines Auswahlverstärkungssignals basierend auf dem Hochverstärkungssignal umfassen. Das Auswahlverstärkungssignal kann mit der eingestellten (angepassten) Verstärkung korrespondieren, wenn das Hochverstärkungssignal aktiviert ist, und mit der Einheitsverstärkung korrespondieren, wenn das Hochverstärkungssignal deaktiviert ist.
Gemäß einer beispielhaften Ausführungsform wird eine digitale Phasenregelschleife (PLL) zur Verfügung gestellt. Ein digitaler Phasenfrequenzdetektor (PFD) ist dazu ausgebildet, ein erstes Phasenvergleichssignal und ein zweites Phasenvergleichssignal basierend auf einem Referenzsignal und einem Rückkopplungseingabesignal zu erzeugen, wobei das erste und das zweite Phasenvergleichssignal anzeigen, ob eine Phase des Rückkopplungseingabesignals einer Phase des Referenzsignals vorauseilt oder nacheilt. Ein digitales Schleifenfilter ist dazu ausgebildet, ein digitales Steuersignal zum Einstellen einer Phase und einer Frequenz eines Ausgabesignals basierend auf dem ersten Phasenvergleichssignal und dem zweiten Phasenvergleichssignal zu erzeugen. Ein digital gesteuerter Oszillator ist dazu ausgebildet, das Ausgabesignal basierend auf dem digitalen Steuersignal zu erzeugen. Ein Teiler ist dazu ausgebildet, das Ausgabesignal zu teilen, um das Rückkopplungseingabesignal zu erzeugen. Der digitale PFD umfasst eine Detektionseinheit, die dazu ausgebildet ist, eine Flanke des Referenzsignals und eine Flanke des Rückkopplungseingabesignals zu detektieren, um ein Referenzflankensignal und ein Rückkopplungsflankensignal zu erzeugen, eine Rücksetzeinheit, die dazu ausgebildet ist, ein Rücksetzsignal (Resetsignal) zu erzeugen, um die Detektionseinheit basierend auf dem Referenzflankensignal und dem Rückkopplungsflankensignal zurückzusetzen, ein erstes Flip-Flop mit einem Dateneingabeanschluss, der dazu ausgebildet ist, das Referenzflankensignal zu empfangen, und einem Takteingabeanschluss, der dazu ausgebildet ist, das Rückkopplungsflankensignal zu empfangen, und das dazu ausgebildet ist, ein erstes Vergleichssignal basierend auf dem Referenzflankensignal und dem Rückkopplungsflankensignal zu erzeugen, ein zweites Flip-Flop mit einem Dateneingabeanschluss, der dazu ausgebildet ist, das Rückkopplungsflankensignal zu empfangen, und einem Takteingabeanschluss, der dazu ausgebildet ist, das Referenzflankensignal zu empfangen, und das dazu ausgebildet ist, ein zweites Vergleichssignal basierend auf dem Referenzflankensignal und dem Rückkopplungsflankensignal zu erzeugen, und eine Latcheinheit (Zwischenspeichereinheit), die dazu ausgebildet ist, das erste Vergleichssignal und das zweite Vergleichssignal zwischenzuspeichern, um das erste Phasenvergleichssignal und das zweite Phasenvergleichssignal zu erzeugen.
Gemäß einer beispielhaften Ausführungsform umfasst eine digitale Phasenregelschleife (PLL): einen digitalen Phasenfrequenzdetektor (PFD), der dazu ausgebildet ist, ein Vorauseilreferenzsignal, ein Referenzsignal und ein Nacheilreferenzsignal basierend auf einem Eingabesignal zu erzeugen, um ein Referenzflankensignal und ein Rückkopplungsflankensignal basierend auf dem Referenzsignal und einem Rückkopplungseingabesignal zu erzeugen, um ein erstes Phasenvergleichssignal und ein zweites Phasenvergleichssignal basierend auf dem Referenzflankensignal und dem Rückkopplungsflankensignal zu erzeugen, und ein Hochverstärkungssignal basierend auf dem Vorauseilreferenzsignal, dem Nacheilreferenzsignal, dem Referenzflankensignal und dem Rückkopplungsflankensignal zu erzeugen, wobei das erste und das zweite Phasenvergleichssignal anzeigen, ob eine Phase des Rückkopplungseingabesignals einer Phase des Referenzsignals vorauseilt oder nacheilt, wobei das Hochverstärkungssignal anzeigt, ob eine Phasendifferenz zwischen dem Referenzsignal und dem Rückkopplungseingabesignal größer als eine vorgegebene Phasendifferenz ist. Ein digitales Schleifenfilter ist dazu ausgebildet, ein digitales Steuersignal zum Einstellen einer Phase und einer Frequenz eines Ausgabesignals basierend auf dem Hochverstärkungssignal, dem ersten Phasenvergleichssignal und dem zweiten Phasenvergleichssignal zu erzeugen. Ein digital gesteuerter Oszillator (DCO, Digitally Controlled Oscillator) ist dazu ausgebildet, das Ausgabesignal basierend auf dem digitalen Steuersignal zu erzeugen. Ein Teiler ist dazu ausgebildet, das Ausgabesignal zu teilen, um das Rückkopplungseingabesignal zu erzeugen.
Ein anfänglicher Flankenwinkel einer Frequenz gegen eine Zeitbeziehung des Ausgabesignals kann größer sein als ein endgültiger Flankenwinkel einer Frequenz gegen eine Zeitbeziehung des Ausgabesignals.
Der digitale PLL kann weiter eine automatische Frequenzsteuereinheit umfassen, die dazu ausgebildet ist, ein automatisches digitales Steuersignal zu erzeugen, das eine anfängliche Frequenz des Ausgabesignals basierend auf dem Referenzsignal und dem Rückkopplungseingabesignal einstellt.
Gemäß einer beispielhaften Ausführungsform wird ein digitaler Phasenfrequenzdetektor zum Steuern einer digitalen Phasenregelschleife zur Verfügung gestellt. Eine Phasenvergleichssignalerzeugungseinheit ist dazu ausgebildet, ein erstes Phasenvergleichssignal und ein zweites Phasenvergleichssignal in Abhängigkeit von einem Referenzsignal und einem Rückkopplungssignal der Phasenregelschleife PLL zu erzeugen, wobei das erste Phasenvergleichssignal anzeigt, ob eine Phase des Rückkopplungssignals dem Referenzsignal nacheilt, und das zweite Phasenvergleichssignal anzeigt, ob eine Phase des Rückkopplungssignals der Phase des Referenzsignals vorauseilt. Eine Verstärkungssteuereinheit ist dazu ausgebildet, ein Hochverstärkungssignal in Abhängigkeit von einem Vorauseilreferenzsignal und einem Nacheilreferenzsignal zu erzeugen, wobei das Hochverstärkungssignal anzeigt, ob eine Phasendifferenz zwischen dem Referenzsignal und dem Rückkopplungssignal größer als eine vorgegebene Phasendifferenz ist. Eine Verstärkungsauswahleinheit ist dazu ausgebildet, ein Auswahlverstärkungssignal basierend auf dem Hochverstärkungssignal und basierend auf dem ersten Phasenvergleichssignal oder dem zweiten Phasenvergleichssignal zu erzeugen. Das Auswahlverstärkungssignal weist einen ersten digitalen Wert auf, wenn das Hochverstärkungssignal deaktiviert ist, und weist einen zweiten digitalen Wert auf, wenn das Hochverstärkungssignal aktiviert ist, wobei ein Betrag des zweiten digitalen Werts größer ist als ein Betrag des ersten digitalen Werts. Der erste digitale Wert und der zweite digitale Wert sind dazu ausgebildet, ein Einstellen einer Phase und einer Frequenz eines Ausgabesignals und des Rückkopplungssignals der Phasenregelschleife PLL zu steuern.
Vorteilhafte Ausführungsformen der Erfindung, die nachfolgend ausführlich beschrieben werden, sind in den Zeichnungen dargestellt, in denen:

1 ein Blockdiagramm zeigt, das einen digitalen Phasenfrequenzdetektor (PFD) gemäß einer beispielhaften Ausführungsform darstellt.
2 ein Blockdiagramm zeigt, das ein Beispiel einer Phasenvergleichseinheit darstellt, die im digitalen PFD von 1 vorgesehen ist.
3 ein Blockdiagramm zeigt, das ein Beispiel einer Detektionseinheit darstellt, die im digitalen PFD von 1 vorgesehen ist.
4 ein Blockdiagramm zeigt, das ein Beispiel einer Rücksetzeinheit darstellt, die im digitalen PFD von 1 vorgesehen ist.
5 und 6 Schaubilder zeigen, die die Betriebsweise des digitalen PFD von 1 beschreiben.
7 ein Blockdiagramm zeigt, das einen digitalen PFD gemäß einer beispielhaften Ausführungsform darstellt.
8 ein Blockdiagramm zeigt, das ein Beispiel einer Synchronisationseinheit darstellt, die im digitalen PFD von 7 vorgesehen ist.
9 ein Flussbild zeigt, das ein Verfahren zum Detektieren der Phase und Frequenz eines Ausgabesignals gemäß einer beispielhaften Ausführungsform darstellt.
10 ein Blockdiagramm zeigt, das einen digitalen PFD gemäß einer beispielhaften Ausführungsform darstellt.
11 ein Schaubild zeigt, das die Betriebsweise einer Referenzsignalerzeugungseinheit beschreibt, die im digitalen PFD von 10 vorgesehen ist.
12 ein Blockdiagramm zeigt, das ein Beispiel der Referenzsignalerzeugungseinheit darstellt, die im digitalen PFD von 10 vorgesehen ist.
13 ein Blockdiagramm zeigt, das ein Beispiel einer Verstärkungssteuereinheit darstellt, die im digitalen PFD von 10 vorgesehen ist.
14 ein Blockdiagramm zeigt, das ein detailliertes Beispiel der Verstärkungssteuereinheit von 13 darstellt.
15 und 16 Schaubilder zeigen, die die Betriebsweise des digitalen PFD von 10 beschreiben.
17 ein Blockdiagramm zeigt, das ein Beispiel der Verstärkungssteuereinheit darstellt, die im digitalen PFD von 10 vorgesehen ist.
18 ein Blockdiagramm zeigt, das ein Beispiel einer Verstärkungssynchronisationseinheit darstellt, die in der Verstärkungssteuereinheit von 17 vorgesehen ist.
19 ein Schaubild zeigt, das eine Betriebsweise der Referenzsignalerzeugungseinheit beschreibt, die im digitalen PFD von 10 vorgesehen ist,
20 ein Blockdiagramm zeigt, das ein Beispiel der Referenzsignalerzeugungseinheit darstellt, die im digitalen PFD von 10 vorgesehen ist.
21 ein Blockdiagramm zeigt, das ein Beispiel der Verstärkungssteuereinheit darstellt, die im digitalen PFD von 10 vorgesehen ist.
22 ein Flussbild zeigt, das ein Verfahren zum Detektieren der Phase und Frequenz eines Ausgabesignals gemäß einer beispielhaften Ausführungsform darstellt.
23 ein Blockdiagramm zeigt, das einen PFD gemäß einer beispielhaften Ausführungsform darstellt.
24 ein Blockdiagramm zeigt, das ein Beispiel einer Verstärkungsauswahleinheit darstellt, die im digitalen PFD von 23 vorgesehen ist.
25 ein Flussbild zeigt, das ein Verfahren zum Detektieren der Phase und Frequenz eines Ausgabesignals gemäß einer beispielhaften Ausführungsform darstellt.
26 ein Blockdiagramm zeigt, das eine digitale Phasenregelschleife (PLL) gemäß einer beispielhaften Ausführungsform darstellt.
27 ein Flussbild zeigt, das ein Verfahren zum Einstellen der Phase und Frequenz eines Ausgabesignals gemäß einer beispielhaften Ausführungsform darstellt.
28 ein Blockdiagramm zeigt, das eine digitale PLL gemäß einer beispielhaften Ausführungsform darstellt.
29 ein Flussbild zeigt, das ein Verfahren zum Einstellen der Phase und Frequenz eines Ausgabesignals gemäß einer beispielhaften Ausführungsform darstellt.
30 ein Blockdiagramm zeigt, das eine digitale PLL gemäß einer beispielhaften Ausführungsform darstellt.
31 ein Schaubild zum Beschreiben der Betriebsweise der digitalen PLL gemäß einer beispielhaften Ausführungsform darstellt.
32 ein Blockdiagramm zeigt, das eine integrierte Schaltung gemäß einer beispielhaften Ausführungsform darstellt.
33 ein Blockdiagramm zeigt, das eine Übertragungseinrichtung gemäß einer beispielhaften Ausführungsform darstellt.
34 ein Blockdiagramm zeigt, das eine Speichereinrichtung gemäß einer beispielhaften Ausführungsform darstellt.
35 ein Blockdiagramm zeigt, das ein elektronisches System gemäß einer beispielhaften Ausführungsform darstellt.

Es versteht sich, dass wenn ein Element als „verbunden“ oder „gekoppelt“ mit einem anderen Element bezeichnet ist, es mit dem anderen Element direkt verbunden oder gekoppelt sein kann oder dazwischen liegende Elemente vorhanden sein können. Wenn hingegen ein Element als „direkt verbunden“ oder „direkt gekoppelt“ mit einem anderen Element bezeichnet ist, sind keine dazwischen liegenden Elemente vorhanden. Andere Ausdrücke, die zum Beschreiben der Beziehung zwischen Elementen verwendet sind, sollten in gleicher Weise interpretiert werden (z. B. „zwischen“ und „direkt zwischen“, „angrenzend an“ und „direkt angrenzend an“ usw.).
1 zeigt ein Blockdiagramm, das einen digitalen Phasenfrequenzdetektor (PFD) gemäß einer beispielhaften Ausführungsform darstellt. Ein digitaler PFD 100 umfasst eine Detektionseinheit 110, eine Phasenvergleichseinheit 120 und eine Rücksetzeinheit 130.
Der digitale PFD 100 gemäß einigen beispielhaften Ausführungsformen kann in einer digitalen Phasenregelschleife (PLL) eingesetzt sein. Die digitale PLL kann eine Phase und eine Frequenz eines Ausgabesignals detektieren (d. h., eine Phasendifferenz und eine Frequenzdifferenz zwischen einem Eingabesignal und dem Ausgabesignal detektieren), wobei der digitale PFD 100 verwendet wird, und kann die Phase und die Frequenz des Ausgabesignals basierend auf dem Detektionsergebnis einstellen, um eine Verriegelung der Phase und der Frequenz des Ausgabesignals vorzunehmen.
Die Detektionseinheit 110 detektiert eine Flanke (z. B. eine Anstiegsflanke oder eine Abfallflanke) eines Referenzsignals FREF und eine Flanke eines Rückkopplungseingabesignals (Feedbackeingabesignals) FFEEDI, um ein Referenzflankensignal RES und ein Rückkopplungsflankensignal (Feedbackflankensignal) FES zu erzeugen. Zum Beispiel detektiert die Detektionseinheit 110 die Flanke des Referenzsignals FREF, um das Referenzflankensignal RES zu erzeugen, und detektiert die Flanke des Rückkopplungseingabesignals FFEEDI, um das Rückkopplungsflankensignal FES zu erzeugen.
Das Referenzsignal FREF kann mit dem Eingabesignal einer digitalen PLL korrespondieren, die den digitalen PFD 100 umfasst, und das Rückkopplungseingabesignal FFEEDI kann mit den Ausgabesignal der digitalen PLL korrespondieren. Beispielsweise kann das Referenzsignal FREF im Wesentlichen gleich dem Eingabesignal der digitalen PLL sein oder kann durch Verzögern des Eingabesignals der digitalen PLL erzeugt sein. Das Rückkopplungseingabesignal FFEEDI kann im Wesentlichen gleich dem Ausgabesignal der digitalen PLL sein oder kann durch Teilen des Ausgabesignals der digitalen PLL erzeugt sein. Das Referenzsignal FREF kann durch einen Kristalloszillator erzeugt sein, der ein Kristallmaterial verwendet, und kann eine festgelegte Frequenz aufweisen. Daher kann die Frequenz des Referenzsignals FREF als Referenzfrequenz für eine Frequenz des Rückkopplungseingabesignals FFEEDI verwendet werden.
In einer beispielhaften Ausführungsform kann das Referenzflankensignal RES in Abhängigkeit von einer Anstiegsflanke oder einer Abfallflanke des Referenzsignals FREF aktiviert werden und das Rückkopplungsflankensignal FES kann in Abhängigkeit von einer Anstiegsflanke oder ein Abfallflanke des Rückkopplungseingabesignals FFEEDI aktiviert werden. Wenn zum Beispiel das Referenzflankensignal RES in Abhängigkeit von der Anstiegsflanke des Referenzsignals FREF aktiviert wird, kann das Rückkopplungsflankensignal FES in Abhängigkeit von der Anstiegsflanke des Rückkopplungseingabesignals FFEEDI aktiviert werden. Wenn das Referenzflankensignal RES in Abhängigkeit von der Abfallflanke des Referenzsignals FREF aktiviert wird, kann das Rückkopplungsflankensignal FES in Abhängigkeit von der Abfallflanke des Rückkopplungseingabesignals FFEEDI aktiviert werden. Das Referenzflankensignal RES und das Rückkopplungsflankensignal FES können jeweils in Abhängigkeit von einem Rücksetzsignal RST deaktiviert werden.
Die hierin verwendeten Ausdrücke „aktiviert“ und „Aktivierung“ können angeben, dass ein Signal von einem ersten logischen Pegel in einen zweiten logischen Pegel übergeht, und die Ausdrücke „deaktiviert“ und „Deaktivierung“ können angeben, dass ein Signal vom zweiten logischen Pegel in den ersten logischen Pegel übergeht. Der erste logische Pegel kann ein niedriger logischer Pegel sein und der zweite logische Pegel kann ein hoher logischer Pegel sein.
Die Phasenvergleichseinheit 120 erzeugt ein erstes Phasenvergleichssignal PCS1 und ein zweites Phasenvergleichssignal PCS2 basierend auf dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES. Das erste und das zweite Phasenvergleichssignal PCS1 und PCS2 können eine Phasendifferenz und eine Frequenzdifferenz zwischen dem Rückkopplungseingabesignal FFEEDI und dem Referenzsignal FREF angeben. Mit anderen Worten, das erste und das zweite Phasenvergleichssignal PCS1 und PCS2 können angeben, ob eine Phase des Rückkopplungseingabesignals FFEEDI einer Phase des Referenzsignals FREF vorauseilt oder ihr nacheilt. Zum Beispiel kann das erste Phasenvergleichssignal PCS1 angeben, ob die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Referenzsignals FREF nacheilt, und das zweite Phasenvergleichssignal PCS2 kann angeben, ob die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Referenzsignals FREF vorauseilt.
In einer beispielhaften Ausführungsform können das erste Phasenvergleichssignal PCS1 und das zweite Phasenvergleichssignal PCS2 in Verbindung miteinander aktiviert werden. Der logische Pegel des ersten Phasenvergleichssignals PCS1 kann zum logischen Pegel des zweiten Phasenvergleichssignals PCS2 komplementär sein. Wenn beispielsweise die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Referenzsignals FREF nacheilt, kann das erste Phasenvergleichssignal PCS1 aktiviert werden, und das zweite Phasenvergleichssignal PCS2 kann deaktiviert werden. Wenn die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Referenzsignals FREF vorauseilt, kann das zweite Phasenvergleichssignal PCS2 aktiviert werden und das erste Phasenvergleichssignal PCS1 kann deaktiviert werden.
In einer beispielhaften Ausführungsform kann der digitale PFD 100 mit einem digitalen Bang-Bang-PFD (BBDPFD) ausgebildet sein, der eine Phasendifferenz und eine Frequenzdifferenz zwischen dem Referenzsignal FREF und dem Rückkopplungseingabesignal FFEEDI detektiert und das Detektionsergebnis in Form eines binären Kodes ausgibt.
2 zeigt ein Blockdiagramm, das ein Beispiel einer Phasenvergleichseinheit darstellt, die im digitalen PFD von 1 vorgesehen ist. Die Phasenvergleichseinheit 120 beinhaltet ein erstes Flip-Flop 122, ein zweites Flip-Flop 124 und einen Latch-Block (Zwischenspeicherblock) 126.
Das erste Flip-Flop 122 umfasst einen Dateneingabeanschluss, der das Referenzflankensignal RES empfängt, und einen Takteingabeanschluss, der das Rückkopplungsflankensignal FES empfängt, und erzeugt ein erstes Vergleichssignal CS1 basierend auf dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES. Beispielsweise kann das erste Flip-Flop 122 einen logischen Pegel des Referenzflankensignals RES abtasten, wenn das Rückkopplungsflankensignal FES aktiviert ist, um das erste Vergleichssignal CS1 zu erzeugen, und damit kann ein logischer Pegel des ersten Vergleichssignals CS1 mit dem logischen Pegel des Referenzflankensignals RES an einem Aktivierungszeitpunkt des Rückkopplungsflankensignals FES korrespondieren.
Das zweite Flip-Flop 124 umfasst einen Dateneingabeanschluss, der das Rückkopplungsflankensignal FES empfängt, und einen Takteingabeanschluss, der das Referenzflankensignal RES empfängt, und erzeugt ein zweites Vergleichssignal CS2 basierend auf dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES. Beispielsweise kann das zweite Flip-Flop 124 einen logischen Pegel des Rückkopplungsflankensignals FES abtasten, wenn das Referenzflankensignal RES aktiviert ist, um das zweite Vergleichssignal CS2 zu erzeugen, und damit kann ein logischer Pegel des zweiten Vergleichssignals CS2 mit dem logischen Pegel des Rückkopplungsflankensignals FES an einem Aktivierungszeitpunkt des Referenzflankensignals RES korrespondieren. Das erste und das zweite Flip-Flop 122 bzw. 124 können D-Flip-Flops sein.
Jeder erste und zweite Flip-Flop 122, 124 kann einen Rücksetzeingabeanschluss aufweisen, der ein Detektionsfreigabesignal PDEN empfängt. Das Detektionsfreigabesignal PDEN kann aktiviert werden, wenn der digitale PFD 100 die Phasen- und Frequenzdetektionsoperationen durchführt, und kann deaktiviert werden, wenn die Phase und die Frequenz des Ausgabesignals von der digitalen PLL mit dem digitalen PFD 100 verriegelt ist und solche Detektionsoperationen abgeschlossen sind.
Der Latch-Block 126 führt eine Zwischenspeicherung des ersten Vergleichssignals CS1 und des zweiten Vergleichssignals CS2 durch, so dass das erste Phasenvergleichssignal PCS1 und das zweite Phasenvergleichssignal PCS2 erzeugt werden. Der Latch-Block 126 kann mit einem Set-Reset(SR)-Latch ausgebildet sein und kann ein erstes NAND-Gate 126a und ein zweites NAND-Gate 126b beinhalten. Das erste NAND-Gate 126a kann eine NAND-Operation mit einem Inversionssignal des ersten Vergleichssignals CS1 und dem zweiten Phasenvergleichssignal PCS2 durchführen und das erste Phasenvergleichssignal PCS1 erzeugen. Das zweite NAND-Gate 126b kann die NAND-Operation mit einem Inversionssignal des zweiten Vergleichssignals CS2 und dem ersten Phasenvergleichssignal PCS1 durchführen und das zweite Phasenvergleichssignal PCS2 erzeugen.
In einer beispielhaften Ausführungsform können, wenn das erste oder das zweite Vergleichssignal CS1 oder CS2 aktiviert ist, mit anderen Worten, wenn die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Referenzsignals FREF vorauseilt oder ihr nacheilt, das erste und das zweite Phasenvergleichssignal PCS1 und PCS2 mit dem ersten und dem zweiten Vergleichssignal CS1 bzw. CS2 korrespondieren. Zum Beispiel kann das erste Phasenvergleichssignal PCS1 im Wesentlichen gleich dem ersten Vergleichssignal CS1 sein und das zweite Phasenvergleichssignal PCS2 kann im Wesentlichen gleich dem zweiten Vergleichssignal CS2 sein. Das erste Phasenvergleichssignal PCS1 kann mit dem Rückkopplungsflankensignal FES synchronisiert sein und das zweite Phasenvergleichssignal PCS2 kann mit dem Referenzflankensignal RES synchronisiert sein. Die Phasenvergleichseinheit 120 kann den logischen Pegel des Referenzflankensignals RES abtasten und das erste Phasenvergleichssignal PCS1 erzeugen, wenn das Rückkopplungsflankensignal FES aktiviert ist, und kann den logischen Pegel des Rückkopplungsflankensignals FES abtasten und das zweite Phasenvergleichssignal PCS2 erzeugen, wenn das Referenzflankensignal RES aktiviert ist. Damit kann der logische Pegel des ersten Phasenvergleichssignals PCS1 mit dem logischen Pegel des Referenzflankensignals RES am Aktivierungszeitpunkt des Rückkopplungsflankensignals FES korrespondieren, und der logische Pegel des zweiten Phasenvergleichssignals PCS2 kann mit dem logischen Pegel des Rückkopplungsflankensignals FES am Aktivierungszeitpunkt des Referenzflankensignals RES korrespondieren.
In einer anderen beispielhaften Ausführungsform können, wenn das erste und das zweite Vergleichssignal CS1, CS2 deaktiviert sind, mit anderen Worten, wenn die Phase des Rückkopplungseingabesignals FFEEDI im Wesentlichen gleich der Phase des Referenzsignals FREF ist, das erste und das zweite Phasenvergleichssignal PCS1 und PCS2 mit vorhergehenden Phasenvergleichssignalen korrespondieren, die jeweils vor den aktuell empfangenen Phasenvergleichssignalen empfangen wurden. Zum Beispiel können der logische Pegel des ersten Phasenvergleichssignals PCS1 und der logische Pegel des zweiten Phasenvergleichssignal PCS2 auf dem vorhergehenden logischen Pegel gehalten werden.
Nochmals mit Bezug zu 1 erzeugt die Rücksetzeinheit 130 das Rücksetzsignal RST, das die Detektionseinheit 110 basierend auf dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES zurücksetzt. Zum Beispiel kann das Rücksetzsignal RST aktiviert werden, wenn sowohl das Referenzflankensignal RES und das Rückkopplungsflankensignal FES aktiviert sind. Das Referenzflankensignal RES und das Rückkopplungsflankensignal FES können deaktiviert werden, nachdem das Rücksetzsignal RST aktiviert ist, und damit kann die Detektionseinheit 110 bereit sein, eine Flanke in einer nächsten Periode des Referenzsignals FREF und eine Flanke in einer nächsten Periode des Rückkopplungseingabesignals FFEEDI zu detektieren.
In einer beispielhaften Ausführungsform kann das Rücksetzsignal RST asynchron aktiviert werden. Zum Beispiel kann das Rücksetzsignal RST aktiviert werden, nachdem sowohl das Referenzflankensignal RES und das Rückkopplungsflankensignal FES aktiviert sind und ein vorgegebenes Verzögerungszeitintervall verstrichen ist. Aufgrund einer solchen asynchronen Betriebsweise der Rücksetzeinheit 130 kann der digitale PFD 100 einen im Wesentlichen unendlichen dynamischen Bereich für die Phasendetektionsoperation aufweisen, und kann gleichzeitig die Phasendetektionsoperation und die Frequenzdetektionsoperation durchführen.
Beim digitalen PFD 100 gemäß einer beispielhaften Ausführungsform beinhaltet die Phasenvergleichseinheit 120 den ersten und den zweiten Flip-Flop 122, 124 so dass ein Takteingabesignal (d. h., das Rückkopplungsflankensignal FES) des ersten Flip-Flop 122 im Wesentlichen gleich einem Dateneingabesignal des zweiten Flip-Flop 124 ist und ein Dateneingabesignal (d. h., das Referenzflankensignal RES) des ersten Flip-Flop 122 im Wesentlichen gleich einem Takteingabesignal des zweiten Flip-Flop 124 ist. Die Phasenvergleichseinheit 120 kann den logischen Pegel des Referenzflankensignals RES in Abhängigkeit vom Rückkopplungsflankensignal FES abtasten und das erste Phasenvergleichssignal PCS1 erzeugen und kann den logischen Pegel des Rückkopplungsflankensignals FES in Abhängigkeit vom Referenzflankensignal RES abtasten und das zweite Phasenvergleichssignal PCS2 erzeugen. Damit kann der digitale PFD 100 eine relativ einfache Struktur und eine hohe Betriebsgeschwindigkeit aufweisen, und kann eine Phasendifferenz und eine Frequenzdifferenz zwischen dem Referenzsignal FREF und dem Rückkopplungseingabesignal FFEEDI akkurat detektieren.
Wenn eine Phasendifferenz zwischen einem Rückkopplungseingabesignal und einem Referenzsignal sehr gering ist, kann ein herkömmlicher digitaler PFD keine Phasendifferenz detektieren, sowohl das erste wie das zweite Phasenvergleichssignal können deaktiviert werden und der herkömmliche digitale PFD befindet sich in einem sogenannten „metastabilen Zustand“ (d. h., einer erweiterten Stabilität). Der herkömmliche digitale PFD erfordert zusätzliche Prozesse oder Elemente, um den metastabilen Zustand zu verarbeiten. Beim digitalen PFD 100 gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts umfasst die Phasenvergleichseinheit 120 den Latch-Block 126. Der Latch-Block 126 verhindert den metastabilen Zustand dadurch, dass die logischen Pegel des ersten und des zweiten Phasenvergleichssignals PCS1, PCS2 auf vorhergehenden logischen Pegeln gehalten werden, wenn sowohl das erste wie das zweite Vergleichssignal CS1, CS2 deaktiviert sind, und der logische Pegel des ersten Phasenvergleichssignals PCS1 kann zum logischen Pegel des zweiten Phasenvergleichssignals PCS2 komplementär sein, obwohl die Phase des Rückkopplungseingabesignals FFEEDI im Wesentlichen gleich der Phase des Referenzsignals FREF ist. Damit kann der digitale PFD 100 eine relativ hohe Betriebszuverlässigkeit und eine hohe Betriebsstabilität aufweisen.
3 zeigt ein Blockdiagramm, das ein Beispiel einer Detektionseinheit darstellt, die im digitalen PFD von 1 vorgesehen sein kann. Die Detektionseinheit 110 kann einen dritten Flip-Flop 112 und einen vierten Flip-Flop 114 umfassen.
Das dritte Flip-Flop 112 kann das Referenzflankensignal RES basierend auf dem Referenzsignal FREF und dem Rücksetzsignal RST erzeugen. Das Referenzflankensignal RES kann in Abhängigkeit von der Anstiegsflanke oder der Abfallflanke des Referenzsignals FREF aktiviert werden und kann in Abhängigkeit vom Rücksetzsignal RST deaktiviert werden. Das vierte Flip-Flop 114 kann das Rückkopplungsflankensignal FES basierend auf dem Rückkopplungseingabesignal FFEEDI und dem Rücksetzsignal RST erzeugen. Das Rückkopplungsflankensignal FES kann in Abhängigkeit von der Anstiegsflanke oder der Abfallflanke des Rückkopplungseingabesignals FFEEDI aktiviert werden und kann in Abhängigkeit vom Rücksetzsignal RST deaktiviert werden. Das dritte und das vierte Flip-Flop 112 bzw. 114 können D-Flip-Flops sein.
Das dritte Flip-Flop 112 kann einen Dateneingabeanschluss beinhalten und das vierte Flip-Flop 114 kann einen Dateneingabeanschluss beinhalten. In einer beispielhaften Ausführungsform können sowohl der Dateneingabeanschluss des dritten Flip-Flop 112 und der Dateneingabeanschluss des vierten Flip-Flop 114 eine Energieversorgungsspannung empfangen. In einer anderen beispielhaften Ausführungsform können sowohl der Dateneingabeanschluss des dritten Flip-Flop 112 und der Dateneingabeanschluss des vierten Flip-Flop 114 eine Massespannung empfangen.
Das dritte Flip-Flop 112 kann einen Takteingabeanschluss beinhalten, der das Referenzsignal FREF empfängt, einen Rücksetzeingabeanschluss, der das Rücksetzsignal RST empfängt, und einen Ausgabeanschluss, der das Referenzflankensignal RES ausgibt. Das vierte Flip-Flop 114 kann einen Takteingabeanschluss beinhalten, der das Rückkopplungseingabesignal FFEEDI empfängt, einen Rücksetzeingabeanschluss, der das Rücksetzsignal RST empfängt, und einen Ausgabeanschluss, der das Rückkopplungsflankensignal FES ausgibt. Obwohl es in 3 nicht dargestellt ist, kann das dritte Flip-Flop 112 weiter einen Inversionsausgabeanschluss beinhalten, der ein Inversionssignal des Referenzflankensignals RES ausgibt und das vierte Flip-Flop 114 kann weiter einen Inversionsausgabeanschluss beinhalten, der ein Inversionssignal des Rückkopplungsflankensignals FES ausgibt.
4 zeigt ein Blockdiagramm, das ein Beispiel einer Rücksetzeinheit darstellt, die im digitalen PFD von 1 vorgesehen ist. Die Rücksetzeinheit 130 kann mindestens ein logisches Element beinhalten, das eine logische Operation mit dem Referenzflankensignal RES, dem Rückkopplungsflankensignal FES und dem Detektionsfreigabesignal PDEN durchführt, um das Rücksetzsignal RST zu erzeugen. Zum Beispiel kann die Rücksetzeinheit 130 NAND-Gates 132, 136 und Inverter 134a, 134b, 138 beinhalten.
Ein erstes NAND-Gate 132 kann die NAND-Operation mit dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES durchführen. Ein erster und ein zweiter Inverter 134a, 134b können Eingänge und Ausgänge aufweisen, die kreuzgekoppelt sind, und können ein internes Signal IS basierend auf einem Ausgabesignal des ersten NAND-Gate 132 erzeugen. Ein zweites NAND-Gate 136 kann die NAND-Operation mit dem internen Signal IS und dem Detektionsfreigabesignal PDEN durchführen. Ein dritter Inverter 138 kann ein Ausgabesignal des zweiten NAND-Gate 136 invertieren, um das Rücksetzsignal RST zu erzeugen.
Die 5 und 6 sind Schaubilder, die die Betriebsweise des digitalen PFD von 1 beschreiben.
5 ist ein Timingdiagramm (Zeitablaufdiagramm), das die Operation des digitalen PFD 100 darstellt, wenn die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Referenzsignals FREF nacheilt. 6 ist ein Timingdiagramm, das die Operation des digitalen PFD 100 darstellt, wenn die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Referenzsignals FREF vorauseilt. In den 5 und 6 funktioniert der digitale PFD 100 in Abhängigkeit von den Anstiegsflanken der Signale FREF, FFEEDI, RES, FES, RST und die Signale RES, FES, RST, PCS1, PCS2 werden durch einen Übergang vom niedrigen logischen Pegel in den hohen logischen Pegel aktiviert. Das erste und das zweite Vergleichssignal CS1 und CS2 sind in den 5 und 6 nicht dargestellt, weil das erste und das zweite Phasenvergleichssignal PCS1 und PCS2 im Wesentlichen gleich dem ersten und dem zweiten Vergleichssignal CS1 und CS2 sind.
Nachfolgend werden die Operationen des digitalen PFD 100 im Detail mit Bezug zu den 1, 5 und 6 beschrieben.
Mit Bezug zu den 1 und 5 geht zum Zeitpunkt t1 das Referenzsignal FREF vom niedrigen logischen Pegel in den hohen logischen Pegel über. Das Referenzflankensignal RES wird durch die Detektionseinheit 110 in Abhängigkeit von einer Anstiegsflanke des Referenzsignals FREF aktiviert. Zum Zeitpunkt t2 geht das Rückkopplungseingabesignal FFEEDI vom niedrigen logischen Pegel in den hohen logischen Pegel über. Das Rückkopplungsflankensignal FES wird durch die Detektionseinheit 110 in Abhängigkeit von einer Anstiegsflanke des Rückkopplungseingabesignals FFEEDI aktiviert.
Zum Zeitpunkt t1 wird der logische Pegel des zweiten Phasenvergleichssignals PCS2 von der Phasenvergleichseinheit 120 in Abhängigkeit von einer Anstiegsflanke des Referenzflankensignals RES und dem logischen Pegel des Rückkopplungsflankensignals FES bestimmt. Das Rückkopplungsflankensignal FES weist zum Zeitpunkt t1 den niedrigen logischen Pegel auf und damit wird das zweite Phasenvergleichssignal PCS2 auf dem niedrigen logischen Pegel gehalten. Zum Zeitpunkt t2 wird der logische Pegel des ersten Phasenvergleichssignals PCS1 von der Phasenvergleichseinheit 120 in Abhängigkeit von einer Anstiegsflanke des Rückkopplungsflankensignals FES und dem logischen Pegel des Referenzflankensignals RES bestimmt. Das Referenzflankensignal RES weist zum Zeitpunkt t2 den hohen logischen Pegel auf und damit wird das erste Phasenvergleichssignal PCS1 vom niedrigen logischen Pegel in den hohen logischen Pegel überführt. Das erste Phasenvergleichssignal PCS1 wird aktiviert, das zweite Phasenvergleichssignal PCS2 wird deaktiviert, und damit geben die Phasenvergleichssignale PCS1 und PCS2 an, dass die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Referenzsignals FREF nacheilt.
Das Rücksetzsignal RST wird in Abhängigkeit vom Referenzflankensignal RES und dem Rückkopplungsflankensignal FES asynchron aktiviert. Zum Beispiel weisen sowohl das Referenzflankensignal RES und das Rückkopplungsflankensignal FES zum Zeitpunkt t2 den hohen logischen Pegel auf und das Rücksetzsignal RST wird von der Rücksetzeinheit 130 zum Zeitpunkt t3 in Abhängigkeit von den aktivierten Flankensignalen RES, FES aktiviert, nachdem ein vorgegebenes Verzögerungszeitintervall ab Zeitpunkt t2 verstrichen ist. Sowohl das Referenzflankensignal RES und das Rückkopplungsflankensignal FES werden von der Detektionseinheit 110 zum Zeitpunkt t3 in Abhängigkeit vom aktivierten Rücksetzsignal RST deaktiviert. Das Rücksetzsignal RST wird von der Rücksetzeinheit 130 zum Zeitpunkt t4 in Abhängigkeit von den deaktivierten Flankensignalen RES, FES deaktiviert, nachdem das vorgegebene Verzögerungszeitintervall ab Zeitpunkt t3 verstrichen ist.
Mit Bezug zu den 1 und 6 geht zum Zeitpunkt t5 das Rückkopplungseingabesignal FFEEDI vom niedrigen logischen Pegel in den hohen logischen Pegel über. Das Rückkopplungsflankensignal FES wird von der Detektionseinheit 110 in Abhängigkeit von einer Anstiegsflanke des Rückkopplungseingabesignals FFEEDI aktiviert. Zum Zeitpunkt t6 geht das Referenzsignal FREF vom niedrigen logischen Pegel in den hohen logischen Pegel über. Das Referenzflankensignal RES wird von der Detektionseinheit 110 in Abhängigkeit von einer Anstiegsflanke des Referenzsignals FREF aktiviert.
Zum Zeitpunkt t5 wird der logische Pegel des ersten Phasenvergleichssignals PCS1 von der Phasenvergleichseinheit 120 in Abhängigkeit von einer Anstiegsflanke des Rückkopplungsflankensignals FES und dem logischen Pegel des Referenzflankensignals RES bestimmt. Das Referenzflankensignal RES weist zum Zeitpunkt t5 den niedrigen logischen Pegel auf, und damit wird das erste Phasenvergleichssignal PCS1 auf dem niedrigen logischen Pegel gehalten. Zum Zeitpunkt t6 wird der logische Pegel des zweiten Phasenvergleichssignals PCS2 von der Phasenvergleichseinheit 120 in Abhängigkeit von einer Anstiegsflanke des Referenzflankensignals RES und dem logischen Pegel des Rückkopplungsflankensignals FES bestimmt. Das Rückkopplungsflankensignal FES weist zum Zeitpunkt t6 den hohen logischen Pegel auf, und damit wird das zweite Phasenvergleichssignal PCS2 vom niedrigen logischen Pegel in den hohen logischen Pegel überführt. Das erste Phasenvergleichssignal PCS1 ist deaktiviert, das zweite Phasenvergleichssignal PCS2 ist aktiviert und damit geben die Phasenvergleichssignale PCS1 und PCS2 an, dass die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Referenzsignals FREF vorauseilt.
Sowohl das Referenzflankensignal RES und das Rückkopplungsflankensignal FES weisen zum Zeitpunkt t6 den hohen logischen Pegel auf, und damit wird das Rücksetzsignal RST von der Rücksetzeinheit 130 zum Zeitpunkt t7 in Abhängigkeit von den aktivierten Flankensignalen RES, FES aktiviert, nachdem das vorgegebene Verzögerungszeitintervall ab Zeitpunkt t6 verstrichen ist. Sowohl das Referenzflankensignal RES und das Rückkopplungsflankensignal FES werden von der Detektionseinheit 110 zum Zeitpunkt t7 in Abhängigkeit vom aktivierten Rücksetzsignal RST deaktiviert. Das Rücksetzsignal RST wird von der Rückseiteinheit 130 zum Zeitpunkt t8 in Abhängigkeit von den deaktivierten Flankensignalen RES, FES deaktiviert, nachdem das vorgegebene Verzögerungszeitintervall ab Zeitpunkt t7 verstrichen ist.
7 zeigt ein Blockdiagramm, das einen digitalen PFD gemäß einer beispielhaften Ausführungsform darstellt. Ein digitaler PFD 200 umfasst eine Detektionseinheit 210, eine Phasenvergleichseinheit 220 und eine Rücksetzeinheit 230 und sie kann weiter eine Synchronisationseinheit 240 umfassen.
Im Vergleich zum digitalen PFD 100 von 1 umfasst der digitale PFD 200 weiter die Synchronisationseinheit 240. Die Detektionseinheit 210, die Phasenvergleichseinheit 220 und die Rücksetzeinheit 230 von 7 können im Wesentlichen gleich der Detektionseinheit 110, der Phasenvergleichseinheit 120 und der Rücksetzeinheit 130 von 1 sein, und daher wird eine genauere Erläuterung nicht wiederholt.
Die Synchronisationseinheit 240 kann das erste Phasenvergleichssignal PCS1 und das zweite Phasenvergleichssignal PCS2 mit dem Referenzsignal FREF oder dem Rückkopplungseingabesignal FFEEDI synchronisieren, so dass ein erstes Phasenvergleichsausgabesignal OPCS1 und ein zweites Phasenvergleichsausgabesignal OPCS2 erzeugt werden. Das erste Phasenvergleichsausgabesignal OPCS1 kann mit dem ersten Phasenvergleichssignal PCS1 korrespondieren und das zweite Phasenvergleichsausgabesignal OPCS2 kann mit dem zweiten Phasenvergleichssignal PCS2 korrespondieren.
Wie oben mit Bezug zu den 5 und 6 beschrieben kann ein Zeitpunkt, an dem der logische Pegel des ersten Phasenvergleichssignals PCS1 bestimmt wird, sich von einem Zeitpunkt unterscheiden, an dem der logische Pegel des zweiten Phasenvergleichssignals PCS2 bestimmt wird. Mit anderen Worten, das erste und das zweite Phasenvergleichssignal PCS1 und PCS2 können nicht miteinander synchronisiert sein. Der digitale PFD 200 gemäß anderer beispielhafter Ausführungsformen kann das erste und das zweite Phasenvergleichsausgabesignal OPCS1 und OPCS2 erzeugen, die die Phasendifferenz und die Frequenzdifferenz zwischen dem Rückkopplungseingabesignal FFEEDI und dem Referenzsignal FREF angeben. Das erste und das zweite Phasenvergleichsausgabesignal OPCS1 und OPCS2 können mit der Flanke des Referenzsignals FREF oder der Flanke des Rückkopplungseingabesignals FFEEDI synchronisiert werden. Auf diese Weise kann der digitale PFD 200 eine relativ hohe Betriebszuverlässigkeit und eine hohe Betriebsstabilität aufweisen.
8 zeigt ein Blockdiagramm, das ein Beispiel einer Synchronisationseinheit darstellt, die im digitalen PFD von 7 vorgesehen ist. Die Synchronisationseinheit 240 kann ein fünftes Flip-Flop 242 und ein sechstes Flip-Flop 244 beinhalten.
Das fünfte Flip-Flop 242 kann einen Dateneingabeanschluss aufweisen, der das erste Phasenvergleichssignal PCS1 empfängt, und einen Takteingabeanschluss, der das Rückkopplungseingabesignal FFEEDI empfängt, und kann das erste Phasenvergleichsausgabesignal OPCS1 basierend auf dem ersten Phasenvergleichssignal PCS1 und dem Rückkopplungseingabesignal FFEEDI erzeugen. Beispielsweise kann das fünfte Flip-Flop 242 das erste Phasenvergleichssignal PCS1 basierend auf dem Rückkopplungseingabesignal FFEEDI abtasten, um das erste Phasenvergleichsausgabesignal OPCS1 zu erzeugen.
Das sechste Flip-Flop 244 kann einen Dateneingabeanschluss aufweisen, der das zweite Phasenvergleichssignal PCS2 empfängt, und einen Takteingabeanschluss, der das Rückkopplungseingabesignal FFEEDI empfängt, und kann das zweite Phasenvergleichsausgabesignal OPCS2 basierend auf dem zweiten Phasenvergleichssignal PCS2 und dem Rückkopplungseingabesignal FFEEDI erzeugen. Beispielsweise kann das sechste Flip-Flop 244 das zweite Phasenvergleichssignal PCS2 basierend auf dem Rückkopplungseingabesignal FFEEDI abtasten, um das zweite Phasenvergleichsausgabesignal OPCS2 zu erzeugen.
Das fünfte und das sechste Flip-Flop 242 und 244 können D-Flip-Flops sein. Das fünfte Flip-Flop 242 kann einen Rücksetzeingabeanschluss aufweisen, der das Detektionsfreigabesignal PDEN empfängt, und einen Ausgabeanschluss, der das erste Phasenvergleichsausgabesignal OPCS1 ausgibt. Das sechste Flip-Flop 244 kann einen Rücksetzeingabeanschluss aufweisen, der das Detektionsfreigabesignal PDEN empfängt, und einen Ausgabeanschluss, der das zweite Phasenvergleichsausgabesignal OPCS2 ausgibt. Das erste und das zweite Phasenvergleichsausgabesignal OPCS1 und OPCS2 können mit einer Anstiegsflanke oder einer Abfallflanke des Rückkopplungseingabesignals FFEEDI synchronisiert werden.
Obwohl die Synchronisationseinheit 240, die die Synchronisationsoperation basierend auf dem Rückkopplungseingabesignal FFEEDI durchführt, in 8 dargestellt ist, kann die Synchronisationseinheit 240 die Synchronisationsoperation basierend auf dem Referenzsignal FREF durchführen. Beispielsweise können die Takteingabeanschlüsse des fünften und des sechsten Flip-Flop in der Synchronisationseinheit das Referenzsignal FREF anstelle des Rückkopplungseingabesignals FFEEDI empfangen, und damit können das erste und das zweite Phasenvergleichsausgabesignal OPCS1 und OPCS2 mit einer Anstiegsflanke oder einer Abfallflanke des Referenzsignals FREF synchronisiert werden.
9 zeigt ein Flussbild, das ein Verfahren zum Detektieren einer Phase und einer Frequenz eines Ausgabesignals gemäß einiger beispielhaften Ausführungsformen darstellt.
Mit Bezug zu den 1, 7 und 9 werden bei einem Verfahren gemäß einer beispielhaften Ausführungsform ein Referenzflankensignal RES und ein Rückkopplungsflankensignal FES durch Detektieren einer Flanke eines Referenzsignals FREF und einer Flanke eines Rückkopplungseingabesignals FFEEDI erzeugt (Schritt S110). Beispielsweise kann das Referenzflankensignal RES durch Detektieren einer Anstiegsflanke oder einer Abfallflanke des Referenzsignals FREF erzeugt werden und das Rückkopplungsflankensignal FES kann durch Detektieren einer Anstiegsflanke oder einer Abfallflanke des Rückkopplungseingabesignals FFEEDI erzeugt werden. Das Referenzsignal FREF kann mit einem Eingangssignal korrespondieren und das Rückkopplungseingabesignal FFEEDI kann mit dem Ausgangssignal korrespondieren.
Ein erstes Phasenvergleichssignal PCS1 wird durch Abtasten des Referenzflankensignals RES in Abhängigkeit vom Rückkopplungsflankensignal FES erzeugt und ein zweites Phasenvergleichssignal PCS2 wird durch Abtasten des Rückkopplungsflankensignals FES in Abhängigkeit vom Referenzflankensignal RES erzeugt (Schritt S120). Das erste und das zweite Phasenvergleichssignal PCS1 und PCS2 geben an, ob eine Phase des Rückkopplungseingabesignals FFEEDI einer Phase des Referenzsignals FREF vorauseilt oder nacheilt. Das erste und das zweite Phasenvergleichssignal PCS1 und PCS2 werden unter Verwendung von zwei Flip-Flops erzeugt (z. B. Flip-Flops 122, 124 in 2) und sie geben an, ob eine Phase des Rückkopplungseingabesignals FFEEDI einer Phase des Referenzsignals FREF vorauseilt oder nacheilt. Ein logischer Pegel des ersten Phasenvergleichssignals PCS1 kann zu einem logischen Pegel des zweiten Phasenvergleichssignals PCS2 komplementär sein.
In einer beispielhaften Ausführungsform kann weiter ein Rücksetzsignal RST zum Deaktivieren des Referenzflankensignals RES und des Rückkopplungsflankensignals FES basierend auf dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES erzeugt werden. In einer anderen beispielhaften Ausführungsform können weiter ein erstes Phasenvergleichsausgabesignal OPCS1 und ein zweites Phasenvergleichsausgabesignal OPCS2 durch Synchronisieren des ersten Phasenvergleichssignals PCS1 und des zweiten Phasenvergleichssignals PCS2 mit dem Referenzsignal FREF oder dem Rückkopplungseingabesignal FFEEDI erzeugt werden.
Bei einem Verfahren zum Detektieren der Phase und der Frequenz des Ausgabesignals gemäß einer beispielhaften Ausführungsform werden das erste und das zweite Phasenvergleichssignal PCS1 und PCS2 durch Abtasten des Referenzflankensignals RES in Abhängigkeit vom Rückkopplungsflankensignal FES und durch Abtasten des Rückkopplungsflankensignals FES in Abhängigkeit vom Referenzflankensignal RES (d. h., durch Ausführen einer Intersynchronisationsoperation) erzeugt, wobei nur zwei Flip-Flops verwendet werden. Auf diese Weise kann ein digitaler PFD (z. B. der digitale PFD 100 von 1 oder der digitale PFD 200 von 7) gemäß dem beispielhaften Verfahren von 9 betrieben werden und kann eine relativ einfache Struktur, eine hohe Betriebsgeschwindigkeit und eine effektive Leistungsfähigkeit aufweisen.
10 zeigt ein Blockdiagramm, das einen digitalen PFD gemäß einer beispielhaften Ausführungsform darstellt. Ein digitaler PFD 300 umfasst eine Referenzsignalerzeugungseinheit 360, eine Phasenvergleichssignalerzeugungseinheit 301 und eine Verstärkungssteuereinheit 350.
Die Referenzsignalerzeugungseinheit 360 erzeugt ein Vorauseilreferenzsignal EFREF, ein Referenzsignal FREF und ein Nacheilreferenzsignal LFREF basierend auf einem Eingabesignal FIN.
11 zeigt ein Schaubild, das die Betriebsweise einer Referenzsignalerzeugungseinheit beschreibt, die im digitalen PFD von 10 vorgesehen ist.
Mit Bezug zu 11 kann die Referenzsignalerzeugungseinheit 360 die Referenzsignale EFREF, FREF, LFREF durch Verzögern des Eingabesignals FIN erzeugen. Eine Wellenform des Vorauseilreferenzsignals EFREF und eine Wellenform des Nacheilreferenzsignals LFREF können im Wesentlichen eine gleiche Wellenform darstellen wie das Referenzsignal FREF. Eine Phase des Vorauseilreferenzsignals EFREF kann einer Phase des Referenzsignals FREF um ungefähr ΔP vorauseilen und eine Phase des Nacheilreferenzsignals LFREF kann der Phase des Referenzsignals FREF um ungefähr ΔP nacheilen. Ein Wert von ΔP kann beispielsweise im Bereich von ungefähr 0 Grad bis ungefähr 180 Grad liegen.
In 11 bezeichnet das Bezugszeichen UG eine Einheitsverstärkung und Bezugszeichen HG bezeichnet eine angepasste Verstärkung, die größer ist als die Einheitsverstärkung UG. Wie nachfolgend mit Bezug zu 28 beschrieben wird kann eine digitale PLL mit dem digitalen PFD 300 eine Phase eines Rückkopplungseingabesignals FFEEDI, das mit einem Ausgabesignal der digitalen PLL korrespondiert, so verschieben, dass eine Phasendifferenz und eine Frequenzdifferenz zwischen dem Referenzsignal FREF und dem Ausgabesignal kompensiert wird. Die Phase des Rückkopplungseingabesignals FFEEDI kann durch die Einheitsverstärkung UG oder durch die angepasste Verstärkung HG in Abhängigkeit von einer Phasendifferenz zwischen dem Referenzsignal FREF und dem Rückkopplungseingabesignal FFEEDI verschoben werden. Wenn beispielsweise die Phasendifferenz zwischen dem Referenzsignal FREF und dem Rückkopplungseingabesignal FFEEDI kleiner ist als die vorgegebene Phasendifferenz ΔP, mit anderen Worten, wenn eine Flanke (z. B. eine Anstiegsflanke) des Rückkopplungseingabesignals FFEEDI in einem Zeitintervall B liegt, kann die Phase des Rückkopplungseingabesignals FFEEDI um die Einheitsverstärkung UG verschoben werden. Wenn die Phasendifferenz zwischen dem Referenzsignal FREF und dem Rückkopplungseingabesignal FFEEDI größer ist als die vorgegebene Phasendifferenz ΔP, mit anderen Worten, wenn die Flanke (z. B. die ansteigende Flanke) des Rückkopplungseingabesignals FFEEDI in einem Zeitintervall A oder einem Zeitintervall C außerhalb des Zeitintervalls B liegt, kann die Phase des Rückkopplungseingabesignals FFEEDI um die angepasste Verstärkung HG verschoben werden.
Nochmals mit Bezug zu 10 kann die Phasenvergleichssignalerzeugungseinheit 301 ein Referenzflankensignal RES und ein Rückkopplungsflankensignal FES basierend auf dem Referenzsignal FREF und dem Rückkopplungseingabesignal FFEEDI erzeugen und ein erstes Phasenvergleichssignal PCS1 und ein zweites Phasenvergleichssignal PCS2 basierend auf dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES erzeugen. Das erste und das zweite Phasenvergleichssignal PCS1 und PCS2 geben an, ob die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Referenzsignals FREF vorauseilt oder nacheilt. Das Referenzflankensignal RES kann in Abhängigkeit von der Flanke des Referenzsignals FREF aktiviert werden und das Rückkopplungsflankensignal FES kann in Abhängigkeit vom Rückkopplungseingabesignal FFEEDI aktiviert werden. Die Aktivierung des ersten und des zweiten Phasenvergleichssignals PCS1 und PCS2 kann komplementär zueinander sein. Zum Beispiel kann das erste Phasenvergleichssignal PCS1 aktiviert werden, wenn die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Referenzsignals FREF nacheilt, und das zweite Phasenvergleichssignal PCS2 kann aktiviert werden, wenn die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Referenzsignals FREF vorauseilt.
In einer beispielhaften Ausführungsform kann die Phasenvergleichssignalerzeugungseinheit 301 im Wesentlichen die gleiche Struktur aufweisen wie der digitale PFD 100 von 1. Die Detektionseinheit 310, die Phasenvergleichseinheit 320 und die Rücksetzeinheit 330 von 10 können im Wesentlichen gleich der Detektionseinheit 110, der Phasenvergleichseinheit 120 und der Rücksetzeinheit 130 von 1 ausgebildet sein, und daher wird auf eine weitere Erläuterung verzichtet. Obwohl es in 10 nicht dargestellt ist, kann gemäß einigen beispielhaften Ausführungsformen die Phasenvergleichssignalerzeugungseinheit 301 weiter eine Synchronisationseinheit beinhalten, die im Wesentlichen gleich der Synchronisationseinheit 240 von 7 ausgebildet ist. In anderen beispielhaften Ausführungsformen kann die Phasenvergleichssignalerzeugungseinheit 301 ähnlich einem normalen digitalen PFD ausgebildet sein.
Die Verstärkungssteuereinheit 350 erzeugt ein Hochverstärkungssignal HGS basierend auf dem Vorauseilreferenzsignal EFREF, dem Nacheilreferenzsignal LFREF, dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES. Das Hochverstärkungssignal HGS gibt an, ob die Phasendifferenz zwischen dem Referenzsignal FREF und dem Rückkopplungseingabesignal FFEEDI größer ist als die vorgegebene Phasendifferenz (z. B. ΔP in 11). Mit anderen Worten, das Hochverstärkungssignal HGS gibt an, ob das Rückkopplungseingabesignal FFEEDI unter Verwendung der Einheitsverstärkung UG oder der angepassten Verstärkung HG kompensiert wird.
In einer beispielhaften Ausführungsform kann das Hochverstärkungssignal HGS aktiviert werden, wenn die Phasendifferenz zwischen dem Referenzsignal FREF und dem Rückkopplungseingabesignal FFEEDI größer ist als die vorgegebene Phasendifferenz. Zum Beispiel kann das Hochverstärkungssignal HGS aktiviert werden, wenn die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Vorauseilreferenzsignals EFREF vorauseilt (d. h., wenn die Flanke des Rückkopplungseingabesignals FFEEDI innerhalb des Zeitintervalls A von 11 liegt) oder die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Nacheilreferenzsignals LFREF nacheilt (d. h., wenn die Flanke des Rückkopplungseingabesignals FFEEDI innerhalb des Zeitintervalls C von 11 liegt).
In einer beispielhaften Ausführungsform kann die Phasenvergleichssignalerzeugungseinheit 301 ein Rücksetzsignal RST basierend auf dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES erzeugen. Die Verstärkungssteuereinheit 350 kann weiter das Hochverstärkungssignal HGS basierend auf dem Rücksetzsignal RST erzeugen.
In einer beispielhaften Ausführungsform kann das Vorauseilreferenzsignal EFREF eine Mehrzahl von ersten Referenzsignalen derart umfassen, dass eine Phase jedes ersten Referenzsignals der Phase des Referenzsignals FREF vorauseilt. Zum Beispiel kann eine Phase eines ersten der ersten Referenzsignale der Phase des Referenzsignals FREF um eine vorgegebene Phase vorauseilen und eine Phase eines zweiten der ersten Referenzsignale kann der Phase des ersten der ersten Referenzsignale um die vorgegebene Phase vorauseilen. Gleichermaßen kann das Nacheilreferenzsignal LFREF eine Mehrzahl von zweiten Referenzsignalen derart umfassen, dass eine Phase jedes zweiten Referenzsignals der Phase des Referenzsignals FREF nacheilt. Wie unten mit Bezug zu den 19, 20 und 21 beschrieben wird, kann die Verstärkungssteuereinheit 350 eine Mehrzahl von Hochverstärkungssignalen basierend auf der Mehrzahl von ersten und zweiten Referenzsignalen derart erzeugen, dass die Mehrzahl von Hochverstärkungssignalen präzise angibt, ob die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Referenzsignals FREF vorauseilt oder nacheilt.
In einem herkömmlichen digitalen PFD, der in einer herkömmlichen digitalen PLL vorgesehen ist, wird ein Rückkopplungseingabesignal unter Verwendung einer festgelegten Rückkopplungsverstärkung kompensiert. Die zum Kompensieren des Rückkopplungseingabesignals im herkömmlichen digitalen PFD erforderliche Zeit kann relativ lang sein, wenn eine Phase des Rückkopplungseingabesignals einer Phase des Referenzsignals übermäßig vorauseilt oder nacheilt. Daher kann die zum Verriegeln einer Phase und einer Frequenz eines Ausgabesignals des herkömmlichen digitalen PFD erforderliche Zeit relativ lang sein.
Der digitale PFD 300 gemäß anderer beispielhafter Ausführungsformen erzeugt weiter das Hochverstärkungssignal HGS basierend auf dem Vorauseilreferenzsignal EFREF, dem Nacheilreferenzsignal LFREF, dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES und die zum Kompensieren des Rückkopplungseingabesignals FFEEDI verwendete Rückkopplungsverstärkung kann in Abhängigkeit vom Hochverstärkungssignal HGS eingestellt werden. Beispielsweise kann das Rückkopplungseingabesignal FFEEDI unter Verwendung der Einheitsverstärkung UG kompensiert werden, wenn das Hochverstärkungssignal HGS deaktiviert ist, und kann unter Verwendung der angepassten Verstärkung HG kompensiert werden, wenn das Hochverstärkungssignal HGS aktiviert ist, so dass die angepasste Verstärkung HG höher ist als die Einheitsverstärkung UG. Auf diese Weise kann der digitale PFD 300 das Rückkopplungseingabesignal FFEEDI mit einer relativ verkürzten Kompensationszeit kompensieren und eine digitale PLL, die den digitalen PFD 300 beinhaltet, kann eine Phase und eine Frequenz eines Ausgabesignals mit einer relativ verkürzten Verriegelungszeit verriegeln.
Außerdem kann die im digitalen PFD 300 vorgesehene Verstärkungssteuereinheit 350 gesperrt werden, nachdem eine solche Verriegelungsoperation der digitalen PLL beendet ist, was als sogenannter „stabiler Zustand“ bezeichnet wird. Auf diese Weise kann die zum Verriegeln der Phase und der Frequenz des Ausgabesignals der digitalen PLL mit dem digitalen PFD 300 benötigte Zeit effektiv verkürzt werden, ohne ein Jitterrauschen und/oder Phasenrauschen zu erhöhen.
12 zeigt ein Blockdiagramm, das ein Beispiel der Referenzsignalerzeugungseinheit darstellt, die im digitalen PFD von 10 vorgesehen ist. Eine Referenzsignalerzeugungseinheit 360a kann drei Verzögerungszellen DC beinhalten, die kaskadengekoppelt sind, und kann sequentiell das Vorauseilreferenzsignal EFREF, das Referenzsignal FREF und das Nacheilreferenzsignal LFREF durch Verzögern des Eingabesignals FIN, des Vorauseilreferenzsignals EFREF bzw. des Referenzsignals FREF erzeugen. Zum Beispiel kann eine erste Verzögerungszelle das Eingabesignal FIN um eine vorgegebene Phase verzögern (z. B. ΔP), um das Vorauseilreferenzsignal EFREF zu erzeugen, eine zweite Verzögerungszelle kann das Vorauseilreferenzsignal EFREF um die vorgegebene Phase verzögern, um das Referenzsignal FREF zu erzeugen, und eine dritte Verzögerungszelle kann das Referenzsignal FREF um die vorgegebene Phase verzögern, um das Nacheilreferenzsignal LFREF zu erzeugen.
Obwohl es in 12 nicht dargestellt ist, kann die Referenzsignalerzeugungseinheit zwei Verzögerungszellen umfassen. Zum Beispiel kann die Referenzsignalerzeugungseinheit das Eingabesignal FIN als das Vorauseilreferenzsignal EFREF ausgeben, kann das Referenzsignal FREF durch Verzögern des Vorauseilreferenzsignals EFREF erzeugen und kann das Nacheilreferenzsignal LFREF durch Verzögern des Referenzsignals FREF erzeugen.
13 zeigt ein Blockdiagramm, das ein Beispiel einer Verstärkungssteuereinheit darstellt, die im digitalen PFD von 10 vorgesehen ist. Eine Verstärkungssteuereinheit 350a kann eine Vorausei-Idetektionseinheit 352, eine Nacheildetektionseinheit 354 und eine Hochverstärkungssignalerzeugungseinheit 356 beinhalten.
Die Vorauseildetektionseinheit 352 kann ein Hochvorauseilsignal HLEAD basierend auf dem Vorauseilreferenzsignal EFREF, dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES erzeugen. Das Hochvorauseilsignal HLEAD kann angeben, ob die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Vorauseilreferenzsignals EFREF vorauseilt. Das Hochvorauseilsignal HLEAD kann aktiviert werden, wenn die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Vorauseilreferenzsignals EFREF vorauseilt.
Die Nacheildetektionseinheit 354 kann ein Hochnacheilsignal HLAG basierend auf dem Nacheilreferenzsignal LFREF, dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES erzeugen. Das Hochnacheilsignal HLAG kann angeben, ob die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Nacheilreferenzsignals LFREF nacheilt. Das Hochnacheilsignal HLAG kann aktiviert werden, wenn die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Nacheilreferenzsignals LFREF nacheilt. Die Vorauseildetektionseinheit 352 und die Nacheildetektionseinheit 354 können weiter das Rücksetzsignal RST empfangen.
Die Hochverstärkungssignalerzeugungseinheit 356 kann das Hochverstärkungssignal HGS basierend auf dem Hochvorauseilsignal HLEAD und dem Hochnacheilsignal HLAG erzeugen. In einer beispielhaften Ausführungsform kann die Hochverstärkungssignalerzeugungseinheit 356 mindestens ein Logikelement beinhalten, das eine Logikoperation mit dem Hochvorauseilsignal HLEAD und dem Hochnacheilsignal HLAG ausführt.
14 zeigt ein Blockdiagramm, das ein detailliertes Beispiel der Verstärkungssteuereinheit von 13 darstellt. Die Verstärkungssteuereinheit 350a kann die Vorauseildetektionseinheit 352, die Nacheildetektionseinheit 354 und die Hochverstärkungssignalerzeugungseinheit 356 beinhalten. Die Vorauseildetektionseinheit 352 kann einen Vorauseildetektionsblock 3521, einen Logikoperationsblock 3522 und eine Vorauseilausgabeblock 3523 umfassen.
Der Vorauseildetektionsblock 3521 kann eine Flanke des Vorauseilreferenzsignals EFREF detektieren, um ein Vorauseilflankensignal EES zu erzeugen. Das Vorauseilflankensignal EES kann in Abhängigkeit von einer Anstiegsflanke oder einer Abfallflanke des Vorauseilreferenzsignals EFREF aktiviert werden und kann in Abhängigkeit vom Rücksetzsignal RST deaktiviert werden. Der Vorauseildetektionsblock 3521 kann ein erstes Flip-Flop FFLE1 beinhalten. Das erste Flip-Flop FFLE1 kann einen Dateneingabeanschluss aufweisen, der eine Energieversorgungsspannung empfängt, einen Takteingabeanschluss, der das Vorauseilreferenzsignal EFREF empfängt, einen Rücksetzeingabeanschluss, der das Rücksetzsignal RST empfängt, einen Ausgabeanschluss, der das Vorauseilflankensignal EES ausgibt, und ein Inversionsausgabesignal, das ein Inversionssignal EESb des Vorauseilflankensignals EES ausgibt. Das erste Flip-Flop FFLE1 kann ein D-Flip-Flop sein.
Der Logikoperationsblock 3522 kann eine logische Operation mit dem Vorauseilflankensignal EESb, dem Referenzflankensignal RESb und dem Rückkopplungsflankensignal FES ausführen, um ein Vorauseilsignal VE zu erzeugen. In einer beispielhaften Ausführungsform kann der Logikoperationsblock 3522 ein UND-Gate (AND-Gate) ANDLE beinhalten. Das UND-Gate ANDLE kann eine UND-Operation mit dem Inversionssignal EESb des Vorauseilflankensignals EES, einem Inversionssignal RESb des Referenzflankensignals RES und dem Rückkopplungsflankensignal FES durchführen, um das Vorauseilsignal VE zu erzeugen. In diesem Fall kann das Vorauseilsignal VE aktiviert werden, wenn das Rückkopplungsflankensignal FES aktiviert ist und das Vorauseilflankensignal EES und das Referenzflankensignal RES deaktiviert sind. Das Inversionssignal RESb des Referenzflankensignals RES kann von einem Inversionsausgabeanschluss (nicht dargestellt) des dritten Flip-Flop 112 in der Detektionseinheit 110 von 3 bereitgestellt werden oder kann durch Invertieren des Referenzflankensignals RES vom Ausgabeanschluss des dritten Flip-Flop 112 bereitgestellt werden.
Der Vorauseilausgabeblock 3523 kann das Vorauseilsignal VE mit dem Vorauseilflankensignal EES synchronisieren, so dass das Hochvorauseilsignal HLEAD erzeugt wird. Zum Beispiel kann der Vorauseilausgabeblock 3523 einen logischen Pegel des Vorauseilsignals VE basierend auf dem Vorauseilflankensignal EES abtasten, um das Hochvorauseilsignal HLEAD zu erzeugen, wenn das Vorauseilflankensignal EES aktiviert ist, und damit kann ein logischer Pegel des Hochvorauseilsignals HLEAD mit dem logischen Pegel des Vorauseilsignals VE zu einem Aktivierungszeitpunkt des Vorauseilflankensignals EES korrespondieren. Der Vorauseilausgabeblock 3523 kann ein zweites Flip-Flop FFLE2 beinhalten. Das zweite Flip-Flop FFLE2 kann einen Dateneingabeanschluss aufweisen, der das Vorauseilsignal VE empfängt, einen Takteingabeanschluss, der das Vorauseilflankensignal EES empfängt, einen Rücksetzeingabeanschluss, der ein Detektionsfreigabesignal PDEN empfängt, und einen Ausgabeanschluss, der das Hochvorauseilsignal HLEAD ausgibt. Das zweite Flip-Flop FFLE2 kann ein D-Flip-Flop sein.
Die Nacheildetektionseinheit 354 kann einen Nacheildetektionsblock 3541, einen Logikoperationsblock 3542 und einen Nacheilausgabeblock 3543 umfassen. Die Nacheildetektionseinheit 354 kann im Wesentlichen die gleiche Struktur aufweisen wie die Vorauseildetektionseinheit 352.
Der Nacheildetektionsblock 3541 kann eine Flanke des Nacheilreferenzsignals LFREF detektieren, um ein Nacheilflankensignal LES zu erzeugen. Das Nacheilflankensignal LES kann in Abhängigkeit von einer Anstiegsflanke oder einer Abfallflanke des Nacheilreferenzsignals LFREF aktiviert werden und kann in Abhängigkeit vom Rücksetzsignal RST deaktiviert werden. Der Vorauseildetektionsblock 3521 kann ein drittes Flip-Flop FFLA1 beinhalten.
Der Logikoperationsblock 3542 kann eine Logikoperation mit dem Nacheilflankensignal LESb, dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FESb durchführen, um ein Nacheilsignal VL zu erzeugen. In einer beispielhaften Ausführungsform kann der Logikoperationsblock 3542 ein UND-Gate ANDLA beinhalten. Das UND-Gate ANDLA kann die UND-Operation mit dem Inversionsignal LESb des Nacheilflankensignals LES, dem Referenzflankensignal RES und einem Inversionssignal FESb des Rückkopplungsflankensignals FES durchführen, um das Nacheilsignal VL zu erzeugen. In diesem Fall kann das Nacheilsignal VL aktiviert werden, wenn das Referenzflankensignal RES aktiviert ist und das Nacheilflankensignal LES und das Rückkopplungsflankensignal FES deaktiviert sind. Das Inversionssignal FESb des Rückkopplungsflankensignals FES kann von einem Inversionsausgabeanschluss (nicht dargestellt) des vierten Flip-Flop 114 der Detektionseinheit 110 von 3 bereitgestellt sein oder kann durch Invertieren des Rückkopplungsflankensignals FES vom Ausgabeanschluss des dritten Flip-Flop 112 bereitgestellt sein.
Der Nacheilausgabeblock 3543 kann das Nacheilsignal VL mit dem Nacheilflankensignal LES synchronisieren, um das Hochnacheilsignal HLAG zu erzeugen. Zum Beispiel kann der Nacheilausgabeblock 3543 einen logischen Pegel des Nacheilsignals VL basierend auf dem Nacheilflankensignal LES abtasten, um das Hochnacheilsignal HLAG zu erzeugen, wenn das Nacheilflankensignal HLAG aktiviert ist, und damit kann ein logischer Pegel des Nacheilflankensignals LES mit dem logischen Pegel des Hochnacheilsignals VL zu einem Aktivierungszeitpunkt des Nacheilflankensignals LES korrespondieren. Der Nacheilausgabeblock 3543 kann ein viertes Flip-Flop FFLA2 beinhalten.
Die Hochverstärkungssignalerzeugungseinheit 356 kann mit einem ODER-Gate (OR-Gate) ausgebildet sein. Das ODER-Gate kann eine ODER-Operation mit dem Hochvorauseilsignal HLEAD und dem Hochnacheilsignal HLAG durchführen, um das Hochverstärkungssignal HGS zu erzeugen. Das Hochverstärkungssignal HGS kann aktiviert werden, wenn das Hochvorauseilsignal HLEAD oder das Hochnacheilsignal HLAG aktiviert ist.
Die 15 und 16 sind Schaubilder, die die Betriebsweise des digitalen PFD von 10 beschreiben.
15 zeigt ein Timingdiagramm, das eine Operation des digitalen PFD 300 darstellt, wenn die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Referenzsignals FREF nacheilt. 16 zeigt ein Timingdiagramm, das eine Operation des digitalen PFD 300 darstellt, wenn die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Referenzsignals FREF vorauseilt. In den 15 und 16 arbeitet der digitale PFD 300 in Abhängigkeit von den Anstiegsflanken der Signale FREF, LFREF, EFREF, FFEEDI, RES, FES, LES, EES, RST und die Signale RES, FES, LES, EES, RST, VL, VE, HLAG, HLEAD werden durch einen Übergang von einem niedrigen logischen Pegel zu einem hohen logischen Pegel aktiviert.
Nachfolgend wird die Funktionsweise des digitalen PFD 300 mit Bezug zu den 10, 14, 15 und 16 im Detail beschrieben.
Mit Bezug zu den 10, 14 und 15 geht zu einem Zeitpunkt ta das Referenzsignal FREF vom niedrigen logischen Pegel zum hohen logischen Pegel über. Das Referenzflankensignal RES wird von der Detektionseinheit 310 in Abhängigkeit von einer Anstiegsflanke des Referenzsignals FREF aktiviert. Zum Zeitpunkt tb geht das Nacheilreferenzsignal LFREF vom niedrigen logischen Pegel zum hohen logischen Pegel über. Das Nacheilflankensignal LES wird durch den Nacheildetektionsblock 3541 in Abhängigkeit von einer Anstiegsflanke des Nacheilreferenzsignals LFREF aktiviert. Zum Zeitpunkt tc geht das Rückkopplungseingabesignal FFEEDI vom niedrigen logischen Pegel zum hohen logischen Pegel über. Das Rückkopplungsflankensignal FES wird von der Detektionseinheit 310 in Abhängigkeit von einer Anstiegsflanke des Rückkopplungseingabesignals FFEEDI aktiviert. Das heißt, eine erste Periode des Referenzsignals FREF startet zu einem Zeitpunkt ta, eine erste Periode des Nacheilreferenzsignals LFREF startet zu einem Zeitpunkt tb und eine erste Periode des Rückkopplungseingabesignals FFEEDI startet zu einem Zeitpunkt tc.
Zum Zeitpunkt ta wird vom Logikoperationsblock 3542 das Referenzflankensignal RES aktiviert, das Nacheilflankensignal LES und das Rückkopplungsflankensignal FES deaktiviert und das Nacheilsignal VL aktiviert. Zum Zeitpunkt tb wird vom Logikoperationsblock 3542 das Nacheilflankensignal LES aktiviert und das Nacheilsignal VL deaktiviert. Außerdem wird der logische Pegel des Hochnacheilsignals HLAG vom Nacheilausgabeblock 3543 in Abhängigkeit von einer Anstiegsflanke des Nacheilflankensignals LES und dem logischen Pegel des Nacheilsignals VL bestimmt. Das Nacheilsignal VL weist den hohen logischen Pegel auf, und damit geht das Hochnacheilsignal HLAG vom niedrigen logischen Pegel in den hohen logischen Pegel über. Das Hochnacheilsignal HLAG gibt an, dass die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Nacheilreferenzsignals LFREF nacheilt.
Das Rücksetzsignal RST wird in Abhängigkeit vom Referenzflankensignal RES und dem Rückkopplungsflankensignal FES asynchron aktiviert. Zum Beispiel weisen zum Zeitpunkt tc sowohl das Referenzflankensignal RES wie das Rückkopplungsflankensignal FES einen hohen logischen Pegel auf und das Rücksetzsignal RST wird von der Rücksetzeinheit 330 zum Zeitpunkt td in Abhängigkeit von den aktivierten Flankensignalen RES und FES aktiviert, nachdem ein vorgegebenes Verzögerungszeitintervall vom Zeitpunkt tc verstrichen ist. Sowohl das Referenzflankensignal RES wie das Rückkopplungsflankensignal FES werden zum Zeitpunkt td in Abhängigkeit vom aktivierten Rücksetzsignal RST deaktiviert. Das Nacheilflankensignal LES wird zum Zeitpunkt td in Abhängigkeit vom aktivierten Rücksetzsignal RST deaktiviert. Das Rücksetzsignal RST wird von der Rücksetzeinheit 330 zum Zeitpunkt te in Abhängigkeit von den deaktivierten Flankensignalen RES und FES deaktiviert, nachdem das vorgegebene Verzögerungszeitintervall vom Zeitpunkt td verstrichen ist.
Zum Zeitpunkt tf wird das Referenzflankensignal RES aktiviert. Zum Zeitpunkt tg wird das Rückkopplungsflankensignal FES aktiviert. Zum Zeitpunkt ti wird das Nacheilflankensignal LES aktiviert. Das heißt, eine zweite Periode des Referenzsignals FREF startet zum Zeitpunkt tf, eine zweite Periode des Rückkopplungseingabesignals FFEEDI startet zum Zeitpunkt tg und eine zweite Periode des Nacheilreferenzsignals LFREF startet zum Zeitpunkt ti. Während der ersten Perioden der Signale FREF, LFREF, FFEEDI wird das Hochverstärkungssignal HGS basierend auf dem aktivierten Hochnacheilsignal HLAG aktiviert, und wie es nachfolgend mit Bezug zu den 27, 28 und 29 beschrieben wird, wird die Phase des Rückkopplungseingabesignals FFEEDI mit dem aktivierten Hochverstärkungssignal HGS in einem hohen Maß kompensiert. Damit kann der digitale PFD 300 in den zweiten Perioden auf eine Weise betrieben werden, die sich vom digitalen PFD 300 in den ersten Perioden unterscheidet.
Zum Zeitpunkt tf wird das Referenzflankensignal RES aktiviert, das Nacheilflankensignal LES und das Rückkopplungsflankensignal FES werden deaktiviert und damit wird das Nacheilsignal VL aktiviert. Zum Zeitpunkt tg wird das Rückkopplungsflankensignal FES aktiviert und das Nacheilsignal VL deaktiviert. Zum Zeitpunkt th wird das Rücksetzsignal RST in Abhängigkeit von den aktivierten Flankensignalen RES und FES, nachdem das vorgegebene Verzögerungszeitintervall vom Zeitpunkt tg verstrichen ist, asynchron aktiviert. Sowohl das Referenzflankensignal RES wie das Rückkopplungsflankensignal FES werden in Abhängigkeit vom aktivierten Rücksetzsignal RST deaktiviert. Das Nacheilflankensignal LES wird auf dem niedrigen logischen Pegel gehalten. Zum Zeitpunkt ti wird das Rücksetzsignal RST in Abhängigkeit von den deaktivierten Flankensignalen RES und FES, nachdem das vorgegebene Verzögerungszeitintervall vom Zeitpunkt th verstrichen ist, deaktiviert. Außerdem wird der logische Pegel des Hochnacheilsignals HLAG in Abhängigkeit von einer Anstiegsflanke des Nacheilflankensignals LES und des logischen Pegels des Nacheilsignals VL bestimmt. Das Nacheilsignal VL weist einen niedrigen logischen Pegel auf und damit geht das Hochnacheilsignal HLAG vom hohen logischen Pegel in den niedrigen logischen Pegel über. Das Hochnacheilsignal HLAG gibt an, dass die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Nacheilreferenzsignals LFREF nicht nacheilt.
In einer beispielhaften Ausführungsform, wenn die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Nacheilreferenzsignals LFREF nacheilt, weisen die logischen Pegel des Referenzflankensignals RES, des Rückkopplungsflankensignals FES und des Nacheilflankensignals LES eine vorgegebene Serie von Kombinationen auf. Zum Beispiel während der ersten Perioden von 15 (z. B. von Zeitpunkt ta bis Zeitpunkt tf), können die logischen Pegel der Signale RES, FES, LES in einer Reihenfolge von beispielsweise 000 (z. B. vor Zeitpunkt ta), 100 (z. B. von Zeitpunkt ta bis Zeitpunkt tb), 101 (z. B. von Zeitpunkt tb bis Zeitpunkt tc), 111 (z. B. von Zeitpunkt tc bis Zeitpunkt td) und 000 (z. B. von Zeitpunkt td bis Zeitpunkt te) verändert werden.
Die Phase des Rückkopplungseingabesignals FFEEDI eilt der Phase des Referenzsignals FREF sowohl in der ersten wie in der zweiten Periode nach. Damit geht, obwohl es in 15 nicht dargestellt ist, das erste Phasenvergleichssignal PCS1 zum Zeitpunkt tc vom niedrigen logischen Pegel in den hohen logischen Pegel über (d. h., an der Anstiegsflanke des Rückkopplungsflankensignals FES) und das zweite Phasenvergleichssignal PCS2 wird auf dem niedrigen logischen Pegel gehalten, wie es oben mit Bezug zu 5 beschrieben ist.
Mit Bezug zu den 10, 14 und 16 geht zum Zeitpunkt tk das Rückkopplungseingabesignal FFEEDI vom niedrigen logischen Pegel in den hohen logischen Pegel über und das Rückkopplungsflankensignal FES wird aktiviert. Zum Zeitpunkt tl geht das Vorauseilreferenzsignal EFREF vom niedrigen logischen Pegel in den hohen logischen Pegel über und das Vorauseilflankensignal EES wird aktiviert. Zum Zeitpunkt tm geht das Referenzsignal FREF vom niedrigen logischen Pegel in den hohen logischen Pegel über und das Referenzflankensignal RES wird aktiviert. Das heißt, eine dritte Periode des Rückkopplungseingabesignals FFEEDI startet zum Zeitpunkt tk, eine dritte Periode des Vorauseilreferenzsignals EFREF startet zum Zeitpunkt tl und eine dritte Periode des Referenzsignals FREF startet zum Zeitpunkt tm.
Zum Zeitpunkt tk wird das Rückkopplungsflankensignal FES aktiviert, das Vorauseilflankensignal EES und das Referenzflankensignal RES werden deaktiviert und das Vorauseilsignal VE wird vom Logikoperationsblock 3522 aktiviert. Zum Zeitpunkt tI wird das Vorauseilflankensignal EES aktiviert und das Vorauseilsignal VE wird vom Logikoperationsblock 3522 deaktiviert. Außerdem wird der logische Pegel des Hochvorauseilsignals HLEAD vom Vorauseilausgabeblock 3523 in Abhängigkeit von einer Anstiegsflanke des Vorauseilflankensignals EES und des logischen Pegels des Vorauseilsignals VE bestimmt. Das Vorauseilsignal VE weist den hohen logischen Pegel auf, und damit geht das Hochvorauseilsignal HLEAD vom niedrigen logischen Pegel in den hohen logischen Pegel über. Das Hochvorauseilsignal HLEAD gibt an, dass die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Vorauseilreferenzsignals EFREF vorauseilt.
Sowohl das Referenzflankensignal RES wie das Rückkopplungsflankensignal FES weisen zum Zeitpunkt tm den hohen logischen Pegel auf und das Rücksetzsignal RST wird von der Rücksetzeinheit 330 zum Zeitpunkt tn in Abhängigkeit von den aktivierten Flankensignalen RES und FES aktiviert, nachdem ein vorgegebenes Verzögerungszeitintervall vom Zeitpunkt tm verstrichen ist. Sowohl das Referenzflankensignal RES wie das Rückkopplungsflankensignal FES werden zum Zeitpunkt tn in Abhängigkeit vom aktivierten Rücksetzsignal RST deaktiviert. Das Vorauseilflankensignal EES wird zum Zeitpunkt tn in Abhängigkeit vom aktivierten Rücksetzsignal RST deaktiviert. Das Rücksetzsignal RST wird von der Rücksetzeinheit 330 zum Zeitpunkt to in Abhängigkeit von den deaktivierten Flankensignalen RES und FES deaktiviert, nachdem ein vorgegebenes Verzögerungszeitintervall vom Zeitpunkt tn verstrichen ist.
Zum Zeitpunkt tp wird das Vorauseilflankensignal EES aktiviert. Zum Zeitpunkt tq wird das Rückkopplungsflankensignal FES aktiviert. Zum Zeitpunkt tr wird das Referenzflankensignal RES aktiviert. Das heißt, eine vierte Periode des Vorauseilreferenzsignals EFREF startet zum Zeitpunkt tp, eine vierte Periode des Rückkopplungseingabesignals FFEEDI startet zum Zeitpunkt tq und eine vierte Periode des Referenzsignals FREF startet zum Zeitpunkt tr. Wie oben beschrieben wird die Phase des Rückkopplungseingabesignals FFEEDI basierend auf dem aktivierten Hochvorauseilsignal HLEAD (d. h., dem aktivierten Hochverstärkungssignal HGS) in einem hohen Maß kompensiert, und damit kann der digitale PFD 300 in den vierten Perioden auf eine Weise betrieben werden, die sich vom digitalen PFD 300 in den dritten Perioden unterscheidet.
Zum Zeitpunkt tp wird der logische Pegel des Hochvorauseilsignals HLEAD in Abhängigkeit von einer Anstiegsflanke des Vorauseilflankensignals EES und dem logischen Pegel des Vorauseilsignals VE bestimmt. Das Vorauseilsignal VE weist einen niedrigen logischen Pegel auf, und damit geht das Hochvorauseilsignal HLEAD vom hohen logischen Pegel in den niedrigen logischen Pegel über. Das Hochvorauseilsignal HLEAD gibt an, dass die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Vorauseilreferenzsignals EFREF nicht vorauseilt. Zum Zeitpunkt ts wird das Rücksetzsignal RST in Abhängigkeit von den aktivierten Flankensignalen RES und FES asynchron aktiviert, nachdem das vorgegebene Verzögerungszeitintervall vom Zeitpunkt tr verstrichen ist. Das Referenzflankensignal RES, das Rückkopplungsflankensignal FES und das Vorauseilflankensignal EES werden in Abhängigkeit vom aktivierten Rücksetzsignal RST deaktiviert. Zum Zeitpunkt tt wird das Rücksetzsignal RST in Abhängigkeit von den deaktivierten Flankensignalen RES und FES deaktiviert, nachdem das vorgegebene Verzögerungszeitintervall vom Zeitpunkt ts verstrichen ist.
In einer beispielhaften Ausführungsform, wenn die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Vorauseilreferenzsignals EFREF vorauseilt, können die logischen Pegel des Vorauseilflankensignals EES, des Referenzflankensignals RES und des Rückkopplungsflankensignals FES eine vorgegebene Serie von Kombinationen aufweisen. Zum Beispiel während der dritten Perioden von 16 (z. B. vom Zeitpunkt tk bis zum Zeitpunkt to) können die logischen Pegel der Signale EES, RES, FES in einer Reihenfolge von beispielsweise 000 (z. B. vor Zeitpunkt tk), 001 (z. B. von Zeitpunkt tk bis Zeitpunkt tl), 101 (z. B. von Zeitpunkt tI bis Zeitpunkt tm), 111 (z. B. von Zeitpunkt tm bis Zeitpunkt tn) und 000 (z. B. von Zeitpunkt tn bis Zeitpunkt to) verändert werden.
Die Phase des Rückkopplungseingabesignals FFEEDI eilt der Phase des Referenzsignals FREF sowohl in der dritten wie in der vierten Periode voraus. Damit geht, obwohl es in 16 nicht dargestellt ist, das zweite Phasenvergleichssignal PCS2 zum Zeitpunkt tm vom niedrigen logischen Pegel in den hohen logischen Pegel über (d. h., an der Anstiegsflanke des Referenzflankensignals RES) und das erste Phasenvergleichssignal PCS1 wird auf dem niedrigen logischen Pegel gehalten, wie es oben mit Bezug zu 6 beschrieben ist.
17 zeigt ein Blockdiagramm, das ein Beispiel der Verstärkungssteuereinheit darstellt, die im digitalen PFD von 10 vorgesehen ist. Eine Verstärkungssteuereinheit 350b kann die Vorauseildetektionseinheit 352, die Nacheildetektionseinheit 354 und die Hochverstärkungssignalerzeugungseinheit 356 beinhalten und kann weiter eine Verstärkungssynchronisationseinheit 358 beinhalten.
Im Vergleich zur Verstärkungssteuereinheit 350a von 13 kann die Verstärkungssteuereinheit 350b weiter die Verstärkungssynchronisationseinheit 358 beinhalten. Die Vorauseildetektionseinheit 352, die Nacheildetektionseinheit 354 und die Hochverstärkungssignalerzeugungseinheit 356 von 17 können im Wesentlichen gleich der Vorauseildetektionseinheit 352, der Nacheildetektionseinheit 354 und der Hochverstärkungssignalerzeugungseinheit 356 von 13 sein, und daher wird auf eine weitere Erläuterung verzichtet.
Die Verstärkungssynchronisationseinheit 358 kann das Hochverstärkungssignal HGS mit dem Referenzsignal FREF oder dem Rückkopplungseingabesignal FFEEDI synchronisieren, um ein Hochverstärkungsausgabesignal OHGS zu erzeugen. Zum Beispiel kann das Hochverstärkungsausgabesignal OHGS mit einer Anstiegsflanke oder einer Abfallflanke des Referenzsignals FREF oder einer Anstiegsflanke oder einer Abfallflanke des Rückkopplungseingabesignals FFEEDI synchronisiert werden.
Der digitale PFD 300 nach noch weiteren beispielhaften Ausführungsformen kann das Hochverstärkungsausgabesignal OHGS erzeugen, das angibt, ob die Phasendifferenz zwischen dem Referenzsignal FREF und dem Rückkopplungseingabesignal FFEEDI größer ist als die vorgegebene Phasendifferenz. Das Hochverstärkungsausgabesignal OHGS kann mit der Flanke des Referenzsignals FREF oder der Flanke des Rückkopplungseingabesignals FFEEDI synchronisiert werden. Damit kann der digitale PFD 300 das Rückkopplungseingabesignal FFEEDI effektiv kompensieren und kann eine relativ hohe Betriebszuverlässigkeit und eine hohe Betriebsstabilität aufweisen.
18 zeigt ein Blockdiagramm, das ein Beispiel einer Verstärkungssynchronisationseinheit darstellt, die in der Verstärkungssteuereinheit von 17 vorgesehen ist. Die Verstärkungssynchronisationseinheit 358 kann ein Flip-Flop sein. Das Flip-Flop kann einen Dateneingabeanschluss aufweisen, der das Hochverstärkungssignal HGS empfängt, einen Takteingabeanschluss, der das Rückkopplungseingabesignal FFEEDI empfängt, einen Rücksetzeingabeanschluss, der das Detektionsfreigabesignal PDEN empfängt, und einen Ausgabeanschluss, der das Hochverstärkungsausgabesignal OHGS ausgibt. Die Verstärkungssynchronisationseinheit 358 kann das Hochverstärkungssignal HGS basierend auf dem Rückkopplungseingabesignal FFEEDI abtasten, so dass das Hochverstärkungsausgabesignal OHGS erzeugt wird.
Obwohl die Verstärkungssynchronisationseinheit 358, die die Synchronisationsoperation basierend auf dem Rückkopplungseingabesignal FFEEDI durchführt, in 18 dargestellt ist, kann die Verstärkungssynchronisationseinheit die Synchronisationsoperation basierend auf dem Referenzsignal FREF durchführen. Zum Beispiel kann der Takteingabeanschluss des Flip-Flop in der Verstärkungssynchronisationseinheit das Referenzsignal FREF anstelle des Rückkopplungseingabesignals FFEEDI empfangen, und damit kann das Hochverstärkungsausgabesignal OHGS mit der Anstiegsflanke oder der Abfallflanke des Referenzsignals FREF synchronisiert werden.
19 zeigt ein Schaubild, das eine andere Betriebsweise der Referenzsignalerzeugungseinheit 360 beschreibt, die im digitalen PFD von 10 vorgesehen ist. Die Referenzsignalerzeugungseinheit 360 kann die Referenzsignale EFREF1, ..., EFREFn, FREF, LFREF1, LFREF2, ..., LFREFn durch Verzögern des Eingabesignals FIN erzeugen. Das Vorauseilreferenzsignal kann erste bis n-te Vorauseilreferenzsignale EFREF1, ..., EFREFn umfassen, wobei n eine natürliche Zahl gleich oder größer als zwei ist. Eine Phase jedes der Vorauseilreferenzsignale EFREF1, EFREF2, ..., EFREFn kann der Phase des Referenzsignals FREF vorauseilen. Das Nacheilreferenzsignal kann erste bis n-te Nacheilreferenzsignale LFREF1, ..., LFREFn umfassen. Eine Phase jedes der Nacheilreferenzsignale LFREF1, ... LFREFn kann der Phase des Referenzsignals FREF nacheilen. Eine Wellenform jedes der Vorauseilreferenzsignale EFREF1, ..., EFREFn und eine Wellenform jedes der Nacheilreferenzsignale LFREF1, ..., LFREFn kann im Wesentlichen die gleiche Wellenform wie das Referenzsignal FREF aufweisen.
In einer beispielhaften Ausführungsform kann die Phase eines k-ten Vorauseilreferenzsignals der Phase eines (k-1)-ten Vorauseilreferenzsignals um eine Einheitsphase vorauseilen, wobei k eine natürliche Zahl gleich oder größer als zwei und gleich oder kleiner als n ist. Zum Beispiel kann eine Phase des ersten Vorauseilreferenzsignals EFREF1 der Phase des Referenzsignals FREF um ungefähr ΔP vorauseilen und eine Phase des zweiten Vorauseilreferenzsignals EFREF2 kann der Phase des ersten Vorauseilreferenzsignals EFREF1 um ungefähr ΔP vorauseilen. Gleichermaßen kann eine Phase eines k-ten Nacheilreferenzsignals einer Phase eines (k-1)-ten Nacheilreferenzsignals um die Einheitsphase nacheilen. Eine Phasendifferenz zwischen dem n-ten Vorauseilreferenzsignal EFREFn und dem Referenzsignal FREF kann von ungefähr 0 Grad bis ungefähr 180 Grad betragen. Mit anderen Worten, ein Wert von (n*ΔPn) kann in einem Bereich von ungefähr 0 Grad bis ungefähr 180 Grad liegen.
20 zeigt ein Blockdiagramm, das ein anderes Beispiel der Referenzsignalerzeugungseinheit 360 darstellt, die im digitalen PFD von 10 vorgesehen ist. Eine Referenzsignalerzeugungseinheit 360b kann eine Mehrzahl von Verzögerungszellen DC (z. B. (2n+1) Verzögerungszellen) beinhalten, die kaskadengekoppelt sind, und sequentiell die Vorauseilreferenzsignale EFREF1, ..., EFREFn, das Referenzsignal FREF und die Nacheilreferenzsignale LFREF1, ..., LFREFn durch Verzögern des Eingabesignals FIN erzeugen können. Zum Beispiel kann eine erste Verzögerungszelle das Eingabesignal FIN um eine vorgegebene Phase (z. B. ΔPn) verzögern, um das n-te Vorauseilreferenzsignal EFREFn zu erzeugen, eine n-te Verzögerungszelle kann das zweite Vorauseilreferenzsignal EFREF2 um die vorgegebene Phase verzögern, um das erste Vorauseilreferenzsignal EFREF1 zu erzeugen, und ein (2n+1)-te Verzögerungszelle kann ein (n-1)-tes Nacheilreferenzsignal um die vorgegebene Phase verzögern, um das n-te Nacheilreferenzsignal LFREFn zu erzeugen.
Obwohl es in 20 nicht dargestellt ist, kann die Referenzsignalerzeugungseinheit 2n Verzögerungszellen beinhalten. Zum Beispiel kann die Referenzsignalerzeugungseinheit das Eingabesignal FIN als das n-te Vorauseilreferenzsignal EFREFn ausgeben und kann ein (n-1)-tes Vorauseilreferenzsignal durch Verzögern des n-ten Vorauseilreferenzsignals EFREFn erzeugen.
21 zeigt ein Blockdiagramm, das noch ein weiteres Beispiel der Verstärkungssteuereinheit 350 darstellt, die im digitalen PFD von 10 vorgesehen ist. Eine Verstärkungssteuereinheit 350c kann erste bis n-te Vorauseildetektionseinheiten (LEAD DU) 352a, 352b, ..., 352n, erste bis n-te Nacheildetektionseinheiten (LAG DU) 354a, 354b, ..., 354n und erste bis n-te Hochverstärkungssignalerzeugungseinheiten (HGS GU) 356a, 356b, ..., 356n umfassen.
Jede der Vorauseildetektionseinheiten 352a, ..., 352n kann ein zugehöriges der ersten bis n-ten Hochvorauseilsignale HLEAD1, HLEAD2, ..., HLEADn basierend auf einem zugehörigen der ersten bis n-ten Vorauseilreferenzsignale EFREF1, EFREF2, ..., EFREFn, dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES erzeugen. Jedes der Hochvorauseilsignale HLEAD1, ..., HLEADn kann angeben, ob die Phase des Rückkopplungseingabesignals FFEEDI einer Phase des zugehörigen der Vorauseilreferenzsignale EFREF1,..., EFREFn vorauseilt. Zum Beispiel kann die erste Vorauseildetektionseinheit 352a das erste Hochvorauseilsignal HLEAD1 basierend auf dem ersten Vorauseilreferenzsignal EFREF1, dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES erzeugen. Das erste Hochvorauseilsignal HLEAD1 kann angeben, ob die Phase des Rückkopplungseingabesignals FFEEDI einer Phase des ersten Vorauseilreferenzsignals EFREF1 vorauseilt.
Jede der Nacheildetektionseinheiten 354a, ..., 354n kann ein zugehöriges der ersten bis n-ten Hochnacheilsignale HLAG1, HLAG2, ..., HLAGn basierend auf einem zugehörigen der ersten bis n-ten Nacheilreferenzsignale LFREF1, LFREF2, ..., LFREFn, dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES erzeugen. Jedes der Hochnacheilsignale HLAG1, ..., HLAGn kann angeben, ob die Phase des Rückkopplungseingabesignals FFEEDI einer Phase des zugehörigen der Nacheilreferenzsignale LFREF1, ..., LFREFn nacheilt. Zum Beispiel kann die erste Nacheildetektionseinheiten 354a das erste Hochnacheilsignal HLAG1 basierend auf dem ersten Nacheilreferenzsignal LFREF1, dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES erzeugen. Das erste Hochnacheilsignal HLAG1 kann angeben, ob die Phase des Rückkopplungseingabesignals FFEEDI einer Phase des ersten Nacheilreferenzsignals LFREF1 nacheilt.
Jede der Hochverstärkungssignalerzeugungseinheiten 356a, ..., 356n kann ein zugehöriges der ersten bis n-ten Hochverstärkungssignale HGS1, HGS2, ..., HGSn basierend auf dem zugehörigen der ersten bis n-ten Hochvorauseilsignale HLEAD1, ..., HLEADn und dem zugehörigen der ersten bis n-ten Hochnacheilsignale HLAG1, ..., HLAGn erzeugen. Zum Beispiel kann die erste Hochverstärkungssignalerzeugungseinheit 356a das erste Hochverstärkungssignal HGS1 basierend auf dem ersten Hochvorauseilsignal HLEAD1 und dem ersten Hochnacheilsignal HLAG1 erzeugen.
Jedes der Hochverstärkungssignale HGS1, ..., HGSn kann aktiviert werden, wenn die Phasendifferenz zwischen dem Referenzsignal FREF und dem Rückkopplungseingabesignal FFEEDI größer ist als eine zugehörige von vorgegebenen Phasendifferenzen. Wenn beispielsweise die Phasendifferenz zwischen dem Referenzsignal FREF und dem Rückkopplungseingabesignal FFEEDI größer ist als ungefähr ΔPn, mit anderen Worten, wenn die Phase des Rückkopplungseingabesignals FFEEDI der Phase des ersten Vorauseilreferenzsignals EFREF1 vorauseilt oder der Phase des ersten Nacheilreferenzsignals LFREF1 nacheilt, kann das erste Hochverstärkungssignal HGS1 aktiviert werden. Wenn die Phasendifferenz zwischen dem Referenzsignal FREF und dem Rückkopplungseingabesignal FFEEDI größer ist als ungefähr (2*ΔPn), mit anderen Worten, wenn die Phase des Rückkopplungseingabesignals FFEEDI einer Phase des zweiten Vorauseilreferenzsignals EFREF2 vorauseilt oder einer Phase des zweiten Nacheilreferenzsignals LFREF2 nacheilt, kann das zweite Hochverstärkungssignal HGS2 aktiviert werden.
In einer beispielhaften Ausführungsform kann jede der Vorauseildetektionseinheiten 352a, ..., 352n im Wesentlichen die gleiche Struktur aufweisen wie die Vorauseildetektionseinheit 352 von 14, jede der Nacheildetektionseinheiten 354a, ..., 354n kann im Wesentlichen die gleiche Struktur aufweisen wie die Nacheildetektionseinheit 354 von 14, jede der Hochverstärkungssignalerzeugungseinheiten 356a, ..., 356n kann im Wesentlichen die gleiche Struktur aufweisen wie die Hochverstärkungssignalerzeugungseinheit 356 von 14.
Im digitalen PFD 300 gemäß noch einer anderen beispielhaften Ausführungsform kann die Verstärkungssteuereinheit 350c eine Mehrzahl von Hochverstärkungssignalen HGS1, ..., HGSn erzeugen, wobei jedes davon präzise angibt, ob die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Referenzsignals FREF vorauseilt oder nacheilt. Auf diese Weise kann der digitale PFD 300 das Rückkopplungseingabesignal FFEEDI in einer relativ verkürzten Kompensationszeit kompensieren und eine digitale PLL, die den digitalen PFD 300 umfasst, kann eine Phase und eine Frequenz eines Ausgabesignals in einer relativ verkürzten Verriegelungszeit verriegeln.
22 zeigt ein Flussbild, das ein Verfahren zum Detektieren einer Phase und einer Frequenz eines Ausgabesignals gemäß einer beispielhaften Ausführungsform darstellt.
Mit Bezug zu den 10, 13, 17 und 22 werden bei dem Verfahren ein Referenzflankensignal RES und ein Rückkopplungsflankensignal FES durch Detektieren einer Flanke eines Referenzsignals FREF und einer Flanke eines Rückkopplungseingabesignals FFEEDI erzeugt (Schritt S210). Ein erstes Phasenvergleichssignal PCS1 wird durch Abtasten des Referenzflankensignals RES in Abhängigkeit vom Rückkopplungsflankensignal FES erzeugt und ein zweites Phasenvergleichssignal PCS2 wird durch Abtasten des Rückkopplungsflankensignals FES in Abhängigkeit vom Referenzflankensignal RES erzeugt (Schritt S220). Die Schritte S210 und S220 können im Wesentlichen gleich den Schritten S110 und S120 von 9 sein.
Ein Hochverstärkungssignal HGS wird basierend auf einem Vorauseilreferenzsignal EFREF, einem Nacheilreferenzsignal LFREF, dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES erzeugt (Schritt S230). Das Hochverstärkungssignal HGS gibt an, ob eine Phasendifferenz zwischen dem Referenzsignal FREF und dem Rückkopplungseingabesignal FFEEDI größer ist als eine vorgegebene Phasendifferenz.
In einer beispielhaften Ausführungsform können das Vorauseilreferenzsignal EFREF, das Referenzsignal FREF und das Nacheilreferenzsignal LFREF weiter basierend auf einem Eingangssignal FIN erzeugt werden. In einer anderen beispielhaften Ausführungsform kann ein Hochverstärkungsausgabesignal OHGS weiter durch Synchronisieren des Hochverstärkungssignals HGS mit dem Referenzsignal FREF oder dem Rückkopplungseingabesignal FFEEDI erzeugt werden.
Beim Verfahren zum Detektieren der Phase und der Frequenz des Ausgabesignals gemäß anderer beispielhafter Ausführungsformen kann das Hochverstärkungssignal HGS zum Steuern eines Kompensationspegels des Rückkopplungseingabesignals FFEEDI basierend auf dem Vorauseilreferenzsignal EFREF und dem Nacheilreferenzsignal LFREF erzeugt werden. Damit kann ein digitaler PFD (z. B. der digitale PFD 300 von 10), der nach dem Verfahren von 22 gemäß anderer beispielhafter Ausführungsformen betrieben wird, eine relativ kürzere Kompensationszeit, eine einfache Struktur, eine hohe Betriebsgeschwindigkeit und eine effektive Leistungsfähigkeit aufweisen.
23 zeigt ein Blockdiagramm, das einen PFD gemäß einer beispielhaften Ausführungsform darstellt.
Mit Bezug zu 23 umfasst ein digitaler PFD 400 eine Referenzsignalerzeugungseinheit 460, eine Phasenvergleichssignalerzeugungseinheit 401 und eine Verstärkungssteuereinheit 450 und umfasst weiter eine Verstärkungsauswahleinheit 470.
Im Vergleich zum digitalen PFD 300 von 10 umfasst der digitale PFD 400 weiter die Verstärkungsauswahleinheit 470. Die Referenzsignalerzeugungseinheit 460, die Phasenvergleichssignalerzeugungseinheit 401 und die Verstärkungssteuereinheit 450 von 23 können im Wesentlichen jeweils gleich der Referenzsignalerzeugungseinheit 360, der Phasenvergleichssignalerzeugungseinheit 301 und der Verstärkungssteuereinheit 350 von 10 sein, und daher wird auf eine weitere Erläuterung verzichtet.
Die Verstärkungsauswahleinheit 470 kann ein Auswahlverstärkungssignal SGS basierend auf dem Hochverstärkungssignal HGS und basierend auf dem ersten Phasenvergleichssignal PCS1 oder dem zweiten Phasenvergleichssignal PCS2 erzeugen. Das Auswahlverstärkungssignal SGS kann ein digitaler Wert sein, der mit der Phasendifferenz zwischen dem Referenzsignal FREF und dem Rückkopplungseingabesignal FFEEDI korrespondiert.
In einer beispielhaften Ausführungsform kann das Auswahlverstärkungssignal SGS einen ersten digitalen Wert aufweisen, wenn das Hochverstärkungssignal HGS deaktiviert ist, und kann einen zweiten digitalen Wert aufweisen, wenn das Hochverstärkungssignal HGS aktiviert ist. Ein Betrag des zweiten digitalen Werts kann höher sein als ein Betrag des ersten digitalen Werts. Ein Vorzeichen des zweiten digitalen Werts kann im Wesentlichen gleich einem Vorzeichen des ersten digitalen Werts sein. In einer beispielhaften Ausführungsform, bei der die Phase des Rückkopplungseingabesignals FFEEDI dem Referenzsignal FREF vorauseilt, kann der erste digitale Wert mit einer Einheitsverstärkung korrespondieren (z. B. der Einheitsverstärkung UG von 11), wobei das Rückkopplungseingabesignal FFEEDI um eine erste vorgegebene Phase verzögert wird. Der zweite digitale Wert kann mit einer angepassten Verstärkung korrespondieren (z. B. der angepassten Verstärkung HG von 11), wobei das Rückkopplungseingabesignal FFEEDI um eine zweite vorgegebene Phase verzögert wird. Die zweite vorgegebene Phase kann größer sein als die erste vorgegebene Phase.
In einer beispielhaften Ausführungsform kann der Betrag des zweiten digitalen Werts um ein vorgegebenes Verstärkungsverhältnis größer sein als der Betrag des ersten digitalen Werts. Zum Beispiel kann das vorgegebene Verstärkungsverhältnis durch die Gleichung 1 dargestellt werden. $G R = \frac{H G}{U G}$
In Gleichung 1 stellt GR das vorgegebene Verstärkungsverhältnis dar, UG stellt den Betrag des ersten digitalen Werts dar (z. B. die Einheitsverstärkung) zum Kompensieren des Rückkopplungseingabesignals FFEEDI, wenn das Hochverstärkungssignal HGS deaktiviert ist, und HG stellt den Betrag des zweiten digitalen Werts dar (z. B. die angepasste Verstärkung) zum Kompensieren des Rückkopplungseingabesignals FFEEDI, wenn das Hochverstärkungssignal HGS aktiviert ist. Zum Beispiel kann ein Wert des vorgegebenen Verstärkungsverhältnisses in einem Bereich von ungefähr zwei bis ungefähr acht liegen. Wenn der Wert des vorgegebenen Verstärkungsverhältnisses kleiner als ungefähr zwei ist, kann die Kompensationszeit für das Rückkopplungseingabesignal FFEEDI nicht wirksam verringert werden. Wenn der Wert des vorgegebenen Verstärkungsverhältnisses größer als ungefähr acht ist, kann der digitale PFD 400 die Kompensationsoperation für das Rückkopplungseingabesignal FFEEDI nicht akkurat durchführen.
24 zeigt ein Blockdiagramm, das ein Beispiel einer Verstärkungsauswahleinheit 470 darstellt, die im digitalen PFD von 23 vorgesehen ist. Die Verstärkungsauswahleinheit 470 kann ein Multiplexer sein. Der Multiplexer kann einen der digitalen Werte HE, LE, LL, HL basierend auf dem ersten Phasenvergleichssignal PCS1 und dem Hochverstärkungssignal HGS als das Auswahlverstärkungssignal SGS ausgeben.
In einer beispielhaften Ausführungsform kann der Multiplexer einen digitalen Wert zum Verzögern (d. h., nach hinten Verschieben) der Phase des Rückkopplungseingabesignals FFEEDI auswählen, wenn das erste Phasenvergleichssignal PCS1 deaktiviert ist, und kann einen digitalen Wert zum Verschieben der Phase des Rückkopplungseingabesignals FFEEDI nach vorn auswählen, wenn das erste Phasenvergleichssignal PCS1 aktiviert ist. Außerdem kann der Multiplexer einen digitalen Wert zum Kompensieren des Rückkopplungseingabesignals FFEEDI mit einer relativ geringen Verstärkung (z. B. der Einheitsverstärkung) auswählen, wenn das Hochverstärkungssignal HGS deaktiviert ist, und kann einen digitalen Wert zum Kompensieren des Rückkopplungseingabesignals FFEEDI mit einer relativ hohen Verstärkung (z. B. der angepassten Verstärkung) auswählen, wenn das Hochverstärkungssignal HGS aktiviert ist.
In einer beispielhaften Ausführungsform kann jeder der digitalen Werte HE, LE, LL, HL mit der Rückkopplungsverstärkung korrespondieren, die zum Einstellen der Phase und der Frequenz des Rückkopplungseingabesignals FFEEDI verwendet ist. Zum Beispiel kann ein erster digitaler Wert HE mit einer ersten angepassten Verstärkung der Phase des Rückkopplungseingabesignals FFEEDI mit der relativ hohen Verstärkung korrespondieren. Ein zweiter digitaler Wert LE kann mit einer ersten Einheitsverstärkung zum Verzögern der Phase des Rückkopplungseingabesignals FFEEDI mit der relativ niedrigen Verstärkung korrespondieren. Ein zweiter digitaler Wert LL kann mit einer zweiten Einheitsverstärkung zum Verschieben der Phase des Rückkopplungseingabesignals FFEEDI nach vorn mit der relativ niedrigen Verstärkung korrespondieren. Ein vierter digitaler Wert HL kann mit einer zweiten angepassten Verstärkung zum Verschieben der Phase des Rückkopplungseingabesignals FFEEDI nach vom mit der relativ hohen Verstärkung korrespondieren. Zum Beispiel können unter der Annahme, dass das vorgegebene Verstärkungsverhältnis GR auf ungefähr acht gesetzt ist, die digitalen Werte HE, LE, LL, HL mit „-8“, „-1“, „+1“ bzw. „+8“ korrespondieren.
In einer beispielhaften Ausführungsform kann der Multiplexer den ersten oder den zweiten digitalen Wert HE, LE auswählen, wenn das erste Phasenvergleichssignal PCS1 deaktiviert ist, und kann den dritten oder den vierten digitalen Wert LL, HL auswählen, wenn das erste Phasenvergleichssignal PCS1 aktiviert ist. Außerdem kann der Multiplexer den zweiten oder den dritten digitalen Wert LE, LL auswählen, wenn das Hochverstärkungssignal HGS deaktiviert ist, und kann den ersten oder den vierten digitalen Wert HE, HL auswählen, wenn das Hochverstärkungssignal HGS aktiviert ist. Wenn beispielsweise sowohl das erste Phasenvergleichssignal PCS1 und das Hochverstärkungssignal HGS aktiviert sind, kann der Multiplexer den vierten digitalen Wert HL auswählen, um den vierten digitalen Wert HL als das Auswahlverstärkungssignal SGS auszugeben. Mit anderen Worten, unter der Annahme, dass die digitalen Werte HE, LE, LL, HL mit „-8“, „-1“, „+1“ bzw. „+8“ korrespondieren können, kann ein Vorzeichen des Auswahlverstärkungssignals SGS in Abhängigkeit vom ersten Phasenvergleichssignal PCS1 bestimmt werden, und eine Höhe des Auswahlverstärkungssignals SGS kann in Abhängigkeit vom Hochverstärkungssignal HGS bestimmt werden.
Obwohl die Verstärkungsauswahleinheit 470, die das erste Phasenvergleichssignal PCS1 als Auswahlsignal verwendet, in 24 dargestellt ist, kann die Verstärkungsauswahleinheit das zweite Phasenvergleichssignal PCS2 als Auswahlsignal verwenden. Obwohl die Verstärkungsauswahleinheit 470, die einen der vier digitalen Werte HE, LE, LL, HL als Auswahlverstärkungssignal SGS wählt, in 24 dargestellt ist, kann die Verstärkungsauswahleinheit einen einer Mehrzahl von digitalen Werten als Auswahlverstärkungssignal wählen. Zum Beispiel, wie oben mit Bezug zu den 19 und 21 beschrieben, kann das Hochverstärkungssignal das erste bis n-te Hochverstärkungssignal beinhalten und die Verstärkungsauswahleinheit kann basierend auf dem ersten und dem zweiten Phasenvergleichssignal PCS1 und PCS2 und dem ersten bis n-ten Hochverstärkungssignal einen von 2*(n+1) digitalen Werten als Auswahlverstärkungssignal wählen.
25 zeigt ein Flussbild, das ein Verfahren zum Detektieren einer Phase und einer Frequenz eines Ausgabesignals gemäß nach anderen beispielhaften Ausführungsformen darstellt.
Mit Bezug zu den 10, 13, 23 und 25 werden bei dem Verfahren ein Vorauseilreferenzsignal EFREF, ein Referenzsignal FREF und ein Nacheilreferenzsignal LFREF basierend auf einem Eingangssignal FIN erzeugt (Schritt S215). Eine Phase des Vorauseilreferenzsignals EFREF kann einer Phase des Referenzsignals FREF vorauseilen und eine Phase des Nacheilreferenzsignals LFREF kann einer Phase des Referenzsignals FREF nacheilen.
Ein Referenzflankensignal RES und ein Rückkopplungsflankensignal FES werden basierend auf dem Referenzsignal FREF und einem Rückkopplungseingabesignal FFEEDI erzeugt (Schritt S225). Zum Beispiel kann das Referenzflankensignal RES durch Detektieren einer Flanke des Referenzsignals FREF erzeugt werden und das Rückkopplungsflankensignal FES kann durch Detektieren einer Flanke des Rückkopplungseingabesignals FFEEDI erzeugt werden.
Ein Hochvorauseilsignal HLEAD wird basierend auf dem Vorauseilreferenzsignal EFREF, dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES erzeugt (Schritt S235). Ein Hochnacheilsignal HLAG wird basierend auf dem Nacheilreferenzsignal LFREF1, dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES erzeugt (Schritt S245). Das Hochvorauseilsignal HLEAD gibt an, ob eine Phase des Rückkopplungseingabesignals FFEEDI der Phase des Vorauseilreferenzsignals EFREF vorauseilt. Das Hochnacheilsignal HLAG gibt an, ob die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Nacheilreferenzsignals LFREF nacheilt.
Ein Hochverstärkungssignal HGS wird basierend auf dem Hochvorauseilsignal HLEAD und dem Hochnacheilsignal HLAG erzeugt (Schritt S255). Das Hochverstärkungssignal HGS gibt an, ob das Rückkopplungseingabesignal FFEEDI, basierend auf einer Einheitsverstärkung oder einer angepassten Verstärkung, die größer ist als die Einheitsverstärkung, kompensiert ist.
In einer beispielhaften Ausführungsform kann weiter ein Auswahlverstärkungssignal SGS basierend auf dem Hochverstärkungssignal HGS erzeugt werden (Schritt S265). Das Hochverstärkungssignal HGS kann aktiviert werden, wenn die Phase des Rückkopplungseingabesignals FFEEDI der Phase des Vorauseilreferenzsignals EFREF vorauseilt oder der Phase des Nacheilreferenzsignals LFREF nacheilt. Das Auswahlverstärkungssignal SGS kann mit der angepassten Verstärkung korrespondieren, wenn das Hochverstärkungssignal HGS aktiviert ist, und kann mit der Einheitsversstärkung korrespondieren, wenn das Hochverstärkungssignal HGS deaktiviert ist.
In einer beispielhaften Ausführungsform können weiter ein erstes Phasenvergleichssignal PCS1 und ein zweites Phasenvergleichssignal PCS2 basierend auf dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES erzeugt werden.
26 zeigt ein Blockdiagramm, das eine digitale Phasenregelschleife (PLL) gemäß einer beispielhaften Ausführungsform darstellt. Eine digitale PLL 500 umfasst einen digitalen Phasenfrequenzdetektor (PFD) 510, ein digitales Schleifenfilter (DLF) 520, einen digital gesteuerten Oszillator (DCO) 530 und einen Teiler 540.
Der digitale PFD 510 erzeugt ein erstes Phasenvergleichssignal PCS1 und ein zweites Phasenvergleichssignal PCS2 basierend auf einem Referenzsignal FREF und einem Rückkopplungseingabesignal FFEEDI. Das erste und das zweite Phasenvergleichssignal PCS1 und PCS2 geben an, ob eine Phase des Rückkopplungseingabesignals FFEEDI einer Phase des Referenzsignals FREF vorauseilt oder nacheilt.
Der digitale PFD 510 kann der digitale PFD 100 von 1 oder der digitale PFD 200 von 7 sein. Zum Beispiel umfasst der digitale PFD 510 eine Detektionseinheit, einen Rücksetzeinheit und eine Phasenvergleichseinheit und kann weiter eine Synchronisationseinheit umfassen. Wenn der digitale PFD 510 der digitale PFD 200 von 7 sein kann, mit anderen Worten, wenn der digitale PFD 510 weiter die Synchronisationseinheit beinhaltet, können das erste und das zweite Phasenvergleichssignal PCS1 und PCS2 mit dem ersten und dem zweiten Phasenvergleichsausgabesignal OPCS1 und OPCS2 von 7 korrespondieren.
Die Detektionseinheit detektiert eine Flanke des Referenzsignals FREF und eine Flanke des Rückkopplungseingabesignals FFEEDI, um ein Referenzflankensignal und ein Rückkopplungsflankensignal zu erzeugen. Die Rücksetzeinheit erzeugt ein Rücksetzsignal, das die Detektionseinheit zurücksetzt, basierend auf dem Referenzflankensignal und dem Rückkopplungsflankensignal. Die Phasenvergleichseinheit beinhaltet ein erstes Flip-Flop, ein zweites Flip-Flop und einen Latch-Block. Das erste Flip-Flop weist einen Dateneingabeanschluss auf, der das Rückkopplungsflankensignal empfängt, und einen Takteingabeanschluss, der das Referenzflankensignal empfängt, und erzeugt ein erstes Vergleichssignal durch Abtasten des Referenzflankensignals in Abhängigkeit vom Rückkopplungsflankensignal. Das zweite Flip-Flop weist einen Dateneingabeanschluss auf, der das Rückkopplungsflankensignal empfängt, und einen Takteingabeanschluss, der das Referenzflankensignal empfängt, und erzeugt ein zweites Vergleichssignal durch Abtasten des Rückkopplungsflankensignals in Abhängigkeit vom Referenzflankensignal. Der Latch zwischenspeichert das erste Vergleichssignal und das zweite Vergleichssignal, um das erste Phasenvergleichssignal PCS1 und das zweite Phasenvergleichssignal PCS2 zu erzeugen.
Das Schleifenfilter DLF 520 erzeugt ein digitales Steuersignal DCON zum Einstellen einer Phase und einer Frequenz eines Ausgabesignals FOUT basierend auf dem ersten und dem zweiten Phasenvergleichssignal PCS1 und PCS2. Wenn beispielsweise eine Phasendifferenz und eine Frequenzdifferenz zwischen dem Referenzsignal FREF und dem Rückkopplungseingabesignal FFEEDI größer sind als einen Schwellenphasendifferenz und eine Schwellenfrequenzdifferenz, kann das DLF 520 das digitale Steuersignal DCON dem DCO 530 bereitstellen und der DCO 530 kann die Phase und die Frequenz eines Ausgabesignals FOUT steuern. In einer beispielhaften Ausführungsform kann das DLF 520 einen Multiplexer und einen Akkumulator beinhalten. Der Multiplexer kann einen der digitalen Werte basierend auf dem ersten oder dem zweiten Phasenvergleichssignal PCS1, PCS2 auswählen. Der Akkumulator kann den ausgewählten digitalen Wert akkumulieren, um das digitale Steuersignal DCON zu erzeugen.
Der DCO 530 erzeugt das Ausgabesignal FOUT basierend auf dem digitalen Steuersignal DCON. Der Teiler 540 teilt das Ausgabesignal FOUT, um das Rückkopplungseingabesignal FFEEDI zu erzeugen. Das Rückkopplungseingabesignal FFEEDI wird dem digitalen PFD 510 bereitgestellt.
In einer beispielhaften Ausführungsform kann der digitale PFD 510 eine volldigitale PLL sein. Zum Beispiel können in der digitalen PLL alle Elemente außer dem DCO 530 mit Digitallogik ausgebildet sein und auf diese Weise kann die digitale PLL 500 eine gegen Prozess-, Spannungs- und Temperatur(PVT)-Schwankungen relativ robuste Leistungsfähigkeit aufweisen.
Die digitale PLL 500 gemäß einer beispielhaften Ausführungsform beinhaltet den digitalen PFD 100 von 1 oder den digitalen PFD 200 von 7. Damit kann die digitale PLL 500 eine relativ einfache Struktur und eine hohe Betriebsgeschwindigkeit aufweisen und kann eine Phase und eine Frequenz des Ausgabesignals FOUT akkurat verriegeln.
27 zeigt ein Flussbild, das ein Verfahren zum Einstellen einer Phase und einer Frequenz eines Ausgabesignals gemäß einer beispielhaften Ausführungsform darstellt.
Mit Bezug zu den 1, 26 und 27 werden bei dem Verfahren ein Referenzflankensignal RES und ein Rückkopplungsflankensignal FES basierend auf einem Referenzsignal und einem Rückkopplungseingabesignal FFEEDI erzeugt, ein erstes Phasenvergleichssignal PCS1 wird durch Abtasten des Referenzflankensignals RES in Abhängigkeit vom Rückkopplungsflankensignal FES erzeugt und ein zweites Phasenvergleichssignal PCS2 wird durch Abtasten des Rückkopplungsflankensignals FES in Abhängigkeit vom Referenzflankensignal RES erzeugt (Schritt S310). Der Schritt S310 kann im Wesentlichen gleich dem Verfahren von 9 sein, das die Schritte S110 und S120 beinhaltet.
Ein digitales Steuersignal DCON wird basierend auf dem ersten Phasenvergleichssignal PCS1 und dem zweiten Phasenvergleichssignal PCS2 erzeugt (Schritt S320). Das digitale Steuersignal DCON kann dazu verwendet werden, eine Phase und eine Frequenz eines Ausgabesignals FOUT einzustellen.
Das Ausgabesignal FOUT wird basierend auf dem digitalen Steuersignal DCON erzeugt (Schritt S330) und das Rückkopplungseingabesignal FFEEDI wird durch Teilen des Ausgabesignals FOUT erzeugt (Schritt S340). Ein Zustand des Ausgabesignals FOUT wird durch Vergleichen des Referenzsignals FREF und des Rückkopplungseingabesignals FFEEDI bestimmt (Schritt S350). Wenn das Ausgabesignal FOUT nicht verriegelt ist, mit anderen Worten, wenn eine Phase und eine Frequenz des Referenzsignals FREF sich von einer Phase und einer Frequenz des Rückkopplungseingabesignals FFEEDI unterscheiden, können die Schritte S310, S320, S330, S340 wiederholt werden. Wenn das Ausgabesignal FOUT verriegelt ist, mit anderen Worten, wenn die Phase und die Frequenz des Referenzsignals FREF im Wesentlichen gleich der Phase und der Frequenz des Rückkopplungseingabesignals FFEEDI sind, kann das Verfahren von 27 abgeschlossen werden.
28 zeigt ein Blockdiagramm, das eine digitale PLL gemäß einer beispielhaften Ausführungsform darstellt.
Mit Bezug zu 28 umfasst eine digitale PLL 600 einen digitalen PFD 610, ein DLF 620, einen DCO 630 und einen Teiler 640. Im Vergleich zur digitalen PLL 500 von 26 umfasst die digitale PLL 600 den digitalen PFD 610 und das DLF 620 anstelle des digitalen PFD 510 und des DLF 520. Der DCO 630 und der Teiler 640 von 28 können im Wesentlichen gleich wie der DCO 530 und der Teiler 540 von 26 ausgebildet sein, und daher wird auf eine weitere Erläuterung verzichtet.
Der digitale PFD 610 erzeugt ein Vorauseilreferenzsignal EFREF, ein Referenzsignal FREF und ein Nacheilreferenzsignal LFREF basierend auf einem Eingabesignal FIN, erzeugt ein Referenzflankensignal RES und ein Rückkopplungsflankensignal FES basierend auf dem Referenzsignal FREF und einem Rückkopplungseingabesignal FFEEDI, erzeugt ein erstes Phasenvergleichssignal PCS1 und ein zweites Phasenvergleichssignal PCS2 basierend auf dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES und erzeugt ein Hochverstärkungssignal HGS basierend auf dem Vorauseilreferenzsignal EFREF, dem Nacheilreferenzsignal LFREF, dem Referenzflankensignal RES und dem Rückkopplungsflankensignal FES. Das erste und das zweite Phasenvergleichssignal PCS1 und PCS2 geben an, ob eine Phase des Rückkopplungseingabesignals FFEEDI einer Phase des Referenzsignals FREF vorauseilt oder nacheilt. Das Hochverstärkungssignal HGS gibt an, ob eine Phasendifferenz zwischen dem Referenzsignal FREF und dem Rückkopplungseingabesignal FFEEDI größer ist als eine vorgegebene Phasendifferenz.
In einer beispielhaften Ausführungsform kann der digitale PFD 610 der digitale PFD 300 von 10 sein. Zum Beispiel kann der digitale PFD 610 eine Referenzsignalerzeugungseinheit 602, eine Phasenvergleichssignalerzeugungseinheit 604 und eine Verstärkungssteuereinheit 606 umfassen. Die Referenzsignalerzeugungseinheit 602, die Phasenvergleichssignalerzeugungseinheit 604 und die Verstärkungssteuereinheit 606 können im Wesentlichen gleich wie die Referenzsignalerzeugungseinheit 360, die Phasenvergleichssignalerzeugungseinheit 301 und die Verstärkungssteuereinheit 350 von 10 ausgebildet sein, und daher wird auf eine weitere Erläuterung verzichtet.
In einer anderen beispielhaften Ausführungsform kann der digitale PFD 610 der digitale PFD 400 von 23 sein. Zum Beispiel kann der digitale PFD 610 weiter eine Verstärkungsauswahleinheit (nicht dargestellt) umfassen, die ein Auswahlverstärkungssignal SGS erzeugt. In diesem Fall kann der digitale PFD 610 nur das Auswahlverstärkungssignal SGS ausgeben.
Das DLF 620 erzeugt ein digitales Steuersignal DCON zum Einstellen einer Phase und einer Frequenz eines Ausgabesignals FOUT basierend auf dem Hochverstärkungssignal HGS, dem ersten Phasenvergleichssignal PCS1 und dem zweiten Phasenvergleichssignal PCS2.
In einer beispielhaften Ausführungsform, wenn der digitale PFD 610 der digitale PFD 300 von 10 sein kann, kann das DLF 620 einen der digitalen Werte basierend auf dem Hochverstärkungssignal HGS und basierend auf dem ersten und dem zweiten Phasenvergleichssignal PCS1, PCS2 auswählen und kann den ausgewählten digitalen Wert akkumulieren, um das digitale Steuersignal DCON zu erzeugen. In diesem Fall kann das DLF 620 eine Rückkopplungsverstärkung steuern, die dazu verwendet wird, die Phase und die Frequenz des Rückkopplungseingabesignals FFEEDI einzustellen. Beispielsweise kann das DLF 620 die Rückkopplungsverstärkung erhöhen (z. B. einen digitalen Wert mit einem relativ hohen Betrag auswählen), wenn das Hochverstärkungssignal HGS aktiviert ist, und die Phase und die Frequenz des Rückkopplungseingabesignals FFEEDI können mit einer relativ hohen Verstärkung eingestellt werden.
In einer anderen beispielhaften Ausführungsform, wenn der digitale PFD 610 der digitale PFD 400 von 23 sein kann, kann das DLF 620 das Auswahlverstärkungssignal SGS akkumulieren, um das digitale Steuersignal DCON zu erzeugen. Wie oben mit Bezug zu den 23 und 24 beschrieben, kann das Auswahlverstärkungssignal SGS ein digitaler Wert sein, der angeben kann, ob die Phase des Rückkopplungseingabesignals FFEEDI verzögert oder nach vorn verschoben ist, und ob die Phase des Rückkopplungseingabesignals FFEEDI mit einer relativ niedrigen Verstärkung oder einer hohen Verstärkung kompensiert wird.
Die digitale PLL 600 gemäß einer anderen beispielhaften Ausführungsform umfasst den digitalen PFD 300 von 10 oder den digitalen PFD 400 von 23. Damit kann die zum Verriegeln der Phase und der Frequenz des Ausgabesignals FOUT der digitalen PLL 600 erforderliche Zeit effektiv verkürzt werden, ohne ein Jitterrauschen und/oder Phasenrauschen zu erhöhen.
29 zeigt ein Flussbild, das ein Verfahren zum Einstellen einer Phase und einer Frequenz eines Ausgabesignals gemäß anderer beispielhafter Ausführungsformen darstellt.
Mit Bezug zu den 10, 28 und 29 werden bei dem Verfahren ein erstes Phasenvergleichssignal PCS1, ein zweites Phasenvergleichssignal PCS2 und ein Hochverstärkungssignal HGS erzeugt (Schritt S410). Das erste und das zweite Phasenvergleichssignal PCS1 und PCS2 geben an, ob eine Phase eines Rückkopplungseingabesignals FFEEDI einer Phase eines Referenzsignals FREF vorauseilt oder nacheilt. Das Rückkopplungseingabesignal FFEEDI kann mit einem Ausgabesignal FOUT korrespondieren. Das Hochverstärkungssignal HGS gibt an, ob eine Phasendifferenz zwischen dem Referenzsignal FREF und dem Rückkopplungseingabesignal FFEEDI größer ist als eine vorgegebene Phasendifferenz. Der Schritt S410 kann im Wesentlichen gleich dem Verfahren von 22 sein, das die Schritte S210, S220 und S230 umfasst.
Ein digitales Steuersignal DCON wird basierend auf dem ersten und dem zweiten Phasenvergleichssignal PCS1, PCS2 und dem Hochverstärkungssignal HGS erzeugt (Schritt S420). Zum Beispiel wird einer der digitalen Werte basierend auf dem ersten und dem zweiten Phasenvergleichssignal PCS1, PCS2 und basierend auf dem Hochverstärkungssignal HGS ausgewählt und das digitale Steuersignal DCON wird basierend auf dem ausgewählten digitalen Wert erzeugt. Ein Vorzeichen des ausgewählten digitalen Werts kann basierend auf dem ersten und dem zweiten Phasenvergleichssignal PCS1, PCS2 bestimmt werden und eine Höhe des ausgewählten digitalen Werts kann basierend auf dem Hochverstärkungssignal HGS bestimmt werden.
Das Ausgabesignal FOUT wird basierend auf dem digitalen Steuersignal DCON erzeugt (Schritt S430) und das Rückkopplungseingabesignal FFEEDI wird durch Teilen des Ausgabesignals FOUT erzeugt (Schritt S440). Ein Zustand des Ausgabesignals FOUT wird durch Vergleichen des Referenzsignals FREF und des Rückkopplungseingabesignals FFEEDI bestimmt (Schritt S450). Wenn das Ausgabesignal FOUT nicht verriegelt ist, können die Schritte S410, S420, S430, S440 wiederholt werden. Wenn das Ausgabesignal FOUT verriegelt ist, kann das Verfahren von 29 abgeschlossen werden.
30 zeigt ein Blockdiagramm, das eine digitale PLL gemäß einer beispielhaften Ausführungsform darstellt. Eine digitale PLL 700 umfasst einen digitalen PFD 710, ein DLF 720, einen DCO 730 und einen Teiler 740 und kann weiter eine automatische Frequenzsteuereinheit (AFC) 750 umfassen.
Im Vergleich zur digitalen PLL 600 von 28 umfasst die digitale PLL 700 den DCO 730 anstelle des DCO 630 und kann weiter den AFC 750 beinhalten. Der digitale PFD 710 mit einer Referenzsignalerzeugungseinheit 702, einer Phasenvergleichssignalerzeugungseinheit 704 und einer Verstärkungssteuereinheit 706, dem DLF 720 und dem Teiler 740 von 30 kann im Wesentlichen gleich dem digitalen PFD 610 ausgebildet sein, der die Referenzsignalerzeugungseinheit 602, die Phasenvergleichssignalerzeugungseinheit 604 und die Verstärkungssteuereinheit 606, das DLF 620 bzw. den Teiler 640 von 28 umfasst, und daher wird auf eine weitere Erläuterung verzichtet.
Die AFC 750 kann ein automatisches digitales Steuersignal DCONA erzeugen, das eine anfängliche Frequenz (Initialfrequenz) eines Ausgabesignals FOUT basierend auf einem Referenzsignal FREF und einem Rückkopplungseingabesignal FFEEDI einstellt. In einer beispielhaften Ausführungsform kann die AFC 750 ein Zählwerk und einen Komparator umfassen. Das Zählwerk kann die Anzahl an Impulsen des Referenzsignals FREF und des Rückkopplungseingabesignals FFEEDI zählen. Der Komparator kann das Zählergebnis für das Referenzsignal FREF mit dem Zählergebnis für das Rückkopplungseingabesignal FFEEDI vergleichen. In einer beispielhaften Ausführungsform kann die AFC 750 mit einem dynamischen binären Verzweigungssystem ausgebildet sein, das zum Steuern der Vergleichsoperation verwendet wird.
Der DCO 730 kann das Ausgabesignal FOUT basierend auf dem automatischen digitalen Steuersignal DCONA und dem digitalen Steuersignal DCON erzeugen. Zum Beispiel kann die digitale PLL 700 abwechselnd in zwei Betriebsweisen arbeiten, das heißt in einem Grobmodus und einem Feinmodus. Im Grobmodus kann die digitale PLL 700 eine Phase und eine Frequenz des Ausgabesignals FOUT grob einstellen und kann das Ausgabesignal FOUT basierend auf dem automatischen digitalen Steuersignal DCONA erzeugen. Im Feinmodus kann die digitale PLL 700 die Phase und die Frequenz des Ausgabesignals FOUT präzise einstellen und kann das Ausgabesignal FOUT basierend auf dem digitalen Steuersignal DCON erzeugen.
Die digitale PLL 700 gemäß noch anderen beispielhaften Ausführungsformen umfasst den digitalen PFD 300 von 10 oder den digitalen PFD 400 von 23. Damit kann die zum Verriegeln der Phase und der Frequenz des Ausgabesignals FOUT der digitalen PLL 700 erforderliche Zeit effektiv verkürzt werden, ohne ein Jitterrauschen und/oder Phasenrauschen zu erhöhen. Außerdem kann die digitale PLL 700 weiter die AFC 750 beinhalten, und damit kann die Verriegelungszeit der digitalen PLL 700 stärker reduziert werden als die Verriegelungszeit der digitalen PLL 600.
31 stellt ein Schaubild zum Beschreiben einer Operation der digitalen PLL gemäß einigen beispielhaften Ausführungsformen dar. 31 ist ein Graph, der Frequenzvariationen des Ausgabesignals gemäß einer Operation der digitalen PLL darstellt. In 31 bezeichnet CASEA ein Ausgabesignal einer herkömmlichen digitalen PLL, CASEB bezeichnet ein Ausgabesignal FOUT der digitalen PLL 600 von 28 und CASEC bezeichnet ein Ausgabesignal FOUT der digitalen PLL 700 von 30.
Mit Bezug zu 31 kann die herkömmliche digitale PLL eine festgelegte Rückkopplungsverstärkung (z. B. eine Einheitsverstärkung) über alle Zeitintervalle aufweisen. Während einer Frequenzeinfangperiode (vom Zeitpunkt T0 bis zum Zeitpunkt TA1) erhöht die herkömmliche digitale PLL eine Frequenz des Ausgabesignals unter Verwendung der Einheitsverstärkung (z. B. „1“). Während einer Phaseneinfangperiode (vom Zeitpunkt TA1 bis zum Zeitpunkt TA2) erhöht oder senkt die herkömmliche digitale PLL die Frequenz des Ausgabesignals unter Verwendung der Einheitsverstärkung (z. B. „1“). Während einer Phasenverriegelungsperiode (nach Zeitpunkt TA2) verriegelt die herkömmliche digitale PLL die Frequenz des Ausgabesignals. Wenn eine Initialfrequenz FINIT des Ausgabesignals übermäßig niedriger (oder höher) als eine Zielfrequenz FTGT ist, kann die herkömmliche digitale PLL eine relativ lange Verriegelungszeit des Ausgabesignals aufweisen.
Mit Bezug zu dem 28 und 31 kann die digitale PLL 600 eine variable Rückkopplungsverstärkung aufweisen, die von einer Frequenzdifferenz (d. h., einer Phasendifferenz) zwischen der Zielfrequenz FTGT (d. h., dem Referenzsignal FREF) und dem Ausgabesignal FOUT (d. h., dem Rückkopplungseingabesignal FFEEDI) abhängig ist. Während einer Frequenzeinfangperiode (vom Zeitpunkt T0 bis zum Zeitpunkt TB1) erhöht die digitale PLL 600 eine Frequenz des Ausgabesignals FOUT unter Verwendung einer angepassten Verstärkung (z. B. „n“). Die angepasste Verstärkung (z. B. „n“) ist höher als die Einheitsverstärkung (z. B. „1“). Wie oben mit Bezug zu 23 beschrieben liegt ein Wert von n in einem Bereich von ungefähr zwei bis ungefähr acht. Während einer ersten Periode (vom Zeitpunkt TB1 bis zum Zeitpunkt TB2) einer Phaseneinfangperiode senkt die digitale PLL 600 die Frequenz des Ausgabesignals FOUT unter Verwendung der angepassten Verstärkung (z. B. „n“). Während einer zweiten Periode (vom Zeitpunkt TB2 bis zum Zeitpunkt TB3) der Phaseneinfangperiode erhöht oder senkt die digitale PLL 600 die Frequenz des Ausgabesignals FOUT unter Verwendung der Einheitsverstärkung (z. B. „1“). Während einer Phasenverriegelungsperiode (nach Zeitpunkt TB3) verriegelt die digitale PLL 600 die Frequenz des Ausgabesignals FOUT.
In einer beispielhaften Ausführungsform kann ein anfänglicher Flankenwinkel des Ausgabesignals FOUT größer sein als ein endgültiger Flankenwinkel des Ausgabesignals FOUT. Zum Beispiel kann während der Frequenzeinfangperiode und der ersten Periode der Phaseneinfangperiode die Frequenzdifferenz zwischen der Zielfrequenz FTGT und dem Ausgabesignal FOUT relativ groß sein. Damit kann das Hochverstärkungssignal HGS aktiviert werden, das Ausgabesignal FOUT kann unter Verwendung der angepassten Verstärkung (z. B. „n“) eingestellt werden und ein Flankenwinkel (d. h., der anfängliche Flankenwinkel) des Ausgabesignals FOUT kann relativ groß sein. Während der zweiten Periode der Phaseneinfangperiode kann die Frequenzdifferenz zwischen der Zielfrequenz FTGT und dem Ausgabesignal FOUT relativ klein sein. Damit kann das Hochverstärkungssignal HGS deaktiviert werden, das Ausgabesignal FOUT kann unter Verwendung der Einheitsverstärkung (z. B. „1“) eingestellt werden und ein Flankenwinkel (d.h., der endgültige Flankenwinkel) des Ausgabesignals FOUT kann relativ klein sein.
In einer beispielhaften Ausführungsform kann ein Zeitintervall der Frequenzeinfangperiode der digitalen PLL 600 durch Gleichung 2 dargestellt werden. $T 2 = \frac{T 1}{G R}$
In Gleichung 2 stellt GR das vorgegebene Verstärkungsverhältnis dar (z. B. „n“), T1 stellt ein Zeitintervall der Frequenzeinfangperiode der herkömmlichen digitalen PLL dar (z. B vom Zeitpunkt T0 bis zum Zeitpunkt TA1) und T2 stellt ein Zeitintervall der Frequenzeinfangperiode der digitalen PLL 600 dar (z. B vom Zeitpunkt T0 bis zum Zeitpunkt TB1).
Mit Bezug zu den 30 und 31 kann die digitale PLL 700 eine variable Rückkopplungsverstärkung aufweisen, die von einer Frequenzdifferenz (d. h., einer Phasendifferenz) zwischen der Zielfrequenz FTGT und dem Ausgabesignal FOUT abhängig ist. Während einer ersten Periode (vom Zeitpunkt T0 bis zum Zeitpunkt TC1) einer Frequenzeinfangperiode stellt die digitale PLL 700 eine Frequenz des Ausgabesignals FOUT grob ein, wobei die AFC 750 verwendet wird. Während einer zweiten Periode (vom Zeitpunkt TC1 bis zum Zeitpunkt TC2) der Frequenzeinfangperiode erhöht die digitale PLL 700 die Frequenz des Ausgabesignals FOUT unter Verwendung der angepassten Verstärkung (z. B. „n“). Während einer ersten Periode (vom Zeitpunkt TC2 bis zum Zeitpunkt TC3) einer Phaseneinfangperiode senkt die digitale PLL 700 die Frequenz des Ausgabesignals FOUT unter Verwendung der angepassten Verstärkung (z. B. „n“). Während einer zweiten Periode (vom Zeitpunkt TC3 bis zum Zeitpunkt TC4) der Phaseneinfangperiode erhöht oder senkt die digitale PLL 700 die Frequenz des Ausgabesignals FOUT unter Verwendung der Einheitsverstärkung (z. B. „1“). Während einer Phasenverriegelungsperiode (nach Zeitpunkt TC4) verriegelt die digitale PLL 700 die Frequenz des Ausgabesignals FOUT. Ein Zeitintervall der Frequenzeinfangperiode der digitalen PLL 700 kann unter Verwendung der AFC 750 viel stärker reduziert werden.
32 zeigt ein Blockdiagramm, das eine integrierte Schaltung gemäß einer beispielhaften Ausführungsform darstellt. Eine integrierte Schaltung 800 umfasst eine digitale PLL 800 und eine interne Schaltung 820. In einigen beispielhaften Ausführungsformen kann die integrierte Schaltung 800 eine von verschiedenen Einrichtungen und/oder Systemen sein, wie ein Anwendungsprozessor (AP), ein Mikroprozessor, eine Zentraleinheit (CPU), eine anwendungsspezifische integrierte Schaltung (ASIC), ein mobiles System auf einem Chip (System on Chip, SoC), ein Multimedia-SoC, eine Smartcard usw.
Eine digitale PLL 810 erzeugt ein Ausgabesignal FOUT basierend auf einem Referenzsignal FREF und einem Eingangssignal FIN und hält das Ausgabesignal FOUT in einer verriegelten Phase und einer verriegelten Frequenz. Das Referenzsignal FREF kann im Wesentlichen gleich dem Eingangssignal FIN sein oder kann durch Verzögern des Eingangssignals FIN erzeugt werden. Die digitale PLL 810 kann die digitale PLL 500 von 26, die digitale PLL 600 von 28 oder die digitale PLL 700 von 30 sein. Zum Beispiel kann die digitale PLL 810 eine relativ einfache Struktur, eine reduzierte Verriegelungszeit und eine hohe Betriebsgeschwindigkeit aufweisen und kann eine Phase und eine Frequenz des Ausgabesignals FOUT akkurat verriegeln. Die interne Schaltung 820 arbeitet basierend auf dem Ausgabesignal FOUT. Zum Beispiel kann das Ausgabesignal FOUT in der internen Schaltung 820 als Taktsignal verwendet werden.
33 zeigt ein Blockdiagramm, das eine Übertragungseinrichtung gemäß einer beispielhaften Ausführungsform darstellt. Ein Sender 900 beinhaltet eine Datenverarbeitungseinheit 910, eine Frequenzsynthetisierungseinrichtung 920 und einen Leistungsverstärker 930.
Die Datenverarbeitungseinheit 910 verarbeitet Basisbanddaten BASEBAND mit einem Inphasensignal I und einem Quadratursignal Q, so dass die verarbeiteten Basisbanddaten BASEBAND in ein Amplitudensignal A und ein Phasensignal P gewandelt werden. In einer beispielhaften Ausführungsform kann die Datenverarbeitungseinheit 910 mit einem Coordinate Rotational Digital Computer (CORDIC) ausgebildet sein und die Datenverarbeitungseinheit 910 kann die Basisbanddaten BASEBAND, die als Koordinatenkomponenten auf der I-Signalachse und der Q-Signalachse dargestellt sind, in die Amplitudenkomponente (d. h., das Amplitudensignal A) und die Phasenkomponente (d. h., das Phasensignal P) wandeln.
Die Frequenzsynthetisierungseinrichtung 920 erzeugt ein Ausgabesignal FOUT basierend auf dem Phasensignal P und einem Referenzsignal FREF oder einem Eingangssignal FIN. In einer beispielhaften Ausführungsform kann die Frequenzsynthetisierungseinrichtung 920 einen Addierer zum Addieren des Referenzsignals FREF oder des Eingangssignals FIN zum Phasensignal P und eine digitale PLL zum Erzeugen des Ausgabesignals FOUT basierend auf dem addierten Signal umfassen. Die in der Frequenzsynthetisierungseinrichtung 920 vorgesehene digitale PLL kann die digitale PLL 500 von 26, die digitale PLL 600 von 28 oder die digitale PLL 700 von 30 sein. Zum Beispiel kann die digitale PLL eine relativ einfache Struktur, eine reduzierte Verriegelungszeit und eine hohe Betriebsgeschwindigkeit aufweisen und kann eine Phase und eine Frequenz des Ausgabesignals FOUT akkurat verriegeln.
Der Leistungsverstärker 930 synthetisiert das Ausgabesignal FOUT mit dem Amplitudensignal A und erzeugt ein Übertragungssignal TS. Zum Beispiel kann der Leistungsverstärker 930 das Ausgabesignal FOUT empfangen und kann das Übertragungssignal TS mit Ausgabepegeln gemäß dem Amplitudensignal A bereitstellen.
34 zeigt ein Blockdiagramm, das eine Speichereinrichtung gemäß einer beispielhaften Ausführungsform darstellt. Ein Speicherelement 1000 umfasst eine digitale PLL 1010, einen Speicherkern 1020 und einen Datenausgabepuffer 1030. In einigen beispielhaften Ausführungsformen kann das Speicherelement 1000 eines von verschiedenen Speicherelementen sein, wie ein dynamischer Direktzugriffspeicher (DRAM, Dynamic Random Access Memory), ein statischer Direktzugriffspeicher (SRAM), ein synchroner DRAM mit doppelter Datenrate (DDR SDRAM), ein graphischer DDR (GDDR) SDRAM, ein löschbarer programmierbarer Nurlesespeicher (EPROM), ein elektrisch löschbarer programmierbarer Nurlesespeicher (EEPROM), ein Flash-Speicher usw.
Die PLL 1010 erzeugt ein Ausgabesignal FOUT basierend auf einem Referenzsignal FREF oder einem Eingangssignal FIN und hält das Ausgabesignal FOUT in einer verriegelten Phase und einer verriegelten Frequenz. Die PLL 1010 kann die digitale PLL 500 von 26, die digitale PLL 600 von 28 oder die digitale PLL 700 von 30 sein. Zum Beispiel kann die digitale PLL 1010 eine relativ einfache Struktur, eine reduzierte Verriegelungszeit und eine hohe Betriebsgeschwindigkeit aufweisen und kann eine Phase und eine Frequenz des Ausgabesignals FOUT akkurat verriegeln.
Der Speicherkern 1020 speichert Eingabedaten, die von einem Dateneingangspuffer (nicht dargestellt) bereitgestellt sind, als Schreibdaten und stellt dem Datenausgangspuffer 1030 basierend auf den gespeicherten Schreibdaten Lesedaten DATA bereit. Der Speicherkern 1020 führt solche Schreib- und Leseoperationen basierend auf dem Ausgabesignal FOUT durch. In einer beispielhaften Ausführungsform kann der Speicherkern 1020 ein Speicherzellenfeld (nicht dargestellt) mit einer Mehrzahl von Speicherzellen zum Datenspeichern, einen Zeilendekodierer (nicht dargestellt) zum Auswählen einer Wortleitung des Speicherzellenfelds durch Dekodieren einer Zeilenadresse, einen Spaltendekodierer (nicht dargestellt) zum Auswählen mindestens einer Bitleitung des Speicherzellenfelds durch Dekodieren einer Spaltenadresse und einen Leseverstärker (nicht dargestellt) zum Erzeugen der Lesedaten DATA durch Abtasten der in ausgewählten Speicherzellen gespeicherten Daten umfassen.
Der Datenausgangspuffer 1030 überträgt die Lesedaten DATA als Ausgabedaten DOUT an einen Dateneingabe-/-ausgabe(I/O)-Anschluss (nicht dargestellt) basierend auf dem Ausgabesignal FOUT. Zum Beispiel können die Ausgabedaten DOUT mit dem Ausgabesignal FOUT synchronisiert sein und können einer externen Einrichtung, zum Beispiel einer Speichersteuereinheit, bereitgestellt werden.
35 zeigt ein Blockdiagramm, das ein elektronisches System gemäß einer beispielhaften Ausführungsform darstellt. Ein elektronisches System 1100 umfasst einen Prozessor 1110, ein Speicherelement 1120, eine Benutzerschnittstelle 1130, eine Speichereinrichtung 1140, eine I/O-Einrichtung 1150 und eine Energieversorgung 1160. Obwohl es in 35 nicht dargestellt ist, kann das elektronische System 1100 weiter eine Mehrzahl von Ports zur Kommunikation mit einer Videokarte, einer Soundcard, einer Speicherkarte, einer Universal Serial Bus(USB)-Einrichtung, anderen elektrischen Einrichtungen usw. umfassen. Das elektronische System 1100 kann weiter einen Basisbandchipsatz (Basebandchipset), einen Anwendungschipsatz, einen Bildsensor usw. beinhalten.
Der Prozessor 1110 führt verschiedene Rechenfunktionen aus. Der Prozessor 1110 kann ein Mikroprozessor, eine CPU usw. sein. Der Prozessor 1110 kann mit dem Speicherelement 1120, der Benutzerschnittstelle 1130, der Speichereinrichtung 1140 und der I/O-Einrichtung 1150 über einen Bus verbunden sein, wie einen Adressenbus, einen Steuerbus, einen Datenbus usw. Der Prozessor 1110 kann mit einem erweiterten Bus verbunden sein, wie einem PCI-Bus zur Verbindung von Peripheriekomponenten.
In einer beispielhaften Ausführungsform kann der Prozessor 1110 mit einem Einzelkernprozessor (Single-Core-Prozessor) oder einem Mehrkernprozessor (Multi-Core-Prozessor) ausgebildet sein, wie einem Doppelkernprozessor (Dual-Core-Prozessor), einem Vierkernprozessor (Quad-Core-Prozessor), einem Sechskernprozessor (Hexa-Core-Prozessor) usw. Beispielsweise unter der Annahme, dass der Prozessor 1110 ein ARM-Prozessor ist, kann der Prozessor 1110 mit dem Einzelkernprozessor ausgebildet sein, wenn der Prozessor 1110 bei einer relativ geringen Geschwindigkeit arbeitet (z. B. weniger als ungefähr 1 GHz) und kann mit dem Mehrkernprozessor ausgebildet sein, wenn der Prozessor 1110 bei einer relativ hohen Geschwindigkeit arbeitet (z. B. mehr als ungefähr 1 GHz). Der Mehrkern-ARM-Prozessor kann zum Beispiel mit den Peripheriegeräten (z. B. dem Speicherelement 1120, der Benutzerschnittstelle 1130, der Speichereinrichtung 1140 und der I/O-Einrichtung 1150) über einen Advanced Extensible Interface(AXI)-Bus verbunden sein.
Das Speicherelement 1120 speichert Daten für Operationen des elektronischen Systems 1100. Das Speicherelement 1120 kann das Speicherelement 1000 von 34 sein. Zum Beispiel kann das Speicherelement 1120 eine digitale PLL umfassen, die ein Ausgabesignal basierend auf einem Eingabesignal erzeugt und das Ausgabesignal in einer verriegelten Phase und einer verriegelten Frequenz hält. Die digitale PLL kann eine relativ einfache Struktur, eine reduzierte Verriegelungszeit und eine hohe Betriebsgeschwindigkeit aufweisen und kann eine Phase und eine Frequenz des Ausgabesignals akkurat verriegeln.
Die Benutzerschnittstelle 1130 umfasst verschiedene Mittel zum Verbinden eines Benutzers mit dem elektronischen System 1100. Die Speichereinrichtung 1140 umfasst ein Festkörperlaufwerk (SSD), ein Festplattenlaufwerk, eine CD-ROM-Einrichtung usw. Die I/O-Einrichtung 1150 umfasst Eingabeeinrichtungen, wie eine Tastatur, ein Tastenfeld, eine Maus usw., und Ausgabeeinrichtungen, wie einen Drucker, eine Anzeigeeinrichtung usw. Die Energieversorgungseinrichtung 1160 stellt Energie für Operationen des elektronischen Systems 1100 zur Verfügung.
Die oben beschriebenen Ausführungsformen können bei verschiedenen Schaltungen und/oder Einrichtungen, die eine digitale PLL beinhalten, und einem elektronischen System mit den Schaltungen und/oder Einrichtungen angewendet werden. Auf diese Weise kann das vorliegende erfinderische Konzept bei einem System, wie einem Desktopcomputer, einem Laptopcomputer, einer Digitalkamera, einem Videocamcorder, einem Mobiltelefon, einem Smartphone, einem tragbaren Multimediaabspielgerät (PMP), einem persönlichen digitalen Assistenten (PDA), einem MP3-Player, einem Digitalfernsehgerät, einem Festkörperlaufwerk (SSD), einem Navigationsgerät, einem Anwendungsprozessor (AP), einem Mikroprozessor, einer Zentraleinheit (CPU), einer anwendungsspezifischen integrierten Schaltung (ASIC), einem mobilen System auf einem Chip (System on Chip, SoC), einem Multimedia-SoC, einer Smartcard usw. angewendet werden.

Claims

Digitaler Phasenfrequenzdetektor (PFD) (100), umfassend: - eine Detektionseinheit (110), die dazu ausgebildet ist, eine Flanke eines Referenzsignals (FREF) und eine Flanke eines Rückkopplungseingabesignals (FFEEDI) zu detektieren, um ein Referenzflankensignal (RES) und ein Rückkopplungsflankensignal (FES) zu erzeugen, - eine Rücksetzeinheit (130), die dazu ausgebildet ist, ein Rücksetzsignal (RST) zu erzeugen, das die Detektionseinheit (110) basierend auf dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) zurücksetzt, und - eine Phasenvergleichseinheit (120), die dazu ausgebildet ist, ein erstes Phasenvergleichssignal (PCS1) und ein zweites Phasenvergleichssignal (PCS2) basierend auf dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) zu erzeugen, wobei die Phasenvergleichseinheit (120) umfasst: - ein erstes Flip-Flop (122) mit einem Dateneingabeanschluss, der dazu ausgebildet ist, das Referenzflankensignal (RES) zu empfangen, und einem Takteingabeanschluss, der dazu ausgebildet ist, das Rückkopplungsflankensignal (FES) zu empfangen, und das dazu ausgebildet ist, ein erstes Vergleichssignal (CS1) basierend auf dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) zu erzeugen, - ein zweites Flip-Flop (124) mit einem Dateneingabeanschluss, der dazu ausgebildet ist, das Rückkopplungsflankensignal (FES) zu empfangen, und einem Takteingabeanschluss, der dazu ausgebildet ist, das Referenzflankensignal (RES) zu empfangen, und das dazu ausgebildet ist, ein zweites Vergleichssignal (CS2) basierend auf dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) zu erzeugen, und - einen Latch-Block (126), der dazu ausgebildet ist, das erste Vergleichssignal (CS1) und das zweite Vergleichssignal (CS2) zwischenzuspeichern, um das erste Phasenvergleichssignal (PCS1) und das zweite Phasenvergleichssignal (PCS2) zu erzeugen.
Digitaler PFD nach Anspruch 1, - wobei das Aktivieren des ersten Phasenvergleichssignals (PCS1) und des zweiten Phasenvergleichssignals (PCS2) zueinander komplementär sind und - wobei das erste Phasenvergleichssignal (PCS1) aktiviert wird, wenn eine Phase des Rückkopplungseingabesignals (FFEEDI) einer Phase des Referenzsignals (FREF) nacheilt, und das zweite Phasenvergleichssignal (PCS2) aktiviert wird, wenn eine Phase des Rückkopplungseingabesignals (FFEEDI) einer Phase des Referenzsignals (FREF) vorauseilt.
Digitaler PFD nach Anspruch 2, - wobei das erste Phasenvergleichssignal (PCS1) mit dem Rückkopplungsflankensignal (FES) synchronisiert ist, so dass ein logischer Pegel des ersten Phasenvergleichssignals (PCS1) korrespondierend zu einem logischen Pegel des Referenzflankensignals (RES) an einem Aktivierungszeitpunkt des Rückkopplungsflankensignals (FES) bestimmt wird, und das zweite Phasenvergleichssignal (PCS2) mit dem Referenzflankensignal (RES) synchronisiert ist, so dass ein logischer Pegel des zweiten Phasenvergleichssignals (PCS2) korrespondierend zu einem logischen Pegel des Rückkopplungsflankensignals (FES) an einem Aktivierungszeitpunkt des Referenzflankensignals (RES) bestimmt wird, und - wobei das Rücksetzsignal (RST) aktiviert wird, wenn das Referenzflankensignal (RES) und das Rückkopplungsflankensignal (FES) aktiviert werden, und das Referenzflankensignal (RES) und das Rückkopplungsflankensignal (FES) deaktiviert werden, nachdem das Rücksetzsignal (RST) aktiviert wird.
Digitaler PFD nach einem der Ansprüche 1 bis 3, wobei die Detektionseinheit (110) umfasst: - ein drittes Flip-Flop (112), das dazu ausgebildet ist, das Referenzflankensignal (RES) basierend auf dem Referenzsignal (FREF) und dem Rücksetzsignal (RST) zu erzeugen, wobei das Referenzflankensignal (RES) in Abhängigkeit von einer steigenden Flanke oder einer fallenden Flanke des Referenzsignals (FREF) aktiviert wird und in Abhängigkeit von dem Rücksetzsignal (RST) deaktiviert wird, und - ein viertes Flip-Flop (114), das dazu ausgebildet ist, das Rückkopplungsflankensignal (FES) basierend auf dem Rückkopplungseingabesignal (FFEEDI) und dem Rücksetzsignal (RST) zu erzeugen, wobei das Rückkopplungsflankensignal (FES) in Abhängigkeit von einer steigenden Flanke oder einer fallenden Flanke des Rückkopplungseingabesignals (FFEEDI) aktiviert wird und in Abhängigkeit von dem Rücksetzsignal (RST) deaktiviert wird.
Digitaler PFD nach einem der Ansprüche 1 bis 4, wobei die Rücksetzeinheit (130) mindestens ein Logikelement (132, 134a, 134b, 136, 138) umfasst, das dazu ausgebildet ist, eine Logikoperation mit dem Referenzflankensignal (RES), dem Rückkopplungsflankensignal (FES) und einem Detektionsfreigabesignal (PDEN) durchzuführen, um das Rücksetzsignal (RST) zu erzeugen.
Digitaler PFD nach einem der Ansprüche 1 bis 5, weiter eine Synchronisationseinheit (240) umfassend, die dazu ausgebildet ist, das erste Phasenvergleichssignal (PCS1) und das zweite Phasenvergleichssignal (PCS2) mit dem Referenzsignal (FREF) oder dem Rückkopplungseingabesignal (FFEEDI) zu synchronisieren, um ein erstes Phasenvergleichsausgabesignal (OPCS1) und ein zweites Phasenvergleichsausgabesignal (OPCS2) zu erzeugen.
Digitaler PFD nach Anspruch 6, wobei die Synchronisationseinheit (240) umfasst: - ein fünftes Flip-Flop (242) mit einem Dateneingabeanschluss, der dazu ausgebildet ist, das erste Phasenvergleichssignal (PCS1) zu empfangen, und einem Takteingabeanschluss, der dazu ausgebildet ist, das Referenzsignal (FREF) oder das Rückkopplungseingabesignal (FFEEDI) zu empfangen, und das dazu ausgebildet ist, das erste Phasenvergleichsausgabesignal (OPCS1) basierend auf dem ersten Phasenvergleichssignal (PCS1) und dem Referenzsignal (FREF) oder dem Rückkopplungseingabesignal (FFEEDI) zu erzeugen, und - ein sechstes Flip-Flop (244) mit einem Dateneingabeanschluss, der dazu ausgebildet ist, das zweite Phasenvergleichssignal (PCS2) zu empfangen, und einem Takteingabeanschluss, der dazu ausgebildet ist, das Referenzsignal (FREF) oder das Rückkopplungseingabesignal (FFEEDI) zu empfangen, und das dazu ausgebildet ist, das zweite Vergleichsausgabesignal (OPCS2) basierend auf dem zweiten Phasenvergleichssignal (PCS2) und dem Referenzsignal (FREF) oder dem Rückkopplungseingabesignal (FFEEDI) zu erzeugen.
Digitaler Phasenfrequenzdetektor (PFD) (300), umfassend: - eine Referenzsignalerzeugungseinheit (360), die dazu ausgebildet ist, ein Vorauseilreferenzsignal (EFREF), ein Referenzsignal (FREF) und ein Nacheilreferenzsignal (LFREF) basierend auf einem Eingabesignal (FIN) zu erzeugen, - eine Phasenvergleichssignalerzeugungseinheit (301), die dazu ausgebildet ist, ein Referenzflankensignal (RES) und ein Rückkopplungsflankensignal (FES) basierend auf dem Referenzsignal (FREF) und einem Rückkopplungseingabesignal (FFEEDI) zu erzeugen, und die dazu ausgebildet ist, ein erstes Phasenvergleichssignal (PCS1) und ein zweites Phasenvergleichssignal (PCS2) basierend auf dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) zu erzeugen, wobei das erste und das zweite Phasenvergleichssignal (PCS1, PCS2) anzeigen, ob eine Phase des Rückkopplungseingabesignals (FFEEDI) einer Phase des Referenzsignals (FREF) nacheilt oder vorauseilt, und - eine Verstärkungssteuereinheit (350, 350a, 350b), die dazu ausgebildet ist, ein Hochverstärkungssignal (HGS) basierend auf dem Vorauseilreferenzsignal (EFREF), dem Nacheilreferenzsignal (LFREF), dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) zu erzeugen, wobei das Hochverstärkungssignal (HGS) anzeigt, ob eine Phasendifferenz zwischen dem Referenzsignal (FREF) und dem Rückkopplungseingabesignal (FFEEDI) größer als eine vorgegebene Phasendifferenz ist.
Digitaler PFD nach Anspruch 8, wobei eine Phase des Vorauseilreferenzsignals (EFREF) einer Phase des Referenzsignals (FREF) vorauseilt, eine Phase des Nacheilreferenzsignals (LFREF) einer Phase des Referenzsignals (FREF) nacheilt und das Hochverstärkungssignal (HGS) aktiviert wird, wenn die Phase des Rückkopplungseingabesignals (FFEEDI) der Phase des Vorauseilreferenzsignals (EFREF) vorauseilt oder der Phase des Nacheilreferenzsignals (LFREF) nacheilt.
Digitaler PFD nach Anspruch 8 oder 9, wobei die Verstärkungssteuereinheit (350a, 350b) umfasst: - eine Vorauseildetektionseinheit (352), die dazu ausgebildet ist, ein Hochvorauseilsignal (HLEAD) basierend auf dem Vorauseilreferenzsignal (EFREF), dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) zu erzeugen, wobei das Hochvorauseilsignal (HLEAD) anzeigt, ob die Phase des Rückkopplungseingabesignals (FFEEDI) einer Phase des Vorauseilreferenzsignals (EFREF) vorauseilt, - eine Nacheildetektionseinheit (354), die dazu ausgebildet ist, ein Hochnacheilsignal (HLAG) basierend auf dem Nacheilreferenzsignal (LFREF), dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) zu erzeugen, wobei das Hochnacheilsignal (HLAG) anzeigt, ob die Phase des Rückkopplungseingabesignals (FFEEDI) einer Phase des Nacheilreferenzsignals (LFREF) nacheilt, und - eine Hochverstärkungssignalerzeugungseinheit (356), die dazu ausgebildet ist, das Hochverstärkungssignal (HGS) basierend auf dem Hochvorauseilsignal (HLEAD) und dem Hochnacheilsignal (HLAG) zu erzeugen.
Digitaler PFD nach Anspruch 10, wobei die Vorauseildetektionseinheit (352) umfasst: - einen Vorauseildetektionsblock (3521), der dazu ausgebildet ist, eine Flanke des Vorauseilreferenzsignals (EFREF) zu detektieren, um ein Vorauseilflankensignal (EES) zu erzeugen, - einen Logikoperationsblock (3522), der dazu ausgebildet ist, eine Logikoperation mit dem Vorauseilflankensignal (EES), dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) durchzuführen, um ein Vorauseilsignal (VE) zu erzeugen, und - einen Vorauseilausgabeblock (3523), der dazu ausgebildet ist, das Vorauseilsignal (VE) mit dem Vorauseilflankensignal (EES) zu synchronisieren, um das Hochvorauseilsignal (HLEAD) zu erzeugen.
Digitaler PFD nach Anspruch 10 oder 11, wobei die Nacheildetektionseinheit (354) umfasst: - einen Nacheildetektionsblock (3541), der dazu ausgebildet ist, eine Flanke des Nacheilreferenzsignals (LFREF) zu detektieren, um ein Nacheilflankensignal (LES) zu erzeugen, - einen Logikoperationsblock (3542), der dazu ausgebildet ist, eine Logikoperation mit dem Nacheilflankensignal (LES), dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) durchzuführen, um ein Nacheilsignal (VL) zu erzeugen, und - einen Nacheilausgabeblock (3543), der dazu ausgebildet ist, das Nacheilsignal (VL) mit dem Nacheilflankensignal (LES) zu synchronisieren, um das Hochnacheilsignal (HLAG) zu erzeugen.
Digitaler PFD nach einem der Ansprüche 10 bis 12, wobei die Verstärkungssteuereinheit (350b) weiter eine Verstärkungssynchronisationseinheit (358) umfasst, die dazu ausgebildet ist, das Hochverstärkungssignal (HGS) mit dem Referenzsignal (FREF) oder dem Rückkopplungseingabesignal (FFEEDI) zu synchronisieren, um ein Hochverstärkungsausgabesignal (OHGS) zu erzeugen.
Digitaler PFD nach einem der Ansprüche 8 bis 13, - wobei das Vorauseilreferenzsignal (EFREF) erste bis n-te Vorauseilreferenzsignale (EFREF1, ..., EFREFn) umfasst, wobei n eine natürliche Zahl gleich oder größer als zwei ist, wobei eine Phase eines k-ten Vorauseilreferenzsignals einer Phase eines (k-1)-ten Vorauseilreferenzsignals um eine Einheitsphase vorauseilt, wobei k eine natürliche Zahl gleich oder größer als zwei und kleiner oder gleich n ist, und - wobei das Nacheilreferenzsignal (LFREF) erste bis n-te Nacheilreferenzsignale (LFREF1, ..., LFREFn) umfasst, wobei eine Phase eines k-ten Nacheilreferenzsignals einer Phase eines (k-1)-ten Nacheilreferenzsignals um die Einheitsphase nacheilt.
Digitaler PFD nach Anspruch 14, wobei die Verstärkungssteuereinheit (350c) umfasst: - erste bis n-te Vorauseildetektionseinheiten (352a, 352b, ..., 352n), wobei eine jeweilige Vorauseildetektionseinheit dazu ausgebildet ist, ein zugehöriges aus einem ersten bis n-ten Hochvorauseilsignal (HLEAD1, ..., HLEADn) basierend auf einem zugehörigen des ersten bis n-ten Vorauseilreferenzsignals (EFREF1, ..., EFREFn), dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) zu erzeugen, wobei ein jeweiliges Hochvorauseilsignal (HLEAD1, ..., HLEADn) anzeigt, ob die Phase des Rückkopplungseingabesignals (FES) einer Phase des zugehörigen ersten bis n-ten Vorauseilreferenzsignals (EFREF1, ..., EFREFn) vorauseilt, - erste bis n-te Nacheildetektionseinheiten (354a, 354b, ..., 354n), wobei eine jeweilige Nacheildetektionseinheit dazu ausgebildet ist, ein zugehöriges eines ersten bis n-ten Hochnacheilsignals (HLAG1, ..., HLAGn) basierend auf einem zugehörigen des ersten bis n-ten Nacheilreferenzsignals (LFREF1, ..., LFREFn), dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) zu erzeugen, wobei ein jeweiliges Hochnacheilsignal (HLAG1, ..., HLAGn) anzeigt, ob die Phase des Rückkopplungseingabesignals (FFEEDI) einer Phase des zugehörigen ersten bis n-ten Nacheilreferenzsignals (LFREF1, ..., LFREFn) nacheilt, und - erste bis n-te Hochverstärkungssignalerzeugungseinheiten (356a, 356b, ..., 356n), wobei eine jeweilige Hochverstärkungssignalerzeugungseinheit dazu ausgebildet ist, ein zugehöriges aus einem ersten bis n-ten Hochverstärkungssignal (HGS1, ..., HGSn) basierend auf dem zugehörigen der ersten bis n-ten Hochvorauseilsignale (HLEAD1, ..., HLEADn) und dem zugehörigen der ersten bis n-ten Hochnacheilsignale (HLAG1, ..., HLAGn) zu erzeugen.
Digitaler PFD nach einem der Ansprüche 8 bis 15, wobei die Phasenvergleichssignalerzeugungseinheit (301) dazu ausgebildet ist, ein Referenzflankensignal (RES) und ein Rückkopplungsflankensignal (FES) durch Detektieren einer Flanke des Referenzsignals (FREF) und einer Flanke des Rückkopplungseingabesignals (FFEEDI) zu erzeugen, um das erste Phasenvergleichssignal (PCS1) mit dem Rückkopplungsflankensignal (FES) zu synchronisieren, so dass ein logischer Pegel des ersten Phasenvergleichssignals (PCS1) mit einem logischen Pegel des Referenzflankensignals (RES) an einem Aktivierungszeitpunkt des Rückkopplungsflankensignals (FES) korrespondiert, und das zweite Phasenvergleichssignal (PCS2) mit dem Referenzflankensignal (RES) zu synchronisieren, so dass ein logischer Pegel des zweiten Phasenvergleichssignals (PCS2) mit einem logischen Pegel des Rückkopplungsflankensignals (FES) an einem Aktivierungszeitpunkt des Referenzflankensignals (RES) korrespondiert.
Digitaler PFD nach einem der Ansprüche 8 bis 16, weiter umfassend: - eine Verstärkungsauswahleinheit (470), die dazu ausgebildet ist, ein Auswahlverstärkungssignal (SGS) basierend auf dem Hochverstärkungssignal (HGS) und basierend auf dem ersten Phasenvergleichssignal (PCS1) oder dem zweiten Phasenvergleichssignal (PCS2) zu erzeugen, wobei das Auswahlverstärkungssignal (SGS) einen ersten digitalen Wert aufweist, wenn das Hochverstärkungssignal (HGS) deaktiviert ist, und einen zweiten digitalen Wert aufweist, wenn das Hochverstärkungssignal (HGS) aktiviert ist, wobei ein Betrag des zweiten Digitalsignals größer ist als ein Betrag des ersten Digitalsignals.
Verfahren zum Detektieren einer Phase und einer Frequenz eines Ausgabesignals (FOUT), wobei das Verfahren umfasst: - Erzeugen eines Vorauseilreferenzsignals (EFREF), eines Referenzsignals (FREF) und eines Nacheilreferenzsignals (LFREF) basierend auf einem Eingabesignal, - Erzeugen eines Referenzflankensignals (RES) und eines Rückkopplungsflankensignals (FES) basierend auf dem Referenzsignal (FREF) und einem Rückkopplungseingabesignal (FFEEDI), - Erzeugen eines Hochvorauseilsignals (HLEAD) basierend auf dem Vorauseilreferenzsignal (EFREF), dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES), wobei das Hochvorauseilsignal (HLEAD) anzeigt, ob eine Phase des Rückkopplungseingabesignals (FFEEDI) einer Phase des Vorauseilreferenzsignals (EFREF) vorauseilt, - Erzeugen eines Hochnacheilsignals (HLAG) basierend auf dem Nacheilreferenzsignal (LFREF), dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES), wobei das Hochnacheilsignal (HLAG) anzeigt, ob die Phase des Rückkopplungseingabesignals (FFEEDI) einer Phase des Nacheilreferenzsignals (LFREF) nacheilt, und - Erzeugen eines Hochverstärkungssignals (HGS) basierend auf dem Vorauseilreferenzsignal (EFREF), dem Nacheilreferenzsignal (LFREF), dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES), wobei das Hochverstärkungssignal (HGS) anzeigt, ob das Rückkopplungseingabesignal (FFEEDI) kompensiert ist, basierend auf einer Einheitsverstärkung oder einer angepassten Verstärkung, die größer als die Einheitsverstärkung ist.
Verfahren nach Anspruch 18, - wobei das Hochverstärkungssignal (HGS) aktiviert wird, wenn die Phase des Rückkopplungseingabesignals (FFEEDI) der Phase des Vorauseilreferenzsignals (EFREF) vorauseilt oder der Phase des Nacheilreferenzsignals (LFREF) nacheilt, - wobei das Verfahren ein Erzeugen eines Auswahlverstärkungssignals (SGS) basierend auf dem Hochverstärkungssignal (HGS) umfasst, - wobei das Auswahlverstärkungssignal (SGS) mit der eingestellten Verstärkung korrespondiert, wenn das Hochverstärkungssignal (HGS) aktiviert ist, und mit der Einheitsverstärkung korrespondiert, wenn das Hochverstärkungssignal (HGS) deaktiviert ist.
Digitale Phasenregelschleife (PLL) (500), umfassend: - einen digitalen Phasenfrequenzdetektor (PFD) (510), der dazu ausgebildet ist, ein erstes Phasenvergleichssignal (PCS1) und ein zweites Phasenvergleichssignal (PCS2) basierend auf einem Referenzsignal (FREF) und einem Rückkopplungseingabesignal (FFEEDI) zu erzeugen, wobei das erste und das zweite Phasenvergleichssignal (PCS1, PCS2) anzeigen, ob eine Phase des Rückkopplungseingabesignals (FFEEDI) einer Phase des Referenzsignals (FREF) nacheilt oder vorauseilt, - ein digitales Schleifenfilter (520), das so ausgebildet ist, ein digitales Steuersignal (DCON) zum Einstellen einer Phase und einer Frequenz eines Ausgabesignals (FOUT) basierend auf dem ersten Phasenvergleichssignal (PCS1) und dem zweiten Phasenvergleichssignal (PCS2) zu erzeugen, - einen digital gesteuerten Oszillator (530), der dazu ausgebildet ist, das Ausgabesignal (FOUT) basierend auf dem digitalen Steuersignal (DCON) zu erzeugen, und - einen Teiler (540), der dazu ausgebildet ist, das Ausgabesignal (FOUT) zu teilen, um das Rückkopplungseingabesignal (FFEEDI) zu erzeugen, - wobei der digitale PFD umfasst: - eine Detektionseinheit (110), die dazu ausgebildet ist, eine Flanke des Referenzsignals (FREF) und eine Flanke des Rückkopplungseingabesignals (FFEEDI) zu detektieren, um ein Referenzflankensignal (RES) und ein Rückkopplungsflankensignal (FES) zu erzeugen, - eine Rücksetzeinheit (130), die dazu ausgebildet ist, ein Rücksetzsignal (RST) zu erzeugen, um die Detektionseinheit (110) basierend auf dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) zurückzusetzen, - ein erstes Flip-Flop (122) mit einem Dateneingabeanschluss, der dazu ausgebildet ist, das Referenzflankensignal (RES) zu empfangen, und einem Takteingabeanschluss, der dazu ausgebildet ist, das Rückkopplungsflankensignal (FES) zu empfangen, und das dazu ausgebildet ist, ein erstes Vergleichssignal (CS1) basierend auf dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) zu erzeugen, - ein zweites Flip-Flop (124) mit einem Dateneingabeanschluss, der dazu ausgebildet ist, das Rückkopplungsflankensignal (FES) zu empfangen, und einem Takteingabeanschluss, der dazu ausgebildet ist, das Referenzflankensignal (RES) zu empfangen, und das dazu ausgebildet ist, ein zweites Vergleichssignal (CS2) basierend auf dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) zu erzeugen, und - eine Latcheinheit (126), die dazu ausgebildet ist, das erste Vergleichssignal (CS1) und das zweite Vergleichssignal (CS2) zwischenzuspeichern, um das erste Phasenvergleichssignal (PCS1) und das zweite Phasenvergleichssignal (PCS2) zu erzeugen.
Digitale Phasenregelschleife (PLL) (700), umfassend: - einen digitalen Phasenfrequenzdetektor (PFD) (710), der dazu ausgebildet ist, ein Vorauseilreferenzsignal (EFREF), ein Referenzsignal (FREF) und ein Nacheilreferenzsignal (LFREF) basierend auf einem Eingabesignal (FIN) zu erzeugen, um ein Referenzflankensignal (RES) und ein Rückkopplungsflankensignal (FES) basierend auf dem Referenzsignal (FREF) und einem Rückkopplungseingabesignal (FFEEDI) zu erzeugen, um ein erstes Phasenvergleichssignal (PCS1) und ein zweites Phasenvergleichssignal (PCS2) basierend auf dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) zu erzeugen, und ein Hochverstärkungssignal (HGS) basierend auf dem Vorauseilreferenzsignal (EFREF), dem Nacheilreferenzsignal (LFREF), dem Referenzflankensignal (RES) und dem Rückkopplungsflankensignal (FES) zu erzeugen, wobei das erste und das zweite Phasenvergleichssignal (PCS1, PCS2) anzeigen, ob eine Phase des Rückkopplungseingabesignals (FFEEDI) einer Phase des Referenzsignals (FREF) nacheilt oder vorauseilt, wobei das Hochverstärkungssignal (HGS) anzeigt, ob eine Phasendifferenz zwischen dem Referenzsignal (FREF) und dem Rückkopplungseingabesignal (FFEEDI) größer als eine vorgegebene Phasendifferenz ist, - ein digitales Schleifenfilter (720), das dazu ausgebildet ist, ein digitales Steuersignal (DCON) zum Einstellen einer Phase und einer Frequenz eines Ausgabesignals (FOUT) basierend auf dem Hochverstärkungssignal (HGS), dem ersten Phasenvergleichssignal (PCS1) und dem zweiten Phasenvergleichssignal (PCS2) zu erzeugen, - einen digital gesteuerten Oszillator (DCO) (730), der dazu ausgebildet ist, das Ausgabesignal (FOUT) basierend auf dem digitalen Steuersignal (DCON) zu erzeugen, und - einen Teiler (740), der dazu ausgebildet ist, das Ausgabesignal (FOUT) zu teilen, um das Rückkopplungseingabesignal (FFEEDI) zu erzeugen.
Digitale PLL nach Anspruch 21, wobei ein anfänglicher Flankenwinkel einer Frequenz gegen eine Zeitbeziehung des Ausgabesignals (FOUT) größer ist als ein endgültiger Flankenwinkel einer Frequenz gegen eine Zeitbeziehung des Ausgabesignals (FOUT).
Digitale PLL nach Anspruch 21 oder 22, weiter umfassend: - eine automatische Frequenzsteuereinheit (750), die dazu ausgebildet ist, ein automatisches digitales Steuersignal (DCONA) zu erzeugen, das eine anfängliche Frequenz des Ausgabesignals (FOUT) basierend auf dem Referenzsignal (FREF) und dem Rückkopplungseingabesignal (FFEEDI) einstellt.
Digitaler Phasenfrequenzdetektor (PFD) (400) zum Steuern einer digitalen Phasenregelschleife (PLL) (500), umfassend: - eine Phasenvergleichssignalerzeugungseinheit (401), die dazu ausgebildet ist, ein erstes Phasenvergleichssignal (PCS1) und ein zweites Phasenvergleichssignal (PCS2) in Abhängigkeit von einem Referenzsignal (FREF) und einem Rückkopplungssignal (FFEEDI) der PLL zu erzeugen, wobei das erste Phasenvergleichssignal (PCS1) anzeigt, ob eine Phase des Rückkopplungssignals (FFEEDI) dem Referenzsignal (FREF) nacheilt, und das zweite Phasenvergleichssignal (PCS2) anzeigt, ob eine Phase des Rückkopplungssignals (FFEEDI) einer Phase des Referenzsignals (FREF) vorauseilt, - eine Verstärkungssteuereinheit (450), die dazu ausgebildet ist, ein Hochverstärkungssignal (HGS) in Abhängigkeit von einem Vorauseilreferenzsignal (EFREF) und einem Nacheilreferenzsignal LFREF) zu erzeugen, wobei das Hochverstärkungssignal (HGS) anzeigt, ob eine Phasendifferenz zwischen dem Referenzsignal (FREF) und dem Rückkopplungssignal (FFEEDI) größer als eine vorgegebene Phasendifferenz ist, und - eine Verstärkungsauswahleinheit (470), die dazu ausgebildet ist, ein Auswahlverstärkungssignal (SGS) basierend auf dem Hochverstärkungssignal (HGS) und basierend auf dem ersten Phasenvergleichssignal (PCS1) oder dem zweiten Phasenvergleichssignal (PCS2) zu erzeugen, - wobei das Auswahlverstärkungssignal (SGS) einen ersten digitalen Wert aufweist, wenn das Hochverstärkungssignal (HGS) deaktiviert ist, und einen zweiten digitalen Wert aufweist, wenn das Hochverstärkungssignal (HGS) aktiviert ist, wobei ein Betrag des zweiten digitalen Werts größer ist als ein Betrag des ersten digitalen Werts, - wobei der erste digitale Wert und der zweite digitale Wert dazu ausgebildet sind, ein Einstellen einer Phase und einer Frequenz eines Ausgabesignals (FOUT) und des Rückkopplungssignals (FFEEDI) der PLL zu steuern.