TW577087B - Register controlled DLL for reducing current consumption - Google Patents

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TW577087B
TW577087B TW091100460A TW91100460A TW577087B TW 577087 B TW577087 B TW 577087B TW 091100460 A TW091100460 A TW 091100460A TW 91100460 A TW91100460 A TW 91100460A TW 577087 B TW577087 B TW 577087B
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clock signal
dll
delay
clock
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Ki-Seop Kwon
Seong-Hoon Lee
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Hynix Semiconductor Inc
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Description

577087 A7 _____B7 五、發明説明（2 ) 時脈彳§號〇1]<：上升邊緣之第二時脈信號r][se_cik。時脈除法 器13分割第二時脈信號rise_cik成為η個（η : —正整數，通 常η = 8)信號及然後產生一參考時脈信號ref及分割時脈信號 div一in。第一延遲線14根據藉由移位控制器is控制之來自 移位暫存器17之延遲量以接收第一時脈信號仏11 —cik，及 產生一第一内部時脈信號ifclk。而且，第一延遲線15根據 其也藉由移位控制器18控制來自移位暫存器17之延遲量以 接收第二時脈信號rise —clk，及產生一第二内部時脈信號 ire lk。第一及第二DLL驅動器20及21接收第一及第二内部 時脈信號ifclk及irclk，及分別產生第一及第二DLL時脈信 號fclk —dll及rclk-dll。第三延遲線16接收來自時脈除法 器1 3之分割時脈信號div jn及產生一延遲時脈信號 feedback-dly。接收延遲時脈信號feedback_dly之延遲模型 22係提供相同信號處理路徑到延遲時脈信號feedback_dly以 做為實際信號處理路徑。相位比較器1 9將延遲模型2 2之輸 出比較於參考時脈信號ref，及根據一相位差異以提供一控 制信號Ctrl到移位控制器1 8。移位控制器1 8反應於控制信 號Ctrl輸出一向右或向左移位信號SR或SL到移位暫存器 1 7，及第一到第三延遲線1 4到1 6根據儲存於移位暫存器1 7 中之移位量以移位輸入時脈信號（即，fall一elk及rise一elk)。 而且，在來自延遲模型22之輸出及參考時脈信號ref之間沒 有相位差異時移位控制器1 8輸出一 DLL鎖定信號 dlljockb。被稱為一複製電路之延遲模型2 2包含一假時脈 緩衝器、一假輸出緩衝器及一假負載。移位暫存器1 7及移 -5 - 本紙張尺度適用中國國家標準(CNS) A4规格(210 X 297公釐） 577087 A7 ____B7 五、發明説明（3 ) 位控制器1 8組成延遲監視器2 3以控制在一延遲單元1 〇内之 第一到第三延遲線1 4到1 6。 文後將詳細說明圖1中之DLL操作。自自外部電路接收外 部時脈信號elk之第一時脈緩衝器1 1係產生第一時脈信號 fall一elk及接收反相外部時脈信號/cik之第二時脈緩衝器12 係產生第二時脈信號rise— C lk。時脈除法器13反應於第二 時脈信號rise —elk以產生η時脈信號，藉此組成參考時脈信 號及每η分割時脈信號同步於外部時脈信號cik之分割時脈 信號div_in。 在初始操作中，分割時脈信號div_in通過在延遲監視器 10中之第三延遲線16，藉此組成延遲時脈信號 feedback一dly，且延遲時脈信號feedback—dly係在用於組成 另外延遲時脈信號（另外回授信號）之延遲模型22中延遲。 相位比較器1 9比較參考時脈信號ref之上升邊緣於回授信 號之上升邊緣及然後產生控制信號Ctrl。移位控制器18反應 於來自相位比較器1 9之控制信號Ctrl以產生移位控制信號 SR或SL·，每個信號決定在移位暫存器17中之向右或向左移 位。而且，移位暫存器17反應於移位控制信號SR或SL以決 定在延遲單元10内之第一到第三延遲線之向右或向左移位 量。在DLL回授迴路上比較延遲回授信號回授於參考時脈 信號ref，在它們之間係產生一最小干擾之時脈完成一延遲 鎖定，及DLL鎖定信號dll Jockb係產生如一告知此一鎖定 之信號。 如圖2所示，一旦完成相位鎖定，除更新及電力下降模式 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 577087 A7 --- —____Β7 五、發明説明（4 ) 之外，連續重複DLL鎖定。所以，DLL鎖定之連續重複增 加電力消耗，及尤其在高頻率操作本電力消耗係更多。在 圖2中，“ACT” 、 “WT” 、 “RE”及“RD”分別表示 啟動、寫入、前充電及讀取指令。 另一方面，在半導體記憶體裝置之電腦週邊裝置中，為 保持如在圖3中所示之時脈之一斜率，通常使用多重級中繼 器1。然而，中繼器1之尺寸相對係較大，補償大量之電 流。通常，十個中繼器需要一 i 〇 m A之量。所以，在連續 重複DLL鎖定時’也增加週邊電路之電流消耗。 發明概沭 因此，本發明之一目的係提供一暫存器控制鎖定迴路， 其可減少由一 DLL時脈信號不需要之重複所致之電流消 耗，及提供一具有相同迴路之半導體記憶體裝置。 根據本發明之一觀念，共提供一半導體裝置，具有一暫 存器控制延遲鎖定迴路（DLL)及一内部電路同步於從暫存器 控制DLL輸出之一 DLL時脈信號，半導體裝置包含··一致 能信號產生器，用於產生暫存器控制DLL之一致能信號反 應於半導體裝置之一啟動或不啟動信號以控制DLL時脈信 號之一產生。 根據本發明之另一觀念，其提供一暫存器控制延遲鎖定 迴路（DLL)於一半導體裝置内包含：一内部時脈產生裝置， 用於產生備有一外部時脈信號、一延遲時脈信號及一同步 於參考時脈信號之一邊緣之一内部時脈信號；一第一延遲 裝置’用於補償藉由延遲時脈信號之一信號傳送路徑產生 __- 7 - I紙張尺度適用中國國家標準(CNS) A4規格(2,297公爱） " 577087 A7 __B7 五、發明説明（5 ) ^ ~ 之延遲量；一相位比較裝置，用於在參考時脈信號及延遲 時脈信號之間偵測一差異；一控制裝置，具有複數第二延 遲裝置用·於反應於來自相位比較裝置之偵測信號控制延遲 時脈信號量；一致能信號產生裝置，用於驅動來自藉由控 制裝置控制延遲量之延遲時脈信號之一 DLL時脈信號之一 驅動裝置；用於反應於半導體裝置之一啟動或不啟動信號 產生一致能信號；及一時脈控制裝置，配置於内部時脈產 生裝置及第二延遲裝置之間，用於反應於來自致能信號產 生裝置之致能信號選擇性轉換來自内部時脈產生裝置之内 部時脈信號到第二延遲裝置。 根據本發明之另一觀念，其提供一暫存器控制延遲鎖定 迴路（DLL)於一半導體裝置内包含：一内部時脈產生裝置， 用於產生備有一外部時脈信號、一延遲時脈信號及一同步 於參考時脈信號之一邊緣之一内部時脈信號；一第一延遲 裝置’用於補償藉由延遲時脈信號之一信號傳送路徑產生 之延遲量；一相位比較裝置，用於在參考時脈信號及延遲 時脈信號之間彳貞測一差異；一控制裝置，具有複數第二延 遲裝置用於反應於來自相位比較裝置之偵測信號控制延遲 時脈信號量；一驅動裝置，用於驅動來自藉由控制裝置控 制延遲量之延遲時脈信號之一 DLL時脈信號；及一致能信 號產生裝置，用於反應於半導體裝置之一啟動或不啟動信 號產生一致能信號。 根據本發明之另一觀念，其提供一暫存器控制延遲鎖定 迴路（DLL)於一半導體裝置内，其中暫存器控制dll具有 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 577087 A7 ____B7 五、發明説明（6 ) 延遲路徑’其產生内部時脈信號同步於一外部時脈信號之 每個邊緣’及一回授迴路控制根據一暫存器之内部時脈信 號之延遲量’暫存器控制DLL包含：一開關裝置，用於控 制在延遲路徑上之内部時脈信號之一轉換；及一控制裝 置，用於反應於裝置之一啟動或不啟動信號選擇性導通開 關裝置。 #式簡單說明 圖1係說明一習知DDR SDRAM之一暫存器控制DLL之方 塊圖； 圖2係揭示在圖1中之DLL時脈波形之一時脈圖； 圖3係習知DDR SDRAM之一週邊電路内之一中繼器； 圖4係說明本發明一實施例之一 DDR SDRAM之一暫存器 控制DLL之方塊圖； 圖5係說明在圖4中之一 DLL時脈致能信號產生器之方塊 面 · 圃， 圖6a及6b分別說明在圖4中之第一及第二時脈控制器； 圖7係在圖5中之DLL時脈致能信號產生器之輸入/輸出 信號之時脈圖； 圖8係圖4中之DDR SDRAM之暫存器控制DLL之時脈圖； 及 圖9係說明本發明另一實施例之一 DDR SDRAM之一暫存 器控制DLL之方塊圖。 較佳實施例之詳細說明
文後，將以備有附加圖式之參考詳細說明本發明DDR __ - 9 - ____ 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 577087 A7 ____B7__ 五、發明説明（7 ) SDRAM裝置内之一暫存器控制DLL。 參考圖4，根據本發明之暫存器控制DLL包含第一及第二 時脈緩衝器41及42、一時脈除法器43、一相位比較器49、 一延遲單元40，其具有第一到第三延遲線44到46、具有在 一 DLL迴路中之一移位暫存器47及一移位控制器48之一延 遲監視器53、第一及第二DLL驅動器50及51及一延遲模型 52。除了一 DLL時脈致能信號產生器54及第一及第二時脈 控制器55及56之外，這具有在圖1中之相同配置方式。所 以，除了一 DLL時脈致能信號產生器54及第一及第二時脈 控制器55及56之外，將取得每個區塊之詳細說明。 第一時脈控制器55係提供於第一時脈緩衝器41及第一延 遲線44之間，及第二時脈控制器56係提供於第二時脈緩衝 器42及第二延遲線45之間。此外，DLL時脈致能信號產生 器54產生一信號以致能第一及第二時脈控制器55及56。 DLL時脈致能信號產生器54產生一 DLL時脈致能信號 dll_en以致能第一及第二時脈控制器55及56。在本發明之 一實施例中，來自DLL時脈致能信號產生器54之DLL時脈 致能信號dll_en係在一高電壓階段中時，致能第一及第二 時脈控制器55及56。在藉由DLL時脈致能信號產生器54產 生DLL時脈致能信號時，分別轉換來自第一時脈緩衝器41 之一第一時脈信號fall__clk及來自第二時脈緩衝器42之一 第二時脈信號rise_clk到第一及第二延遲線44到45。所 以，本選擇信號轉換可以防止在組成DDR SDRAM之DLL時 脈方面不需要之重複操作。 -10 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 577087 A7 ____B7 ^、發明説明（8 ) ' 圖5係說明在圖4中之一 DLL時脈致能信號產生器54之方 塊圖。如圖5所示，DLL時脈致能信號產生器5 4包含一驅動 單元60、一重設單元62及一輸出單元64。驅動單元60包含 其反應於一前充電脈衝pcgz增加在節點⑽之電壓階段之一 上拉PMOS電晶體Ml及其反應於來自通過一反相器in v 1之 一列位址選通信號啟動脈衝act —rasz之一反相信號減少在 節點n0之電壓階段之一下拉NMOS電晶體M2。在電源及輸 出節點（n0)之間耦合上拉pm〇S電晶體Μ 1及在輸出節點及 一半導體記憶體裝置之一接地電壓階段之間耦合下拉 NMOS電晶體M2。列位址選通信號啟動脈衝act_rasz係一 信號，其係在複數列中之一者啟動時產生，及在需要所有 列之刖充電情形中產生前充電脈衝p c g z。在電源及節點n 〇 之間搞合重設單元62，藉由反應於一電力上升信號使輸出 節點之電壓階段變高重設輸出節點（η0)。而且，輸出單元 64包含具有一個反相器INV2及INV3之一反相閃鎖及具有 二個反相器IN V4及IN V5之一緩衝器，藉此組成在輸出節 點n0之輸出信號之一穩定反相信號，dll時脈致能信號 dll一en 〇 參考圖6a，第一時脈控制器55包含一NAND閘ND以接收 第一時脈信號fall —elk及DLL時脈致能信號dlLen，及一 反相器IN V6將N AND閘ND之輸出反相。同樣，第二時脈 控制器5 6係為相同結構。 在圖6b中揭示第一及第二時脈控制器55及56之另一結 構。在圖6b中，DLL時脈致能信號dll_en功能如控制一轉 — —__- 11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 577087 A7 _ B7 五、發明説明（9 ) 換電晶體TG通過第一或第二時脈信號fall_clk或rise_clk 之一開關控制信號。在根據DLL時脈致能信號dl^en之高 電壓階段設計第一及第二時脈控制器55及56之配置時，其 係允許利用不同邏輯設計來在D L L時脈致能信號d 11 _ e η之 控制下選擇性轉換第一或第二時脈信號fall_clk或 rise_clk 。 參考圖5及7，當一低電壓階段之電力上升信號pwrup係 施加於DDR SDRAM時，PMOS電晶體M3係導通及前充電 節點n0到一高電壓階段，藉此以一低電壓階段輸出DLL時 脈致能信號dll_en。因此，在電力上升信號pwrup從低電 壓階段走向一高電壓階段時，包含反相器IN V2及IN V3之 一閂鎖電路連續輸出閂鎖數值及然後保持DLL時脈致能信 號dll —en在一高電壓階段中。在輸入列啟動指令及啟動列 位址選通信號啟動脈衝act_rasz時，導通下拉NMOS電晶 體M2，然後放電在節點n〇之電壓及以一高電壓階段啟動 DLL時脈致能信號dll_en。 當列位址選通信號啟動脈衝act_rasz從低電壓階段走向 一高電壓階段時’備有高電壓階段之DLL時脈致能信號 dll 一 en連續輸出儲存在輸出單元64之閂鎖電路中之數值。 如果係輸入一讀取或寫入指令進入DDR SDRAM，讀取或寫 入操作即執行同步於DLL時脈。 在另外一方面，在已經完成對記憶體裝置之存取之後， 一不啟動指令’即，前充電指令係施加於記憶體裝置及執 行位元線前充電操作。在本時脈，以一低電壓階段啟動前 -12 - ¥紙張尺度適财S S家標準(CNS) A4規格(21GX 297公釐) 577087 A7 _ _B7 五、發明説明（1Q ) 充電脈衝pcgz及因為上拉PMOS電晶體Ml充電在節點n〇之 電壓到一高電壓階段。因此，閂鎖於輸出單元64中之數值 係在一低電壓階段中。在前充電脈衝P C g Z從低電壓階段走 向一高電壓階段時，保持閂鎖於輸出單元64中之數值在一 低電壓階段中如此DLL時脈致能信號dn_en係在不啟動之 一低電壓階段中。也就是，如圖7所示，在記憶體裝置之啟 動指令及不啟動指令之間啟動DLL時脈致能信號dll_e η。 換言之，列啟動指令（列選擇信號）反應於DLL時脈致能信號 dll —en及細胞位元線前充電信號產生DLL時脈信號。 參考圖8，包含時脈除法器43、相位比較器49、移位控制 器48、移位暫存器47及延遲模型52之DLL迴路係連續操 作，不管DLL時脈致能信號dll 一 en之啟動，及輸出延遲時 脈信號feedback_dly。 由記憶體係在不執行讀取及寫入操作之一不啟動狀態 時，因為DLL時脈致能信號dll —en未啟動，第一和第二時 脈信號falk — c lk和rise 一 elk會阻斷於第一及第二時脈控制 器55及56中，然後抑制第一及第二DLL驅動器50及51之輸 出。 另一方面，如果輸入啟動信號act輸入記憶體，dll時脈 致能信號dll_en會被啟動及第一及第二時脈控制器55及56 分別通過第一及第二DLL時脈信號falk_clk及rilk_clk因此 第一和第二DLL驅動器50和51分別輸出第一和第二DLL時 脈fclk —dll和rclk_dll及執行記憶體讀取及寫入操作。在已 經完成對記憶體裝置之存取及一前充電指令係施加於記憶 _______： 13 -_____ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公" 一 577087 A7 B7 五、發明説明（u ) 體時，不啟動來自DLL時脈致能信號產生器54之DLL時脈 致能信號dll_en，如此，反應於DLL時脈致能信號dll_en 之不啟動閉鎖第一及第二時脈信號fall_clk及rise —elk。 因此，由於在記憶體之啟動指令及不啟動指令之間啟動 本發明DDR SDRAM記憶體之DLL時脈信號，DLL時脈信號 不產生用於一低電流消耗之記憶體之不啟動之一不想要週 期。而且，第一及第二時脈控制器55及56不通過第一及第 二時脈信號fall__clk及rise^clk，可以減少在第一及第二延 遲線44及45中補償之電流消耗量。 DLL時脈致能信號產生器54可以耦合於設在DLL時脈產 生電路中之延遲路徑上之不同元件，藉由產生一致能信號 來控制在延遲路徑上之不同元件。圖9係說明本發明另一實 施例之DDR SDRAM之一暫存器控制DLL之方塊圖。根據本 發明之另一實施例，DLL時脈致能信號產生器90係耗合於 第一及第二DLL驅動器50及51，如此DLL時脈致能信號產 生器90沒有在圖4中所示之時脈控制器致能或抑制第一及第 二DLL驅動器50及5 1。 第一及第二DLL驅動器50及51可以分別包含具有一上拉 及下拉裝置之一習知輸出驅動器。因此，藉由來自DLL時 脈致能信號產生器90之致能信號控制一額外開關，及在不 啟動記憶體裝置時通過切換操作旁路一在其之輸出節點之 輸出電壓到記憶體裝置之一接地電壓階段，可以容易％ & 根據本發明之電流減少。 在圖9中所示之每個元件之操作係相同如在圖8中之操 -14 - ^紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) ' - 577087 A7 _____B7 _______ 五、發明説明（12 ) 作。也就是，在不執行讀取或寫入操作時，不以一低電壓 階段啟動DLL時脈致能信號dll — en，如此抑制第一及第二 DLL驅動器50及51，以限制第一及第二時脈信號fclk —dll 及rclk 一 dll之輸出。如果啟動記憶體裝置來執行讀取或寫入 操作’以一高電壓階段啟動DLL時脈致能信號dll_en及然 後致能第一及第二DLL驅動器50及51以便於第一及第二時 脈信號fclk —dll及rclk —dll之輪出。 如比較於圖4所示之DLL時脈致能信號產生器54，圖9中 之DLL時脈致能信號產生器9〇可以不減少在延遲器（延遲線 4 4及4 5 )中電流消耗量，但是減少藉由〇 l L時脈之不想要重 複之電流消耗量。 另一方面，本發明可以在記憶體裝置之一週邊電路之一 輸入終端完成。例如，如果提供DLL時脈致能信號產生器 及一時脈控制器（其執行如在圖4中所示之功能）到記憶體裝 置之一週邊電路之一輸入終端，可以為反應於來自dll時 脈致能信號產生器之輸出信號致能或抑制時脈控制器來利 用時脈控制器。在本情形中，可以明顯減少在週邊電路之 中繼器中補償之電流量。 尤其，在本發明中，可以控制DLL時脈及僅在執行一讀 取操作時重複。在一僅在讀取操作時執行DLL操作之記憶 體裝置中，DLL時脈致能信號產生器產生僅用於此一操作 時脈之DLL時脈致能信號。也就是，如果通過最短讀取指 令路徑產生DLL時脈致能信號，不在已經完成一爆發操作 時產生其，及記憶體裝置操作於除了讀取操作之外之不同 _ __- 15 - 本紙張尺度適财㈣家標準(CNS) Μ規格(21Gχ 297公董) 577087 A7 B7 五、發明説明（13 模式中’記憶體裝置僅可以在讀取操作之時脈執行dll操 作。在本情形中，在圖5中之DLL·時脈致能信號產生器可以 使用一讀取指令信號Rdb代替其係輸入進入反相器ΙΝνι之 列位址選通信號啟動脈衝act —rasz。通常，讀取指令信號 Rdb係藉由整理來自指令緩衝器之輸出信號產生之一低啟動 信號。因此’應該注意必須藉由考慮通過資料輸出緩衝器 之資料之時脈設計D L L時脈致能信號及必須確保在執行讀 取操作時之DLL時脈致能信號dll —en之啟動，即使輸入任 何其它信號進入記憶體裝置。而且，這可以適用於在圖6中 之結構。 如上所述，藉由在記憶體裝置之讀取或寫入操作時選擇 性致能DLL時脈信號防止不想要之電流消耗。 雖然本發明之較佳實施例已經揭露以用於闡釋，習於此 技者將瞭解仍有多種變更型式、增添及代替可行，且不脫 離文後申請專利範圍中揭示之本發明範圍及精神。例如， 以DDR SDRAM說明本發明，但是其係可以用於其它同步 化記憶體裝置或邏輯電路。雖然本發明之實施例利用列位 址選通信號啟動脈衝或讀取指令信號做為一啟動信號，及 前充電脈衝做為一不啟動信號，但是不同信號，諸如行位 址選通信號啟動脈衝或一寫入致能信號，仍可使用做為啟 動信號。不同信號可以使用做為不啟動信號，其係無關於 資料輸入及輸出。 ' -16 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. 577087 ___ j 曰^¾^0460號專利申請案 詰 ί— ————青專利範圍替換本(92年9月） C8 ------- D8 六、申請專利範園 1·種半‘體裝置，具有一暫存器控制延遲鎖定迴路（DLL) 及一内部電路，其同步於從該暫存器控制Dll輸出之一 D L L時脈信號，該半導體裝置包含： 致此k號產生器’用於產生該暫存器控制Dll之一 致月b k號，以控制該半導體裝置之一啟動或不啟動信號 而控制DLL時脈信號之產生。 2·如申請專利範圍第1項之半導體裝置，進一步包含一控制 裝置用於切換一信號傳送路徑，以響應於該致能信號接 收之一輸入時脈信號而轉換該暫存器控制延遲鎖定迴路 (DLL) 〇 3. 如申請專利範圍第丨項之半導體裝置，其中該致能信號產 生器包含： 一驅動裝置，用於響應於該半導體裝置之啟動或不啟 動k號執行一上拉或下拉操作； 一重設裝置’用於重設該驅動裝置之一輸出節點；及 一閃鎖及緩衝裝置，用於閂鎖及緩衝輸出節點之一輸 出信號。 4. 如申請專利範圍第3項之半導體裝置，其中該啟動信號係 一啟動指令信號、一讀取指令信號、一行位址選通信號 才曰令彳§號及一列位址選通信號指令信號中之一者。 5·如申請專利範圍第3項之半導體裝置，其中該不啟動信號 係一預先充電信號，用於預先充電在該半導體裝置中之 一記憶體細胞之一位元線。 6· —種在一半導體裝置中之暫存器控制延遲鎖定迴路 O:\76\76034-920903.DOa 6 1 本紙張尺度適用中國國家標準(CNS) A4規格7210X297公釐）
    577087
    A8 B8 C8 D8 六、申請專利範圍 (DLL)，其包含： 一内部時脈產生裝置，用於產生一内部時脈信號且同 步於一外部時脈信號之一邊緣、一延遲時脈信號及一參 考時脈信號； 一第一延遲裝置，用於補償藉由該延遲時脈信號之一 信號傳送路徑產生之延遲量； 一相位比較裝置，用於在該參考時脈信號及該延遲時 脈信號之間偵測一差異； 一控制裝置，具有複數第二延遲裝置，用於響應於來 自該相位比較裝置之該彳貞測信號，以控制該延遲時脈信 號之延遲量； 一驅動裝置，用於驅動一來自該延遲時脈信號之dll 時脈信號’其延遲量係由該控制裝置控制； 一致能信號產生裝置，用於響應於該半導體裝置之一 啟動或不啟動信號以產生一致能信號；及 一時脈控制裝置，配置於該内部時脈產生裝置及該第 二延遲裝置之間，係響應於來自該致能信號產生裝置之 致能信號，以從該内部時脈產生裝置選擇性轉換該内部 時脈信號到該第二延遲裝置。 7·如申請專利範圍第6項之暫存器控制延遲鎖定迴路，其中 該致能信號產生器包含： 一驅動裝置，用於響應於該半導體裝置之啟動或不啟 動信號執行一上拉或下拉操作； -重設裝置’用於重設該驅動裝置之一輸出節點；及 O:\76\76034-920903.DOC\ 6 , Ο _ 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公董) 出=鎖及緩衝裝置’用於⑽及緩衝輸出節點之一輸 8·如^專利範圍第6項之暫存器控制延遲鎖定迴路，其中 瀛日:脈：制裝置包含一邏輯閘裝置反應於該致能信號產 生益之-輸出信號以通過該内部時脈信號。 9.如申請專利範圍第6項之暫存器控制延遲鎖定迴路，其中 該才脈控制裝置包含—切換轉換閘，其響應於該致能信 號土生器輪出信號及該致能信號產生器之輸出信號 之反相^號以轉換該内部時脈信號。 10·種在半導體裝置中之暫存器控制延遲鎖定迴路 (DLL) ’其包含： P夺脈產生裝置，用於產生一内部時脈信號且同 步於外部時脈信號之一邊緣、一延遲時脈信號及一參 考時脈信號； 第延遲裝置，用於補償藉由該延遲時脈信號之一 信號傳送路徑產生之延遲量； 一相位比較裝置，用於在該參考時脈信號及該延遲時 脈信號之間偵測一差異； 一控制裝置，具有複數第二延遲裝置，用於響應於該 相位比較裝置之該偵測信號以控制該延遲時脈信號之延 遲量； 一驅動裝置，用於驅動一來自該延遲時脈信號之D [ L 時脈信號，其延遲量係由該控制裝置控制；及 一致能信號產生裝置，用於反應於該半導體裝置之一 O:\76\76034-920903.DOC\ 6 _ Q _ 本紙張尺度適用巾目目家標準(CNS) A4規格(210X297公董) 577087 晚'· A8 B8 C8 D8 六、申請專利範圍 啟動或不啟動號以致能該驅動裝置。 11.如申請專利範圍第10項之暫存器控制延遲鎖定迴路，其 中該致能信號產生器包含： 一驅動裝置，用於反應於該半導體裝置之啟動或不啟 動信號執行一上拉或下拉操作； 一重設裝置，用於重設該驅動裝置之一輸出節點；及 一閂鎖及緩衝裝置，用於閂鎖及緩衝輸出節點之一輸 出信號。 12·如申請專利範圍第丨丨項之暫存器控制延遲鎖定迴路，其 中该啟動信號係一啟動指令信號、一讀取指令信號、一 行位址選通信號指令信號及一列位址選通信號指令信號 中之一者。 13·如申請專利範圍第丨丨項之暫存器控制延遲鎖定迴路，其 中該不啟動信號係一預先充電信號用於預先充電在該半 導體裝置中之一記憶體細胞之一位元線。 14·如申請專利範圍第丨丨項之暫存器控制延遲鎖定迴路，其 中該内部時脈產生裝置包含： 一時脈緩衝器，用於接收該外部時脈信號及用於產生 該内部時脈信號；及 一時脈信號除法器，用於分割該内部時脈信號及用於 產生一延遲時脈及一參考時脈信號。 15·種在一半導體裝置中之暫存器控制延遲鎮定迴路 (DLL) ’其中該暫存器控制dll具有延遲路徑，其產生 内部時脈信號且同步於一外部時脈信號之每個邊緣，及 O:\76\76034-920903.DOC\ 6 Λ 本紙張尺度適用中國國家標準(CNS) A4規格&10X297公釐） 577087 ! *：yj 气-,.- j ί · ^ ' Α8 ί Β8 ............. C8
    577087 -92. 9. 第091100460號專利申請案 中文圖式替換頁(92年Ml elk okl i ref 盆^^豫|| divjn έ as , > 、43 、42 I liselclk fallclk
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