TWI310565B - Multi-port memory device - Google Patents

Description

1310565 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種多埠記憶體裝置，且更明確地說，係 關於一種用於執行有效資料傳輸之多埠記憶體裝置。 【先前技術】

包括動態隨機記憶體（DRAM)之多數記憶體裝置含有一 用於與一晶片組交換資料之單一埠。此處，單一埠通常包 括複數個I/O插腳組。同時，晶片組及記憶體裝置之功能 分類變得更不明確。因此，設計者需認真考慮整合記憶體 裝置與晶片組。為達到整合，需要一種用於與諸如繪圖裝 置之周邊裝置及CPU直接交換資料之多埠記憶體裝置。為 實施多埠記憶體裝置，該多埠記憶體裝置中之每一埠必須 可存取該多埠記憶體裝置中之每一記憶體單元。 圖1為描述一 256M多埠記憶體裝置的方塊圖，該多埠記 憶體裝置係揭示於2003年12月31號申請之題為” MULTI-PORT MEMORY DEVICE"之一共同擁有同在申請中之美國 申請案第10/750,156號中，該案以引用之方式併入本文 中〇 如所示，該256M多埠記憶體裝置包括複數個組ΒΑΝΚ0 至BANK15，複數個列解碼器RDEC，一控制器100，複數 個埠PORTO至PORT7，四個全域資料匯流排GIO_LU、 GIO_RU、GIO_LD、及GIO_RD，第一及第二全域資料匯 流排連接器PR_U& PR_D，複數個轉移匯流排TB，複數個 轉移匯流排連接器TG，複數個匯流排連接器TL，及複數 107824.doc 1310565 個資料傳送單元QTRX。

組ΒΑΝΚ0至BANK15中之每一者包括一 8Kx2K之 DRAM(即，16M之DRAM) ’列解碼器RDEC，及一核心電 路（諸如一感應放大器及一均衡器），其係通用DRAM核心 區所必需的。將組ΒΑΝΚ0至BANK15之每四個組於一將核 心區分割為四個象限之相應象限中配置成一列。實際上， ΒΑΝΚ0、BANK2、BANK4、及BANK6係包括於一置放於 核心區之左上側中之第一象限中β BANK8、BANK10、 BANK12、及BANK14在一置放於核心區之右上側中之第 二象限中。BANK1、BANK3、BANK5、BANK7在一置放 於核心區之左下側中之第三象限中。BANK9、BANK11、 BANK13、及BANK15在一置放於核心區之右下側中之第 四象限中。同時，需要將兩個列解碼器RDEC配置在同一 象限中之彼此鄰接之組之間。另外，組ΒΑΝΚ0至BANK15 之一行被分割成四個區段。因此，四個區段中之每一者係 由5 12個單元組成。 控制器100產生一内部命令訊號、一内部位址訊號及一 控制訊號以控制記憶體裝置之運作。該内部命令訊號包括 一内部主動命令訊號ACT、一内部預充電命令訊號PCG、 一内部讀命令訊號RD及一内部寫命令訊號WD。該内部位 址訊號包括一主動陣列位址AAA、一預充電陣列位址 PAA、一讀取陣列位址RAA、一寫入陣列位址WAA、一列 位址RA、一讀取區段位址RSA、一寫入區段位址WSA。該 控制訊號包括轉移閘控制訊號TGC、一埠/管線暫存器旗標 107824.doc 1310565 訊號PRFG、一埠/管線暫存器資料驅動訊號DP及一DRAM 核心測試模式旗標訊號DTM。

埠PORTO至PORT7係置放於一晶粒之邊緣處。埠PORTO 至PORT7之每兩個埠係配置在該等象限中之每一者中。詳 細地，PORTO及PORT2在第一象限中；P0RT4及P0RT6在 第二象限中；P0RT1及PORT3在第三象限中；PORT5及 PORT7在第四象限中。埠p〇RT0至PORT7中之每一者支持 一串列I/O介面且獨立地與一不同目標裝置（諸如繪圖晶片） 通信。當埠PORTO至PORT7支持串列I/O介面時，每一埠皆 具有對應於資料、命令及位址之複數個暫存區，用於缓衝 一傳輸至該等暫存區之訊號之複數個暫存缓衝器，一用於 解碼將傳輸之資料之解碼器，一用於編碼接收資料之編碼 器，及用於將串行接收之資料轉換成並行資料或將並行資 料轉換成串列資料之資料轉換器。 第一至第四全域資料匯流排GIO_LU、GIO_RU、 GIO_LD、及GIO—RD係分別置放於相應象限之組與埠之 間。詳細地，第一全域資料匯流排GIO_LU在第一象限 中；第二全域資料匯流排GIO_RU在第二象限中；第三全 域資料匯流排GIO_LD在第三象限中；第四全域資料匯流 排GIO_RD在第四象限中。四個全域資料匯流排GIO_LU、 GIO—RU、GIO_LD、及GIO_RD係耦接至相應象限之組及 埠及第一及第二全域資料匯流排連接器PR_U&PR_DK 512 位元之雙向資料匯流排。 此處，第一全域資料匯流排GIO_LU與第二全域資料匯 107824.doc 1310565 流排GIO_RU係經由第一全域資料匯流排連接器pR u來連 接。第三全域資料匯流排GIO_LD與第四全域資料匯流排 GIO_RD係經由第二全域資料匯流排連接器Pr_d來連接。 第一及第二全域資料匯流排連接器PR—U及pr—D包括對應 於該5 12位元之全域資料匯流排的5 12個雙向管線暫存器。

轉移匯流排TB為一連接一位元線感應放大器與相應組之 匯流排連接器TL之區域資料匯流排。轉移匯流排tb之線 的數目對應於一個區段中之單元的數目（例如，512)。轉移 匯流排TB經實施為一差動型匯流排（differential bus )。 轉移匯流排連接器TG經實施為複數個MOS電晶體。該 4MOS電晶體之數目對應於轉移匯流排tb之線的數目。因 為該轉移匯流排TB為差動型匯流排，所以一個轉移匯流排 連接器TG經實施為512對MOS電晶體^相應地，轉移匯流 排連接器TG被稱為一轉移閘。 一組傳送鎖存器係由5 12個傳送鎖存器形成。匯流排連 接器TL包括16組傳送鎖存器。每一傳送鎖存器包括一用於 一讀操作之第一匯流排連接電路及一用於一寫操作之第二 匯流排連接器。此處，該第一匯流排連接電路對應於 DRAM之一 I/O感應放大器’且其包括一用於感測並鎖存轉 移匯流排TB上之一讀出資料之讀感應放大器及一用於將鎖 存之s賣出資料驅動至相應象限之全域資料匯流排中之讀驅 動器。另外’該第二匯流排連接電路對應於DRAM之一寫 驅動器’且其包括一用於感測並鎖存全域資料匯流排上之 寫入資料之寫鎖存器，及一用於將寫入資料驅動至轉移匯 107824.doc -9- 1310565 流排TB中之寫驅動器。 資料傳送單元QTRX包括用於將輸入之寫入資料傳輸至 一相應辞之512個傳輸器QTX，及用於接從自全域資料匯流排 輸入之讀出資料以傳輸至一相應埠之512個接收器qrx »

雖然圖1中未圖示，但是256Μ多槔DRAM進一步包括一 電壓產生器、測試邏輯及各種暫存區，包括一時脈暫存 區。置放於25 6M多埠DRAM之邊緣處之電壓產生器接收一 外部電壓以產生一内部電壓。測試邏輯係配置於對應於第 一象限及第二象限之埠之間且配置於對應於第三象限及第 四象限之埠之間。該等暫存區亦置放於256M多埠DRAM之 邊緣處。 另外，象限中之每一者包括用於接收該等内部命令訊號 之命令線，及用於接收該等内部位址線之2位元位址線。 該等命令線及該等位址線將訊號自控制器1〇〇傳遞至組 ΒΑΝΚ0至BANK15。在控制器1〇〇之左側及右侧中之每— 者，一 4位元轉移閘控制線TGC<0:3>W控制器1〇〇連接至 轉移匯流排連接器TG ^ 圖2為展示轉移匯流排與區段（例如，圖1所示之256M多 埠DRAM之一行單元）之間的關係之方塊圖。 如所示’ 256M多槔DRAM包括一記憶體單元陣列2〇〇及 一位元線感應放大器阵列210。參看一表示為a之區塊，記 憶體單元陣列200的一個轉移匯流排對TB<0>&TBb<0># 連接至配置在記憶體單元陣列200之上及其下之四個位元 線感應放大器BLSA。該等四個位元線感應放大器blSA分 107824.doc •10· 1310565 在下文中，藉由參看圖3B來解釋256M多埠DRAM經由 第一埠PORTO將512-位元之寫入資料寫至第一組ΒΑΝΚ0中 之一預定區段之狀況。

如所示，在與寫操作有關之命令及位址及512位元之寫 入資料係以封包形式經由第一埠PORTO輸入至控制器100 之後，控制器100產生對應於第一組ΒΑΝΚ0之内部主動命 令訊號ACT、主動陣列位址AAA及列位址RA以啓動第一組 ΒΑΝΚ0中之一預定列（例如，一字線WL)。接著，控制器 100產生對應於第一組ΒΑΝΚ0之内部寫命令訊號WD、寫入 陣列位址WAA及寫入區段位址WSA。 根據控制器100之一排程，於第一埠PORTO之一寫入緩 衝器中緩衝之512位元之寫入資料被寫至對應於該寫入區 段位址WSA之區段。即，轉換成並行資料之512位元之寫 入資料係經由資料傳輸單元QTRX之傳輸器QTX載至第一 全域資料匯流排GIO_LU。接著，5 12位元之寫入資料係在 通過第一組ΒΑΝΚ0之匯流排連接器TL之後被載至該對轉 移匯流排TB及TBb。隨後，載於該對轉移匯流排TB及TBb 中之5 12位元之寫入資料係藉由對應於寫入區段位址WSA 之位元線感應放大器BLSA而儲存於512個記憶體單元中 (即，該區段）。 最後，控制器100產生内部預充電命令訊號PCG及預充 電陣列位址PA A以使字線不工作。 圖4A及4B分別為描述256M多埠DRAM之一交叉讀取路 徑及一交叉寫入路徑之方塊圖。 107824.doc -13 - 1310565 此處，交叉讀取及或寫入路徑分別係指不同象限之間發 生的讀及寫操作之資料路徑。舉例而言，在交叉讀取及寫 入路徑之狀況下，對於經由第一象限中之第一埠PORTO輸 入之命令、位址、及資料而言，可以存取第三象限中之記 憶體單元。

如圖4A所示，當256M多埠DRAM經由第二埠PORT1讀取 第一組ΒΑΝΚ0中之一預定區段的512位元之讀出資料時， 所有操作皆類似於正常讀取路徑狀況下之操作。然而，耦 接於第一組ΒΑΝΚ0與第二組BANK1之間的轉移匯流排連 接器TG被接通，且因此，第一組ΒΑΝΚ0之轉移匯流排對 TB及TBb與第二組BANK1之轉移匯流排對TB及TBb彼此連 接。512位元之讀出資料係在通過連接至第二組BANK1之 匯流排連接器TL、第三全域資料匯流排GIO_LD、連接至 第二埠PORT1之資料傳送單元QTRX及第二埠PORT1之後 載至第二組BANK1之轉移匯流排對TB及TBb且被傳輸至一 目標裝置。 接下來，參看圖4B解釋256M多埠DRAM經由第二埠 PORT1將一 512-位元之寫入資料寫至第一組ΒΑΝΚ0中之一 預定區段之狀況。 如所示，所有該等操作皆類似於正常寫入路徑之操作。 然而，耦接於第一組ΒΑΝΚ0與第二組BANK1之間的轉移 匯流排連接器TG被接通；且因此，第一組Β ΑΝΚ0之轉移 匯流排對TB及TBb及第二組BANK1之對轉移匯流排對TB 及TBb被連接。在此狀況下，經由第二埠BANK1輸入之 107824.doc -14- 1310565 5 12位元之寫入資料係在通過連接至第二埠PORT1之資料 傳送單元QTRX、第三全域資料匯流排GI0_LD、連接至第 二組BANK1之匯流排連接器TL之後加載於第一組ΒΑΝΚ0 之轉移匯流排對TB及TBb上。其後之過程與正常寫入之過 程相同^

當資料在第一全域資料匯流排GI〇_LU與第二全域資料 匯流排GIO_RU之間傳輸時，第一全域資料匯流排GIO_LU 與第二全域資料匯流排GIO_RU係經由第一全域資料匯流 排連接器PR_U來連接。另外，當資料在第三全域資料匯 流排GIO_LD與第四全域資料匯流排GIO_RD之間傳送時， 第三全域資料匯流排GIO_LD與第四全域資料匯流排 GIO_RD係經由第二全域資料匯流排連接器卩11_0來連接。 如先前所提及的，習知256M多埠記憶體裝置中之每一 埠PORTO至PORT7可存取該習知256M多埠記憶體裝置中之 每一區段。另外，因為該等埠PORTO至PORT7中之每一者 獨立地存取區段，所以該區段可同時被複數個埠PORTO至 PORT7存取，只要不同時使用四個通用匯流排GIO_LU至 GIO_RD中之每一者。此外，資料在該等埠PORTO至 PORT7與該目標裝置之間係連續地輸入或輸出，且512位 元之資料係以一並行方式在該等埠PORTO至PORT7與核心 區之每一象限之間進行處理。 圖5為展示圖1所示之256M多埠DRAM之一資料傳輸結構 的圖。 如所示，256M多埠DRAM包括一用於在一輸入/輸出介 107824.doc •15· 1310565 面（即，一埠與一記憶體單元區塊（例如，一組）之間交換資 料之全域資料匯流排GIO。另外，256M多埠DRAM亦包括 用於在全域資料匯流排GIO與該琿之間接收或傳輸資料之 資料傳送單元QTRX，及用於在全域資料匯流GIO與該組 之間接收或傳輸資料之匯流排連接器TL。 圖6為描述圖5所示之全域資料匯流排GIO之一結構的方 塊圖。

如所示，256M多埠DRAM被劃分為四個象限 QUADRANT_LU、QUADRANT_RU、QUADRANTJLD、及 QUADRANT_RD。該等四個象限中之每一者皆具有相同結 構且獨立運作。 觀察第一象限QUADRANT_LU，第一全域資料匯流排 GIO_LU係連接至四個組ΒΑΝΚ0、BANK2、BANK4及 BANK6，兩個埠PORTO及PORT2，及第一全域資料匯流排 連接器PR_U。即，有七個區塊連接至一個全域資料匯流 排。當全域資料由七個區塊共用時’該全域資料之負擔増 加且出現資料干擾。 圖7為展示圖1所示之25 6M多埠DRAM之最差讀取情況及 最差寫入情況的方塊圖。 如所示，一單一全域資料匯流排具有5 12條匯流排線且 形成為一階層式配線結構。即，第一金屬線及第二金屬線 係分別提供以用於垂直及水平匯流排線。通常’垂直匯流 排線之第一金屬線之電阻高於水平匯流排線之第二金屬線 之電阻。 107824.doc -16- 1310565

體P1及第二PMOS電晶體P2之第一端子係連接至一功率電 壓源VDD。第一 PM0S電晶體P1之一第二端子與一閘極彼 此為二極體連接形式（diode-connected to each other)。第二 PMOS電晶體P2之一第二端子係連接至一第一輸出端子。 第一 NM0S電晶體N1之一第一端子與第一 PMOS電晶體P1 之第二端子於節點A1相連。第一NM0S電晶體N1之一第二 端子係連接至全域資料匯流排GI0。第一 NM0S電晶體N1 及第二NM0S電晶體N2經由閘極接收一參考電壓VR。第二 NM0S電晶體N2之一第一端子係連接至該第一輸出端子。 第九NM0S電晶體經由一閘極接收一評估訊號EVAL1。第 九電晶體N9之一第一端子係連接至第二NM0S電晶體N2之 一第二端子；且第九電晶體N9之第二端子係連接至地面電 壓 VSS。 資料匯流排連接器TL之一傳輸器TX係連接於一地面電 壓VSS與全域資料匯流排GI0之間且包括兩個NM0S電晶體 N5及N6。第五NMOS電晶體N5經由一閘極接收一第一資料 TX1 ;第六NM0S電晶體N6經由一閘極接收一第一驅動脈 衝 DPI 〇 傳送單元QTRX之接收器QRX具有兩個PMOS電晶體P3及 P4，三個NM0S電晶體N3、N4及N10。第三PMOS電晶體 P3及第四PMOS電晶體P4之第一端子係連接至功率電壓源 VDD。第三PMOS電晶體P3之一第二端子與一閘極彼此為 二極體連接形式。第四PMOS電晶體P4之一第二端子係連 接至一第二輸出端子。第三NM0S電晶體N3之一第一端子 107824.doc -18- 1310565

與第三PMOS電晶體P3之第二端子於節點A2相連。第三 NMOS電晶體N3之一第二端子係連接至全域資料匯流排 GIO。第三NMOS電晶體N3及第四NMOS電晶體N4經由其 閘極接收參考電壓VR。第四NMOS電晶體N4之一第一端子 係連接至該第二輸出端子。第十NMOS電晶體N10經由一 閘極接收一第二評估訊號EVAL2。第十NMOS電晶體N10 之一第一端子係連接至第四NMOS電晶體N4之一第二端 子；且第十NMOS電晶體N10之一第二端子係連接至地面 電壓VSS。 傳送單元QTRX之一傳輸器QTX係連接於地面電壓VSS 與全域資料匯流排GIO之間且包括兩個NMOS電晶體N7及 N8。第七NMOS電晶體N7經由一閘極接收一第二資料 TX2 ;第八NMOS電晶體N8經由一閘極接收一第二驅動脈 衝 DP2。 雖然全域資料匯流排GIO實際上實施為一長金屬線，但 其可以具有與該金屬線等效值之一電阻R及一電容器C來 模擬。 當執行讀操作RD時，資料經由全域資料匯流排GI0在匯 流排連接器TL之傳輸器TX與資料傳送單元QTRX之接收器 QRX之間傳輸。同時，當執行寫操作WT時，資料經由全 域資料匯流排GI0在資料傳送單元QTRX之傳輸器QTX與匯 流排連接器TL之接收器RX之間傳輸。 如先前所提及的，讀操作及寫操作係以一方式執行，使 得傳輸器TX及QTX回應於第一資料TX1及第二資料TX2使 107824.doc -19- 1310565 全域資料匯流排GIO充電或放電，且接著，接收器RX及 QRX感測全域資料匯流排GIO之狀態。 圖9A及9B為展示圖8所示之電路之讀操作的波形。

與一時脈同步且在該讀操作中觸發為一邏輯位準Ή'之第 一驅動脈衝DPI使第一資料TX1載入全域資料匯流排GIO。 在自第一驅動脈衝DPI經觸發開始過去一預定時間後，第 二評估訊號EVAL2經觸發為一邏輯位準Ή’以評估載入全域 資料匯流排GIO之第一資料TX1。該預定時間為一使全域 資料匯流排GIO充電或放電至一確定位準之時間容限。 若輸入至匯流排連接器TL之傳輸器TX之第一資料TX1及 第一驅動脈衝DP 1皆為邏輯位準Ή'，則第五NM0S電晶體 N5及第六NMOS電晶體N6被開啓，且因此，全域資料匯流 排GIO放電。在資料傳送單元QTRX之接收器QRX中之節 點A2的電壓位準變得低於（VDD-VTH)之電壓位準後，VTH 為PMOS電晶體之臨限電壓，第三PM0S電晶體P3及第四 PMOS電晶體P4被開啓，且因此，來自資料傳送單元QTRX 之接收器QRX之一輸出DATA2變為一邏輯位準Ή'。即，具 有邏輯位準Ή'之第一資料TX1係經由全域資料匯流排GIO 正確地傳輸至輸出端DATA2。 若具有一邏輯位準'L’之第一資料TX1被輸入至匯流排連 接器TL之傳輸器TX，且第一驅動脈衝DPI為邏輯位準 Ή'，則全域資料匯流排GIO保持一充電狀態。因此，資料 傳送單元QTRX中之節點A2不放電，且隨後，第四PMOS 電晶體P4不能將該第二輸出端子驅動成一邏輯位準Ή'。接 107824.doc •20- 1310565 著，當第二評估訊號EVAL2變為邏輯位準Ή’時，第十 NMOS電晶體Ν10被開啓，且因此，該第二輸出端子放 電。因此，自資料傳送單元QTRX輸出之輸出訊號DATA2 變為一邏輯位準'L'。即，具有邏輯位準'L'之第一資料ΤΧ1 係經由全域資料匯流排GIO正確地傳輸至輸出端DATA2。

參看圖9Α，第一驅動脈衝DPI被四次觸發為邏輯位準 Ή'。即，第一資料TX1被傳輸四次。此時，僅當驅動脈衝 DPI及DP2兩者皆為邏輯位準Ή’時，全域資料匯流排GIO 才放電。 同時，由於第四PMOS電晶體P4之尺寸相對大於第十 NMOS電晶體N10之尺寸，故雖然輸出訊號DATA2不變成 邏輯位準'L'，但當第二評估訊號EVAL2為邏輯位準Ή'時， 其展示一小波動。 如圖9B所示，由於該波動，存在第一高資料可感測為一 低資料之可能性。 圖10為描述第一高資料之讀取失敗為何發生之波形。 當不輸入内部讀命令訊號RD或内部寫命令訊號WD，且 因此在一預定時間内不執行讀操作或寫操作時，全域資料 匯流排GIO繼續放電且最後達到一預定電壓位準。當全域 資料匯流排GIO達到該預定電壓位準且不再增加時，全域 資料匯流排GIO之該預定電壓位準被稱為一飽和GIO位 準。 參看圖8，匯流排連接器TL及資料傳送單元QTRX之接 收器RX及QRX中之NMOS電晶體Nl、N2、N3及N4經由其 107824.doc -21 - 1310565 閘極接收參考電壓VR。該等NMOS電晶體N1、N2、N3及 N4觸發電阻根據參考電壓VR變化之負載，控制流至全域 資料匯流排GIO之電流量。

因此，該飽和GIO位準係由參考電壓VR來確定。即，該 等NMOS電晶體Nl、N2、N3及N4藉由受參考電壓VR控制 來確定自該等接收器RX及QRX流至全域資料匯流排GIO之 電流量。當參考電壓VR之位準增加時，飽和GIO位準亦增 加。另一方面，當參考電壓VR之位準減少，飽和GIO位準 亦減少。該飽和GIO位準導致如圖9B所示之第一高資料之 讀取失敗。 ， 如圖10中所描述的，當一邏輯高位準之第一資料TX1輸 入至傳輸器TX時，全域資料匯流排GIO回應於一邏輯高位 準之第一驅動脈衝DP放電。接著，在該預定時間過去後， 第二評估訊號EVAL2經觸發為一邏輯高位準以評估載至全 域資料匯流排GIO中之第一資料TX1。 在圖10中，A與B分別表示回應於第二評估訊號EVAL2 傳輸至接收器QRX之邏輯高位準之第一資料TX1。如所 示，第一高資料之電壓位準A高於第二高資料之電壓位準 B。當傳輸第一高資料時，全域資料匯流排GIO之電壓位 準保持該飽和GIO位準。因此，全域資料匯流排GIO不能 完全放電至一所要位準以讀取該第一高資料。因此，資料 傳送單元QTRX中之接收器QRX感測：該第一高資料之位 準為一邏輯低位準。 一用於使全域資料匯流排GIO放電之時間與連接至全域 107824.doc •22- 1310565 根據本發明之另一態樣，提供一種多埠記憶體裝置，其 包括：一全域資料匯流排；用於與該全域資料匯流排交換 資料之複數個電流感測傳輸器及電流感測接收器；一用於 回應於一主動模式訊號控制該全域資料匯流排以在一地面 電壓與一低於一電源電壓之第一電壓之間的一範圍内傳輸 資料的終止單元；及一用於產生該第一電壓之電壓產生 器。

根據本發明之又一態樣，提供一種多埠記憶體裝置，其 包括：一全域資料匯流排；用於與該全域資料匯流排交換 資料之複數個電流感測傳輸器及電流感測接收器；一用於 回應於一主動模式訊號控制該全域資料匯流排以在一電源 電壓與一高於一地面電壓之第一電壓之間的一範圍内傳輸 k料的終止單元；及一產生該第一電壓之電壓產生器。 【實施方式】 在下文中’將參看所附圖示詳細地描述根據本發明之一 多埠半導體記憶體裝置。 圖11為描繪用於根據本發明之一較佳實施例之多槔半導 體記憶體裝置中之一全域資料匯流排終止單元的示意性電 路圖。 如所示’該全域資料匯流排終止單元包括：一第一 NMOS電晶體Ml 1 ’其第一端子係連接至電源電壓vDd ; 一第一 PMOS電晶體P11，其連接於第一 NM〇s電晶體Νιι 之一第二端子與全域資料匯流排CHO之間；一第二PM〇S 電晶體P12，其第一端子係連接至地面電壓VSS;及一第 I07824.doc -24- 1310565 二NMOS電晶體N12，其連接於該第二PMOS電晶體P12之 一第二端子與全域資料匯流排GIO之間。

第一 NMOS電晶體Nil接收一藉由將第一 NMOS電晶體 N11之一臨限電壓VTN加至一最小GIO電壓VN而獲得之第一 電壓（Vn+Vtn)。最小GI0電壓Vn之位準局於地面電壓VSS 之位準。第一 PM0S電晶體PI 1經由一閘極接收一反向主動 模式訊號ACTEN。第二NMOS電晶體N12經由一閘極接收 一主動模式訊號ACTEN。此處，當多埠記憶體裝置以一主 動模式運作時，主動訊號ACTEN邏輯上變高。第二PMOS 電晶體P12接收一藉由自一最大GI0電壓VP減去第二PM0S 電晶體P12之一臨限電壓VTP之絕對值而獲得的第二電壓 (VP — |VTP|)。最大GIO電壓之位準低於電源電壓VDD之位 準及飽和GI0位準。 圖12為演示圖11所示之全域資料匯流排終止單元在讀操 作時之運作的波形。 最初，全域資料匯流排GIO之位準具有飽和GIO位準。 在將主動模式訊號ACTEN觸發為一邏輯高位準後，第一 PMOS電晶體P11及第二NMOS電晶體N12被開啓。此時， 全域資料匯流排GIO之位準為高於最大GIO電壓VP之飽和 GIO位準。因此，因為第二PMOS電晶體P12之閘極-源極電 壓高於第二PMOS電晶體P12之臨限電壓VTP之絕對值，所 以接收第二電壓（VP-|VTP|)之第二PMOS電晶體P12被開 啓。因此，全域資料匯流排GI0之電荷係經由第二NMOS 電晶體N12及第二PMOS電晶體P12放電至地面電壓。其 107824.doc -25- 1310565 後，當全域資料匯流排GIO之位準達到最大GIO電壓VP 時，第二PMOS電晶體P12關閉，且因此全域資料匯流排 GIO維持最大GIO電壓VP。

在回應於讀命令將第一驅動脈衝DPI觸發為一邏輯高位 準且第一資料TX1為一邏輯高位準後，匯流排連接器TL中 之傳輸器TX使全域資料匯流排GIO放電。接著，當全域資 料匯流排GIO之位準變得低於最小GIO電壓VN時，因為第 一 NMOS電晶體Nil之閘極-源極電壓高於第一NMOS電晶 體Nil之臨限電壓VTN，所以第一 NMOS電晶體Nil開啓。 因此，即使第一驅動脈衝DPI之脈衝寬度足夠寬，全域資 料匯流排GIO之位準亦不能降低至最小GIO電壓VN以下。 其後，當第一驅動脈衝DPI經撤消為一邏輯低位準時， 接收器QRX使全域資料匯流排GIO充電，且因此，全域資 料匯流排GIO之位準增加。在此狀況下，由於第二PMOS 電晶體P12，全域資料匯流排GIO之位準增加但不會超過 最大GIO電壓VP。 如先前所述，本發明之全域資料匯流排終止單元回應於 主動模式訊號ACTEN控制全域資料匯流排GIO以在最小 GIO電壓VN與最大GIO電壓VP之間的一範圍内傳輸一邏輯 高位準之資料。

同時，在第一資料TX1為一邏輯低位準之狀況下，因為 傳輸器TX不使全域資料匯流排GIO放電，所以全域資料匯 流排GIO之位準增加且超過最大GIO電壓VP。接著，當主 動模式訊號ACTEN經撤消為一邏輯低位準時，第一 PMOS 107824.doc -26- 1310565 電晶體P11及第二NMOS電晶體N12關斷。因此，若第一驅 動脈衝DPI之脈衝寬度足夠寬，則全域資料匯流排GIO之 位準恢復該飽和GIO位準。 此處，本發明藉由使用主動模式訊號ACTEN控制全域資 料匯流排GIO以在最小GIO電壓Vn與最大GIO電壓Vp之間 的一範圍内傳輸一邏輯高位準之資料以減少電流消耗。

另外，在另一實施例中，第一 NMOS電晶體Nl 1及第一 PMOS電晶體P11之位置與第二NMOS電晶體N12及第二 PMOS電晶體P12之位置可彼此替換。 圖13為展示一用於產生第一電壓（VN+VTN)及第二電壓 (VP-|VTP|)之電壓產生器之方塊圖。 如所示，該電壓產生器包括一用於產生一恆定參考電壓 VREF1之參考電壓產生器1310，及一用於產生第一電壓 (VN+VTN)及第二電壓（VP-|VTP|)之位準偏移器1320。此處， 參考電壓產生器1310經實施為一維德拉型（widlar type)產 生器或一帶隙型產生器。 另外，位準偏移器1320包括三個PMOS電晶體P21至 P23，三個NMOS電晶體N21至N23，及一具有兩個電阻器 R1及R2之分壓器。 連接至地面電壓VSS之吸收型NMOS電晶體N23經由一閘 極接收一偏壓電壓VBIAS。連接於吸收型NMOS電晶體 N23與一第一節點nl之間的第一輸入NMOS電晶體N21經由 一閘極接收恆定參考電壓VREF1。連接於吸收型NMOS電 晶體N23與一第二節點n2之間的第二輸入NMOS電晶體N22 107824.doc -27- 1310565 經由一閘極接收一反饋參考電壓VREF2。連接於第一節點 nl與電源電壓VDD之間的第一負載型PM〇s電晶體p21接收 一於第二節點n2負載之電壓。連接於第二節點n2與電源電 壓VDD之間的第二負載型PMOS電晶體p22接收於第二節點 n2負載之該電壓》連接於電源電壓VDD與第三節點n3之間 的驅動型PMOS電晶體P23接收一於第一節點nl負載之電 壓。連接於第二節點n3與地面電壓vss之間的分壓器向第 二輸入NMOS電晶體N2：2提供反饋參考電壓vREF2。 此處，第一負載型PMOS電晶體p21及第二負載型pM〇s 電晶體P22形成一電流反射鏡。另外，分壓器可以複數個 電阻器來實施以產生一具一所要位準之第二電壓（Vp_ |VTP|p因此，第二電壓（VHVtp丨）之位準不總是與反饋參 考電壓VREF2之位準相同。 同時，第一電壓（vN+vTN)係自第三節點n3輸出，且第二 電壓(VHVTPj)係自該分壓器中之一節點輸出。因此，第一 電壓（vN+vTN)之位準高於第二電壓（VHVtp丨）之位準。 圖14為描述電源電壓VDD與自參考電麼產生器i3i〇輸出 之恆定參考電壓VREF1之間的關係之圖表。 如所示’丨£定參考電壓VREF1之位準最初係與電源電壓 VDD成比例地增加。接著，在達到—默位準之後，雖然 電源電屬VDD之位準繼續增加，但是值定參考電麼 之位準保持該預定位準。 在下文中，將解釋偏麼電塵VBIAS為一邏輯高位準且分 虔器之電阻器RmR2之電阻比為1:1之狀況下的圖⑴斤 I07824.doc •28· 1310565 示之位準偏移器之一運作。 首先，在恆定參考電壓VREF1開啓第一輸入NMOS電晶 體N21之後，於第一節點負載之電壓經由吸收型NMOS電 晶體N23放電。相應地，驅動型PMOS電晶體P23被開啓以 傳輸一穿過該分壓器之電流。因此，反饋參考電壓VREF2 之位準增加。

當反饋參考電壓VREF2之位準增加時，驅動型PMOS電 晶體P23之一通道因具有第一輸入PMOS電晶體P21及第二 輸入PMOS電晶體P22之電流反射鏡而減小。其後，在達到 恆定參考電壓VREF1之位準後，反饋參考電壓VREF2之位 準不再增加。因此，反饋參考電壓VREF2之位準與恆定參 考電壓VREF1之位準相同。 此處，因為該分壓器中電阻器R1與R2之電阻比為1: 1，所以流經第二電阻器R2之電流12被定義為VREF2/R2。 另外，電流12亦流經第一電阻器R1。 通常，第一電壓（VN+VTN)定義如下》 VN+ VTN=( VREF2/R2)x(Rl +R2)= VREF2 x( 1 +{R1/R2))= VREF\ x( 1 +{R1/R2)) (Eq.l) 即，第一電壓（VN+VTN)係由該分壓器中電阻器Ri與R2 之電阻比及恆定參考電壓VREF 1之位準確定。 另外，第二電壓（VP-|VTP|)與反饋參考電壓VREF2未必具 有直接關係。第二電壓（VP-|VTP|)係藉由分割第一電壓 (VN+VTN)之位準產生。因此，第二電壓（Vp-|Vtp|)之位準低 於第一電壓（VN+VTN)之位準。 107824.doc •29· 1310565 本發明在傳輸資料之前使全域資料匯流排GIO之位準降 低至最大GIO電壓VP之位準，以防止第一高資料之資料失 敗。 此外，本發明藉由使用主動模式訊號ACTEN控制全域資 料匯流排GIO以在最小GIO電壓VN與最大GIO電壓VP之間 的一範圍内傳輸資料來減少電流消耗。因此，用於使全域 資料匯流排GIO放電的傳輸器TX及QTX中之電晶體之尺寸 可減少，且資料傳輸速度增加。

圖15為描繪根據本發明之另一較佳實施例之一全域資料 匯流排終止單元的示意性電路圖。 如所示，該全域資料終止單元包括一連接至地面電壓 VSS之PMOS電晶體P31，其用於經由一閘極接收第二電壓 (VP-|VTP|);及一連接於PMOS電晶體P3 1與全域資料匯流 排GIO之間的NMOS電晶體N3 1，其用於經由一閘極接收主 動模式訊號ACTEN。 即，圖15所示之全域資料匯流排終止單元控制全域資料 匯流排GIO以在最大GIO電壓VP與地面電壓VSS之間的一 範圍内傳輸資料。 另外，在另一實施例中，NMOS電晶體N3 1與PMOS電晶 體P31之位置可彼此替換。 圖16為展示根據本發明之又一較佳實施例之一全域資料 匯流排終止單元的示意性電路圖。 如所示，全域資料終止單元包括一連接至電源電壓VDD 之NMOS電晶體N32，其用於經由一閘極接收第一電壓 107824.doc -30- 1310565 (νΝ+νΤΝ)，及一連接於NMOS電晶體N32與全域資料匯流 排GI0之間的PM0S電晶體P32，其用於經由一閘極接收反 向主動模式訊號ACTEN。 圖16所示之全域資料匯流排終止單元控制全域資料匯流 排GIO以在最小GIO電壓VN與電源電壓VDD之間的一範圍 内傳輸資料。在此狀況下，第一高資料之資料失敗難以改 良。然而’與習知技術相比，資料傳輸速度得到改良。

同樣’在另一實施例中，NMOS電晶體N32與PMOS電晶 體P32之位置可彼此替換。 圖15及圖16所示之全域資料匯流排終止單元可使用圖13 所示之電壓產生器以產生第一電壓（Vn+Vtn)及第二電壓 (Vp_丨Vtp丨）。 在另一實施例中，本發明亦可應用於具有一RAM單元 (諸如一靜態隨機存取記憶之其它多埠記憶體裝 置另外，多埠3己憶體裝置及組之數目可根據記憶體裝置 之令量及晶片尺寸來改變。此外，用於上述實施例中之電 晶體及邏輯間極可根據複數個訊號變化。 在上述實施例中，主動模式訊號ACTEN經觸發為一邏輯 高位準’然而’在另-實施例中’主動模式訊號从細可 觸發為一邏輯低位準。 本發明提供-種多埠記憶體裝置，其用於防止第一高資 料之資料失敗以改良操作速度。 本申請案含有與2005年4月8號向韓國專利局中請之韓國 專利申請案第2005-29431號相關之標的，豸申請案之全部 107824.doc -31 1310565 内容以引用之方式倂入本文中。 雖然已參考特定實施例描述了本發明，但是對於熟習此 項技術者而言，可在不脫離以下申請專利範圍中定義之本 發明之精神及範疇之情況下做出各種改變及修正係顯而易 見的。 【圖式簡單說明】 圖1為描述一習知256M多埠記憶體裝置之一架構的方塊 圖；

圖2為展示一轉移匯流排與圖1所示之習知256M多埠 DRAM之一區段之間的關係的圖。 圖3A及3B分別為描述該習知256M多埠DRAM之一正常 讀取路徑及一正常寫入路徑的方塊圖； 圖4A及4B分別為描述該習知256M多埠DRAM之一交叉 讀取路徑及一交叉寫入路徑之方塊圖； 圖5為展示圖1所示之256M多埠DRAM之一資料傳輸結構 的圖， 圖6為描述圖5所示之全域資料匯流排GIO之一結構的方 塊圖； 圖7為展示圖1所示之25 6M多埠DRAM之一最差讀取情況 及一最差寫入情況的方塊圖； 圖8為描述一資料傳送單元QTRX及匯流排連接器TL的 方塊圖，該資料傳送單元QTRX及匯流排連接器TL係揭示 於2004年2月27號申請之題為"SEMICONDUCTOR MEMORY DEVICE"之共同擁有同在申請中之美國申請案 107824.doc -32- 1310565 第10/788,704號中，該案以引用之方式併入本文中； 圖9 A及9B為展示圖8所示之電路之讀操作的波形； 圖10為描述第一高資料之讀取失敗為何發生之波形； 圖11為描繪用於根據本發明之一較佳實施例之多埠半導 體記憶體裝置中之一全域資料匯流排終止單元的示意性電 路圖； 圖12為演示讀操作狀況下之圖丨丨所示之全域資料匯流排 終止單元之一運作的波形；

圖13為展示一用於產生第一電壓（Vn+Vtn)及第二電壓 (VP-|VTP|)之電壓產生器的方塊圖； 圖14為描述一電源電壓與一自一參考電壓產生器輸出之 恆定參考電壓之間的關係之圖表； 圖15為描繪根據本發明之另一較佳實施例之一全域資料 匯流排終止單元的示意性電路圖； 圖16為展示根據本發明之又一較佳實施例之一全域資料 匯流排終止單元的示意性電路圖。 【主要元件符號說明】 100 控制器 200 記憶體單元陣列 210 位元線感應放大器陣列 1310 參考電壓產生器 1320 位準偏移器 107824.doc •33-

Claims (1)

13 1 Of®3l47404號專利申請案 +文申請專利範圍替換本(98年1月） 十、申請專利範圍： 1. 一種多埠記憶體裝置，其包含： 一全域資料匯流排； 複數個傳輸器及接收器； 一終止單元，其用於回應於一主動模式訊號，一第三 電壓及一第四電壓，而控制一全域資料匯流排以在一第 一電壓至一第二電壓之一範圍内傳輸資料；及 一電壓產生器，其用於產生該第三及該第四電壓， ® 其中該第一電壓高於一地面電壓且該第二電壓低於一 電源電壓。 2. 如請求項1之多埠記憶體裝置，其中該終止單元包括： 一具有一閘極及一第一端子之第一 NM〇s電晶體，該 第一端子係連接至一電源電壓端子以用於經由其閘極接 收該第二電壓，該第三電壓係藉由將該第一 NM〇s電晶 體之一臨限電壓加至該第一電壓而獲得； 一具有一閘極之第一PMOS電晶體，其連接於該第— ® NMOS電晶體之一第二端子與該全域資料匯流排之間， 用於經由其閘極接收一反向主動模式訊號； 一具有一閘極及一第一端子之第二PM〇s電晶體，該 第二PMOS電晶體之第一端子係連接至一地面電壓端子 以用於經由其閘極接收該第四電壓，該第四電壓係藉由 自該第二電壓減去該第二PMOS電晶體之一臨限電壓之 絕對值而獲得；及 一具有一閘極之第二NMOS電晶體，其連接於該第二 107824-980123.doc 1310565 PMOS電晶體之一第-钟7 h 弟一 ^子與該全域資料匯流排 用於經由其閘極接收該主動模式訊號▽ 如-月求項2之夕埠s己憶體裝置，其中該電壓產生器包 括： 參考電壓產生器’其用於基於該電源電壓產生一恆 定參考電壓；及 準偏移g其用於接收該值定參考電壓以產生該 第三及該第四電壓。 如喝求項3之多埠s己憶體裝置，纟中該位準偏移器包 括： 一一有一閘極之吸收SNM〇s電晶體，其連接至該地 面電壓端子，用於經由其閘極接收一偏壓電壓； 一具有一閘極之第一輸入NM0S電晶體，其連接於該 吸收型NMOSf晶體與—第—節點之間，用於經由其間 極接收該怪定參考電壓； 一具有一閘極之第二輸ANM()S電晶體，其連接於該 吸收型NMOSf晶體與—第二節點之間1於經由其閘 極接收一反饋參考電壓； 一第一負載型PM0S電晶體，其連接於該第一節點與 該電源電Μ端子之間，用於接收一於該第二節點負載之 電壓； 上一第二負载型PM〇s電晶體，其連接於該第二節點與 該電源電壓端子之間，用於接收於該第二節點負載之該 電壓； 107824-980123.doc 1310565 一驅動型PMOS電晶體，其連接於該電源電壓端子與 一第二節點之間’用於接收一於該第一節點負載之電 壓；及 一分壓器’其連接於該第三節點與該地面電壓端子之 間，用於提供該反饋參考電壓， 其中該¥ —負載型PM0S電晶體與該第二負載型pM〇s 電晶體形成一電流反射鏡，且該第三電壓及該第四電壓 分別經由該第三節點及該分壓器之一輸出端子輸出。 5·如請求項3之多埠記憶體裝置，其中該參考電壓產生器 為一維德拉（widlar)產生器及一帶隙產生器之一。 6. 如請求項2之多埠記憶體裝置，其中該等傳輸器中之每 一者包括彼此串聯連接之在該全域資料匯流排與該地面 電壓端子之間的一第三NM0S電晶體及一第wNM〇s電晶 體，δ玄第二及該第四NM0S電晶體分別經由其閘極接收 一驅動脈衝及該資料。 7. 如請求項6之多埠記憶體裝置，其中該等接收器中之每 一者為一電流感測接收器且包括： 一第三PM0S電曰曰曰體，其第一端子係連接至該電源電 壓端子且其第二端子與閘極彼此為二極體連接形式； -第四PMOS電晶體’其[端子係連接至該電源電 壓端子且其第二端子係連接至一輸出端子； 第五NMOS電曰曰體，其具有一連接至該第三電 晶體之該第二端子之第—端子，—連接至該全域資料匯 流排之第二端子，&一接收一參考電壓之間極； 107824-980123.doc 1310565 一具有一閉極及一第—端子之第六NMOS電晶體，該 第一端子係連接至該輸出端子且其閑極接收該參考電 壓；及 第七NM0S電Μ體，其具有—連接至該第六NM〇s電 晶體之-第二端子之第一端子，一連接至該地面電壓端 子之第二端子，及一接收一評估訊號之間極。 8.如請求⑴之多埠記憶體裝置，其中該終止單元包括： 一第一 PMOS電晶體，其第一端子係連接至一電源電 壓端子以用於接收一反向主動模式訊號； 一具有一閘極之第一 NM〇s電晶體，其連接於該第一 PM0S電曰a體之一第二端子與該全域資料匯流排之間， 用於經由其閘極接收該第三電壓，該第三電壓係藉由將 該第一NM0S電晶體之一臨限電壓加至該第一電壓而獲 传， 一具有一閘極及一第一端子之第二NM〇s電晶體，該 第一端子係連接至一地面電壓端子以用於經由其閘極 收該主動模式訊號；及 一具有一閘極之第二pM〇s電晶體，其連接於該第二 NM0S電晶體之—第二端子與該全域資料匯流排之間， 用於經由其閘極接收該第四電壓，該第四電壓係藉由自 該第一電壓減去該第二PM0S電晶體之一臨限電壓之絕 對值而獲得。 9·如凊求項1之多淳記憶體裝置，其中該複數個傳輸器及 接收器各自運作以與該全域資料匯流排交換資料。 107824-980123.doc 1310565 ι〇· —種多埠記憶體裝置，其包含： 一全域資料匯流排； 複數個傳輸器及接收器； 一終止單元，其用於回應於一主動模式訊號及一第二 電壓，而控制一全域資料匯流排以在一地面電壓至一第 一電壓之一範圍内傳輸資料，該第—電壓低於一電源電 一用於產生該第二電壓之電壓產生器。 11.如請求項10之多埠記憶體裝置，其中該終止單元包括： ^有一閘極及一第一端子之第_PM〇s電晶體，該 第端子係連接至一地面電壓端？以用於經由其閉 收該第二電壓；及 一具有一間極之第一 nm〇s電晶體，其連接於該第一 PMOS電晶體之—第二端子與該全域資料匯流排之間， 用於經由錢極接Μ主㈣式訊號， 其中該第二電壓係藉由自該第一電壓減去該第— PMOS電晶體之—臨限電壓之絕對值而獲得。 12.如凊求項u之多埠記憶體裝置’其中該電壓產生器包 參考電壓產生器’其用於基於該電源電壓產生一恆 定參考電壓；及 & 一一位準偏移器，其詩基於該·以參考電壓產生該第 記憶體裝置 1 3 _如請求項丨2之多埠 其中該位準偏移器包 107824-980123.doc 1310565 括： 一具有一閘極之吸收型NMOS電晶體，其連接至該地 面電壓端子’用於經由其閘極接收一偏壓電壓； 一具有一閘極之第一輸入NMOS電晶體，其連接於該 吸收型NMOS電晶體與一第一節點之間，用於經由其閘 極接收該怪定參考電壓； 一具有一閘極之第二輸入NMOS電晶體，其連接於該 吸收型NMOS電晶體與一第二節點之間，用於經由其閑 極接收一反饋參考電壓； 第負載型PM〇S電晶體，其連接於該第一節點與 一電源電壓端子之間，用於接收一於該第二節點負載之 電壓； 一第二負載型PM0S電晶體，其連接於該第二節點與 該電源電壓端子之間’用於接收於該第二節點負載之該 電壓； 驅動型PMOS電晶體，其連接於該電源電壓端子與 一第二郎點之間，用於接收一於該第一節點負載之電 壓；及 刀壓器其連接於該第三節點與該地面電壓端子之 間，用於提供該反饋參考電壓， f中s亥第一負载型PM0S電晶體與該第二負載型PM0S 電晶體形成-電流反射鏡，且該第二電壓係經由該分壓 器之一輸出端子輸出。 14·如„月求項12之多埠記憶體裝置，其中該參考電壓產生器 107824-980123.doc 1310565 具有一維德拉產生器及一帶隙產生器之一。 15. 如請求項11之多埠記憶體裝置，其中該等傳輸器中之每 一者包括彼此串聯連接之在該全域資料匯流排與該地面 電壓端子之間的一第二NMOS電晶體及一第三NMOS電晶 體’ β衾苐一及§玄第二NMOS電晶體分別經由其閘極接收 一驅動脈衝及資料。 16. 如請求項15之多埠記憶體裝置，其中該等接收器中之每 一者包括： 一第二PMOS電晶體，其第一端子係連接至一電源電 壓端子，且其第二端子與間極彼此為二極體連接形式； 一第三PMOS電晶體，其第一端子係連接至該電源電 壓化子且其第二端子係連接至一輸出端子； 一第四NMOS電晶體’其具有一連接至該第二？1^〇8電 曰曰體之该第二端子之第一端子，一連接至該全域資料匯 流排之第二端子，及一接收一參考電壓之閘極； 一第五NMOS電晶體，其第一端子係連接至該輸出端 子且其閘極接收該參考電壓；及 第/、NMOS電晶體，其具有一連接至該第五NM〇s電 曰曰體之第二端子之第一端子，一連接至該地面電壓端子 之第二端子，及一接收一評估訊號之閘極。 17.如請求項10之多槔記憶體褒置，其中該終止單元包括： 具有一閘極及一第一端子之第一 NM〇s電晶體，該 端子係連接至該地面電壓端子以用於經由其閘極接 收该主動模式訊號；及 107824-980123.doc 1310565 晶體，其連接於該第一 全域資料匯流排之間， 具有閘極之第一 PMOS電 NMOS電晶體之—第二端子與該 用於經由其閘極接收該第二電壓 其中該第二電㈣藉由自該第-電壓減去該第-PMOS電晶體之—臨限電壓之絕對值而獲得。 •如請求項H)之多埠記憶體裝置’其中該複數個傳輸器各 自為電流感測傳輸器，且該複數個接收器各自為電流感 測接收器’且該複數個傳輸器及該複數個接收器各自運 作以與該全域資料匯流排交換資料。 19. 一種多埠記憶體裝置，其包含： 一全域資料匯流排； 複數個傳輸器及接收器； -終止單元’其用於回應於—主動模式訊號及一第二 電壓’而控制該全域資料匯流排以在-電源電Μ至-高 於一地面電塵之第一電壓之一範圍内傳輸資料；及 一用於產生該第二電壓之電壓產生器。 20.如請求項19之多皡記憶體裝置，其中該終止單元包括·· 产一具有一閘極及一第一端子之第—NM〇s電晶體，該 第编子係連接至一電源電壓端子以用於經由其閘極接 收該第二電壓；及 一具有一閘極之第一PM0S電晶體，其連接於該第一 NMOS電晶體之一第二端子與該全域資料匯流排之間， 用於經由其閘極接收一反向主動模式訊號， 其中邊第二電壓係藉由將該第一 NM〇s電晶體之一臨 107824-980123.doc 1310565 限電壓加至該第一電壓而獲得。 21.如請求項19之多埠記憶體裝置，其中該終止旱元包括： 具有一閘極及一第一端子之第一 PMOS電晶體，該 第鳊子係連接至一電源電壓端子以用於經由其閘極接 收一反向主動模式訊號；及 一具有一閘極之第一 NM0S電晶體，其連接於該第— PMOS電晶體之-第二端子與該全域資料匯流排之間， 用於經由其閘極接收該第二電壓， # 其中該第二電壓係藉由將該第一 NMOS電晶體之—臨 限電壓加至該第一電壓而獲得。 22.如請求項20之多埠記憶體裝置，其中該電壓產生器包 括： 一參考電壓產生器，其用於基於該電源電壓產生一怪 定參考電壓；及 一位準偏移器，其用於基於該恆定參考電壓產生該第 二電壓。 - 籲23 如請求項19之多埠記憶體裝置，其中該複數個傳輸器各 自為電流感測傳輸器，且該複數個接收器各自為電流感 測接收器，且該複數個傳輸器及該複數個接收器各自運 作以與該全域資料匯流排交換資料。 107824-980123.doc 13 1 (¾办®47404號專利申請案 __ I料 I 月 x)^f 正替換頁

象限_RD (相 圖6 關技術

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