JPS6273488A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6273488A JPS6273488A JP60211607A JP21160785A JPS6273488A JP S6273488 A JPS6273488 A JP S6273488A JP 60211607 A JP60211607 A JP 60211607A JP 21160785 A JP21160785 A JP 21160785A JP S6273488 A JPS6273488 A JP S6273488A
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- JP
- Japan
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- pair
- circuit
- state
- data lines
- sense amplifier
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は読み出し動作の高速化を図った半導体記憶装置
に関する。
に関する。
本発明は半導体記憶装置のデータ線のブリチャージ回路
において、センスアンプに接続された一対のデータ縁が
待機状態から選択読み出し状態になったときに、チップ
選択信号の待機状態から動作状態への変ｆヒを検出する
遷移検出回路およびその検出信号によるパルス発生回路
を用い、成る一定時間負荷用Ｍ０８トランジスタにより
！源！圧または電源電圧付近まで光電された一対のデー
タ線を放電用ＭＯＳトランジスタを活性ｆヒさせること
により、一対のデータ線の電位レベルをセンスアンプが
高速動作できる電位レベルに設冗することにより、一対
のデータ線が？を課電圧または電弾屯圧付近まで充電さ
れた待機状態から選択読み出し状態になったときの読み
出し時間、すなわちチップ選択信号からのアクセスタイ
ムを短縮したものである。
において、センスアンプに接続された一対のデータ縁が
待機状態から選択読み出し状態になったときに、チップ
選択信号の待機状態から動作状態への変ｆヒを検出する
遷移検出回路およびその検出信号によるパルス発生回路
を用い、成る一定時間負荷用Ｍ０８トランジスタにより
！源！圧または電源電圧付近まで光電された一対のデー
タ線を放電用ＭＯＳトランジスタを活性ｆヒさせること
により、一対のデータ線の電位レベルをセンスアンプが
高速動作できる電位レベルに設冗することにより、一対
のデータ線が？を課電圧または電弾屯圧付近まで充電さ
れた待機状態から選択読み出し状態になったときの読み
出し時間、すなわちチップ選択信号からのアクセスタイ
ムを短縮したものである。
従来の半導体記憶装置の回路としては第２図に示したも
のがあった。第２図において、列デコーダ出力 φＳＩ
ｃで制御される榎故のカラム選択回路１１に接続された
一対のデータＱＬ１．Ｌｌｉｊセンスアンプ１２の入力
端に接続している。上記データ線には、一対の負荷用Ｍ
ＯＳトラノジスタＱ Ｉ＋ Ｑｌのドレインが電圧ｔｍ
ＶＤＤに接続し、Ｑ、のソースがＤに、Ｑ８のソースが
石に接続し、ゲートは書き込み時にのみ非活性ｒヒとな
り、読み出し時および待機時に活性比となるような制御
信号φσＰに接続している。このデーＪ、９９の負荷用
ＭＯ８トランジスタは、データｌを所定のｒＪｆ、圧に
沫つと同時に、メモリセルを読み出した時に生ずるデー
タ線間り適位差をメモリセルの切り侠え時に元の状態に
引き上げる役目をもつ。またデータ線には、イコライズ
回路１５すなわちＤと石を強制的に同電位とし、メモリ
セルからの情報の伝搬を高速にするためのイコライズ用
ＭＯ８トランジスタＱｓカ、データ線間に接続し、ゲー
トにはタイミング信号ＥＱが接続している。
のがあった。第２図において、列デコーダ出力 φＳＩ
ｃで制御される榎故のカラム選択回路１１に接続された
一対のデータＱＬ１．Ｌｌｉｊセンスアンプ１２の入力
端に接続している。上記データ線には、一対の負荷用Ｍ
ＯＳトラノジスタＱ Ｉ＋ Ｑｌのドレインが電圧ｔｍ
ＶＤＤに接続し、Ｑ、のソースがＤに、Ｑ８のソースが
石に接続し、ゲートは書き込み時にのみ非活性ｒヒとな
り、読み出し時および待機時に活性比となるような制御
信号φσＰに接続している。このデーＪ、９９の負荷用
ＭＯ８トランジスタは、データｌを所定のｒＪｆ、圧に
沫つと同時に、メモリセルを読み出した時に生ずるデー
タ線間り適位差をメモリセルの切り侠え時に元の状態に
引き上げる役目をもつ。またデータ線には、イコライズ
回路１５すなわちＤと石を強制的に同電位とし、メモリ
セルからの情報の伝搬を高速にするためのイコライズ用
ＭＯ８トランジスタＱｓカ、データ線間に接続し、ゲー
トにはタイミング信号ＥＱが接続している。
〔発明が解決しようとする問題点及び目的〕データ線等
を読み出し時に強制的に同電位として読み出しの高速比
を図るイコライズ回路を備え、かつセンスアンプとして
差動入力型回路を用いている半導体記憶装置においては
、センスアンプのセンス感度は、半導体記憶装置が読み
出し動作時、相補なデータがり、Ｓに出力しているとき
に、Ｄ。
を読み出し時に強制的に同電位として読み出しの高速比
を図るイコライズ回路を備え、かつセンスアンプとして
差動入力型回路を用いている半導体記憶装置においては
、センスアンプのセンス感度は、半導体記憶装置が読み
出し動作時、相補なデータがり、Ｓに出力しているとき
に、Ｄ。
ＩＪヲ強制的に同成立となったレベルで最も良く、セン
ス連間が速くなるようにセンスアンプ回Ｍ（７）入力段
のレベルを設定する。
ス連間が速くなるようにセンスアンプ回Ｍ（７）入力段
のレベルを設定する。
しかし、前述の従来技術の回路構成では、半導体記憶装
置が待機状態のときカラム選択部１１は全て非選択状態
となシ、ビット線とデータ線り。
置が待機状態のときカラム選択部１１は全て非選択状態
となシ、ビット線とデータ線り。
ｒは完全に切り離され、一対のデータ＃ｂ 、 Ｌｌは
負４Ｊ［ＭＯＳ）ランジス’ Ｑｔ 、Ｑｔにより電位
レベルはＶＤＤ−ＶＴＩＩＩＩＩＩ （ｖＴｕｍ ：
Ｎ Ｍ ＯＳのしきい値慮圧〕まで充電されてゆく。従
って、半導体記憶装置が読み動作時においては、車４図
に示したようにり。
負４Ｊ［ＭＯＳ）ランジス’ Ｑｔ 、Ｑｔにより電位
レベルはＶＤＤ−ＶＴＩＩＩＩＩＩ （ｖＴｕｍ ：
Ｎ Ｍ ＯＳのしきい値慮圧〕まで充電されてゆく。従
って、半導体記憶装置が読み動作時においては、車４図
に示したようにり。
石に相補なデータが出されている状態から、次の新シい
アドレスの読み出しサイクルとなった場合イコライズＭ
ＯＳトランジスタＱ３が動作し、Ｄ。
アドレスの読み出しサイクルとなった場合イコライズＭ
ＯＳトランジスタＱ３が動作し、Ｄ。
石は電制的に同電位レベルとなってセンスアンプはセン
ス感度の良いレベルに入力レベルがあるために高速なセ
ンス速度が可能であるが、待機状態から♂Ｌみ出し状態
になった場合、第５図に示したようにＬｌ、ＩＪのレベ
ルは両方共ＶＤＤ −ＶＴＨＨのレベルまで上っており
、このレベルから読み出し動作が開始されるため、セン
スアンプの最適なセンス感度の入力レベルから太きく外
れたレベルでセンスアンプが動作することとなり、セン
ス速度が極めて遅くなり、アクセスタイムが遅れるとい
う問題点があった。
ス感度の良いレベルに入力レベルがあるために高速なセ
ンス速度が可能であるが、待機状態から♂Ｌみ出し状態
になった場合、第５図に示したようにＬｌ、ＩＪのレベ
ルは両方共ＶＤＤ −ＶＴＨＨのレベルまで上っており
、このレベルから読み出し動作が開始されるため、セン
スアンプの最適なセンス感度の入力レベルから太きく外
れたレベルでセンスアンプが動作することとなり、セン
ス速度が極めて遅くなり、アクセスタイムが遅れるとい
う問題点があった。
そこで本発明はこのような間桓点を解決するもので、そ
の目的とするところは、待機状態から読み出し状態に移
ったときに、高速にセンスアンプ。
の目的とするところは、待機状態から読み出し状態に移
ったときに、高速にセンスアンプ。
が動作する半導体記憶装置を提供することである。
スタティック型メモリセルをマトリクス状に配［ｔした
セルアレイと、メモリセルへ書き込み、読み出しの情報
を伝搬するための複数の一対のビット曹と、特定のビッ
ト線を選択しセンスアンプに入力されている一対のデー
４１線にビット線の情報を伝搬する複数のカラム選択部
と、電圧を源と上記一対のデータ線との間に設けられた
一対の負荷用ＭＯ６トランジスタとを有する半導体記憶
装置において、半導体記憶装置を待機状態と動作状態と
に制−するチップ選択信号の待機状態から動作状態への
信号の変１ヒを検出する遷移検出回路と、検出回路の検
出信号を受けて内部制御パルス信号を発生する制御回路
と、接地ｔｆｌと上記一対のデータ線との間に設けられ
た一対の放電用ＭＯＳトランジスタと、一対の放電用Ｍ
ＯＳトランジスタの各々のゲートに上記制御回路からの
制御パルス信号が接続して成ることを特徴とする特〔作
用〕 本発明の上記の構成によれば、半導体記憶装置が待機状
態時にＬｌ、ＩＪを負荷用ＩＡｏＳトランジスタにより
光電された電位レベルを待機状態から読み出し軟化に変
化したことを検出する回路を用いて、成る一定期間石９
石を放α用ＭＯＳトランジスタを活性化させて、Ｌｌ、
ＩＪの電位レベルをセンスアンプのセンス感度が良い電
位レベルに設定することにより、半導体記ｉｊ！！ｆＡ
虚の高速ｆヒを図ることができるのである。
セルアレイと、メモリセルへ書き込み、読み出しの情報
を伝搬するための複数の一対のビット曹と、特定のビッ
ト線を選択しセンスアンプに入力されている一対のデー
４１線にビット線の情報を伝搬する複数のカラム選択部
と、電圧を源と上記一対のデータ線との間に設けられた
一対の負荷用ＭＯ６トランジスタとを有する半導体記憶
装置において、半導体記憶装置を待機状態と動作状態と
に制−するチップ選択信号の待機状態から動作状態への
信号の変１ヒを検出する遷移検出回路と、検出回路の検
出信号を受けて内部制御パルス信号を発生する制御回路
と、接地ｔｆｌと上記一対のデータ線との間に設けられ
た一対の放電用ＭＯＳトランジスタと、一対の放電用Ｍ
ＯＳトランジスタの各々のゲートに上記制御回路からの
制御パルス信号が接続して成ることを特徴とする特〔作
用〕 本発明の上記の構成によれば、半導体記憶装置が待機状
態時にＬｌ、ＩＪを負荷用ＩＡｏＳトランジスタにより
光電された電位レベルを待機状態から読み出し軟化に変
化したことを検出する回路を用いて、成る一定期間石９
石を放α用ＭＯＳトランジスタを活性化させて、Ｌｌ、
ＩＪの電位レベルをセンスアンプのセンス感度が良い電
位レベルに設定することにより、半導体記ｉｊ！！ｆＡ
虚の高速ｆヒを図ることができるのである。
以下、本発明について実施例に基づ＠詳細に説明する。
第１図は本発明の実Ｉｉｌ！ｌＩ例を示す回路図である
。列デコーダ出力φａ＋１で制御される複数のカラム選
択回路＋１に接続された一対のデータ線１＋。
。列デコーダ出力φａ＋１で制御される複数のカラム選
択回路＋１に接続された一対のデータ線１＋。
五はセンスアンプ１２０入力端に接続している。
上記データ線には一対の負荷用ＭＯＳトランジスタＱ４
＊ Ｑ４ドレインが電圧電源ＶＤＩＩに接続し、Ｑ、
のソースがＤに、Ｑ、のソースがｂに接続し、ゲートは
書き込み時にのみ非活性化となる、すなわちｄみ出し時
、待機時には活性ｆヒとなる制菌信号φσＰ。
＊ Ｑ４ドレインが電圧電源ＶＤＩＩに接続し、Ｑ、
のソースがＤに、Ｑ、のソースがｂに接続し、ゲートは
書き込み時にのみ非活性化となる、すなわちｄみ出し時
、待機時には活性ｆヒとなる制菌信号φσＰ。
に接続している。またデータ線には、イコライズ回路１
５、ここではイコライズ用ＭＯＳトランジスタＱ、がデ
ータ線間に接続し、ゲートにはタイミング信号風が接続
している。更にＤには放電用ＭＯＳトランジスタＱ、の
ドレインが、■には放電用ｋＡＯＢトランジス−９Ｑｓ
のドレインが接続し、Ｑ４− Ｑｓ のソース嘉接地
電源Ｖｓａに接続している。
５、ここではイコライズ用ＭＯＳトランジスタＱ、がデ
ータ線間に接続し、ゲートにはタイミング信号風が接続
している。更にＤには放電用ＭＯＳトランジスタＱ、の
ドレインが、■には放電用ｋＡＯＢトランジス−９Ｑｓ
のドレインが接続し、Ｑ４− Ｑｓ のソース嘉接地
電源Ｖｓａに接続している。
一方、チップ選択信号面がバッファ回路１４を介して噴
出回路１５に接続されており（ここで凸は半導体記憶製
ｉ＋％ｔを動作状態にするための内部制御信号である）
、検出回路１５の出力がパルス発生回路１６に接続され
、パルス発生回路の出力φｎｏｆｎが上記の放電用ＭＯ
８）ランジス’ Ｑ４ 、Ｑ、＠のゲートに接続してい
る。
出回路１５に接続されており（ここで凸は半導体記憶製
ｉ＋％ｔを動作状態にするための内部制御信号である）
、検出回路１５の出力がパルス発生回路１６に接続され
、パルス発生回路の出力φｎｏｆｎが上記の放電用ＭＯ
８）ランジス’ Ｑ４ 、Ｑ、＠のゲートに接続してい
る。
第５図は本発明の実施例の回路の動作を示している。第
５図を用いて本発明の実施例の回路動作を睨する。凸が
Ｈ”から“Ｌ”すなわち、待機状愚から動作読み出し状
態に移ると、バッファ回路１４全通して検出回路１５が
働き、この出力によりパルス発生回路１６からパルス信
号φ］）ＯＷｌｌが発生し、放電用ＭＯＥ！ トランジ
ス４ Ｑ４ 、 Ｑｌ カ活性ｆヒ状態となる。データ
線り１石は待機状態においては４荷用ＭＯ８）う／ジス
タＱ＋ −ＱｔによりＶＤＤ−ＶＴ）ＩＮのレベルまで
４位が上っているが、上記のＱ４− Ｑｓの放電用ＭＯ
Ｓトランジスタにより電位レベルカ下ケラレ、センスア
ンプのセンス感度が良いすなわちセンス速度が速いレベ
ルに設定する。Ｌｌ、ＩＪが設定されたレベルの状態で
、指定されたカラム選択部からり９石にメモリセルの情
報が伝搬されると、高速にセンスアンプが動作し、旨速
な読み出し動作が行なわれる。
５図を用いて本発明の実施例の回路動作を睨する。凸が
Ｈ”から“Ｌ”すなわち、待機状愚から動作読み出し状
態に移ると、バッファ回路１４全通して検出回路１５が
働き、この出力によりパルス発生回路１６からパルス信
号φ］）ＯＷｌｌが発生し、放電用ＭＯＥ！ トランジ
ス４ Ｑ４ 、 Ｑｌ カ活性ｆヒ状態となる。データ
線り１石は待機状態においては４荷用ＭＯ８）う／ジス
タＱ＋ −ＱｔによりＶＤＤ−ＶＴ）ＩＮのレベルまで
４位が上っているが、上記のＱ４− Ｑｓの放電用ＭＯ
Ｓトランジスタにより電位レベルカ下ケラレ、センスア
ンプのセンス感度が良いすなわちセンス速度が速いレベ
ルに設定する。Ｌｌ、ＩＪが設定されたレベルの状態で
、指定されたカラム選択部からり９石にメモリセルの情
報が伝搬されると、高速にセンスアンプが動作し、旨速
な読み出し動作が行なわれる。
ここでパルス信号のタイミングの条件としてはカラム選
択部が選択状態になりメモリセルからの情報が伝搬する
＠前に、９９石をセンス感度が良い電位レベルに設定す
ると、最もセンス速足が速く、効果が大きい。
択部が選択状態になりメモリセルからの情報が伝搬する
＠前に、９９石をセンス感度が良い電位レベルに設定す
ると、最もセンス速足が速く、効果が大きい。
上記実施例では、待機状態からＴｔｔｂｆ′Ｆ−状態に
移ったときのみ全説明したが、この他にメモリセルアレ
イを幾つかのフロックに分割し、指定したアドレスを含
むブロックだけを動作させ、他のフロックは待機状態の
ままにする回路方式があるが、この場合においても、本
発明の回路を同様に適用することができ、ＣＦ３ｔｌ−
選択されるブロックのアドレス信号に変えることＫより
容易に可能である。
移ったときのみ全説明したが、この他にメモリセルアレ
イを幾つかのフロックに分割し、指定したアドレスを含
むブロックだけを動作させ、他のフロックは待機状態の
ままにする回路方式があるが、この場合においても、本
発明の回路を同様に適用することができ、ＣＦ３ｔｌ−
選択されるブロックのアドレス信号に変えることＫより
容易に可能である。
本発明のｗｍ例においては、負荷用ＭＯ８トランジスタ
としてＮチャネル型ＭＯ８トランジスタを用いているが
、Ｐチャネル型ＭＯＳトランジスタ金負荷用Ｍｏ５ｈラ
ンジスタとしても用いることができる。このときデータ
線の光電される電位レベルは電源電圧ＶＤＤ−ＶＴＨＰ
（ＶＴＨＰ ： Ｐチャネル型ＭＯ８トランジスタのし
きい値〔こ圧〕まで上がる。
としてＮチャネル型ＭＯ８トランジスタを用いているが
、Ｐチャネル型ＭＯＳトランジスタ金負荷用Ｍｏ５ｈラ
ンジスタとしても用いることができる。このときデータ
線の光電される電位レベルは電源電圧ＶＤＤ−ＶＴＨＰ
（ＶＴＨＰ ： Ｐチャネル型ＭＯ８トランジスタのし
きい値〔こ圧〕まで上がる。
以上述べたように本発明によれば、負荷用ＭＯＳトラン
ジスタにより光電された一対のデータ線をＯＢ倍信号変
化の検出回路を用いてパルス信号を発生させ、その発生
させたパルスにより、センスアンプの入力端に接続して
いるデータａを放電用ＭＯＳトランジスタでセンス速度
の速いレベルに設定することにより、待機状帖から動作
読み出し状ｒＷに移ったときに、Ｅｆ３速に七ンス丁ン
ブが動作することができるために、待機状態からのアク
セスタイムを短縮することができるという効果を有する
。
ジスタにより光電された一対のデータ線をＯＢ倍信号変
化の検出回路を用いてパルス信号を発生させ、その発生
させたパルスにより、センスアンプの入力端に接続して
いるデータａを放電用ＭＯＳトランジスタでセンス速度
の速いレベルに設定することにより、待機状帖から動作
読み出し状ｒＷに移ったときに、Ｅｆ３速に七ンス丁ン
ブが動作することができるために、待機状態からのアク
セスタイムを短縮することができるという効果を有する
。
厚１図は、本発明の実施例の構成回路図。
第２図は、従来の構成回路図。
第５図は、本発明の実施例の動作波形図。
ｙ４．４図は、従来の回路でのアドレスからの読み出し
時の動作波形図。 第５図は、従来の回路での待機状幅からの読み出し時の
動作波形図。 １１・・・カラム４択部 １２・・・センス７７１回路 １５・・・デー−１１Ｊイコライズ回路１４・・・ａＳ
Ｓハフフッ路 １５・・・Ｏ８検出ｌ！ｌ！ｌ路 １６・・・パルス発生回路 Ｑ＋ −Ｑｔ 、 Ｑａ 、 Ｑｓ・・・Ｎチャネル型
ＭＯ８トランジスタ Ｑ、・・・・−・Ｐチャネル型ＭＯ８トランジスタＤ、
ＩＪ・・・デー（線 以 上
時の動作波形図。 第５図は、従来の回路での待機状幅からの読み出し時の
動作波形図。 １１・・・カラム４択部 １２・・・センス７７１回路 １５・・・デー−１１Ｊイコライズ回路１４・・・ａＳ
Ｓハフフッ路 １５・・・Ｏ８検出ｌ！ｌ！ｌ路 １６・・・パルス発生回路 Ｑ＋ −Ｑｔ 、 Ｑａ 、 Ｑｓ・・・Ｎチャネル型
ＭＯ８トランジスタ Ｑ、・・・・−・Ｐチャネル型ＭＯ８トランジスタＤ、
ＩＪ・・・デー（線 以 上
Claims (1)
- スタテイツク型メモリセルをマトリクス状に配置した
セルアレイと、前記メモリセルへ書き込み読み出しの情
報を伝搬するための複数の一対のビット線と、特定のビ
ット線を選択しセンスアンプに入力されている一対のデ
ータ線に前記ビット線の情報を伝搬する複数のカラム選
択部と、電圧電源と前記一対のデータ線との間に設けら
れた一対の負荷用ＭＯＳトランジスタとを有する半導体
記憶装置において、半導体記憶装置を待機状態と動作状
態とに制御するチップ選択信号の待機状態から動作状態
への信号の変化を検出する遷移検出回路と、前記検出回
路の検出信号を受けて内部制御パルス信号を発生する制
御回路と、接地電源と前記一対のデータ線との間に設け
られた一対の放電用ＭＯＳトランジスタと、前記一対の
放電用ＭＯＳトランジスタの各々のゲートに前記制御回
路からの制御パルス信号が接続して成ることを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211607A JPS6273488A (ja) | 1985-09-25 | 1985-09-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211607A JPS6273488A (ja) | 1985-09-25 | 1985-09-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273488A true JPS6273488A (ja) | 1987-04-04 |
Family
ID=16608561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60211607A Pending JPS6273488A (ja) | 1985-09-25 | 1985-09-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273488A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006294209A (ja) * | 2005-04-08 | 2006-10-26 | Hynix Semiconductor Inc | マルチ−ポートメモリ素子 |
-
1985
- 1985-09-25 JP JP60211607A patent/JPS6273488A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006294209A (ja) * | 2005-04-08 | 2006-10-26 | Hynix Semiconductor Inc | マルチ−ポートメモリ素子 |
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