JPH0991960A

JPH0991960A - 半導体記憶装置

Info

Publication number: JPH0991960A
Application number: JP7246120A
Authority: JP
Inventors: Takeshi Hamamoto; 武史濱本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-09-25
Filing date: 1995-09-25
Publication date: 1997-04-04

Abstract

(57)【要約】【課題】入力された外部クロック信号の周波数に合せ
て内部電源電圧を調整することにより消費電力の低減可
能な半導体記憶装置を提供する。【解決手段】回路ブロック１０７が次クロック受付信
号を出力したタイミングと、実際に次の外部クロック信
号が入力されたタイミングとが位相比較器１２１で比較
され、前者が後者よりも遅い場合、位相比較器１２１か
らアップ信号が出力され、チャージポンプ１２３で調節
電圧Ｖｃｔｒｌが昇圧される。逆に前者が後者よりも早
い場合、ダウン信号が出力され、チャージポンプ１２３
で調節電圧Ｖｃｔｒｌが降圧される。降圧回路１０９で
調節電圧Ｖｃｔｒｌを基準にして内部電源電圧ｉｎｔＶ
ｃｃが生成され、それに基づいて回路ブロック１０７が
動作する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、内部電源電圧に基づいて動作し、クロック信
号に応答して外部に対してデータの入出力を行なう半導
体記憶装置に関する。

【０００２】

【従来の技術】図１６は、従来の半導体記憶装置１５０
０の構成を示す図である。

【０００３】図１６を参照して、従来の半導体記憶装置
１５００は、デバイス外部から外部クロック信号が入力
されるクロック入力回路１０１と、デバイス外部から入
力データが入力される入力回路１０３と、デバイス外部
に出力データを出力する出力回路１０５と、クロック入
力回路１０１に入力された外部クロック信号に応答して
入力回路１０３により外部から入力データを受取り、出
力回路１０５により出力データを出力する回路ブロック
１００１と、外部電源に接続され回路ブロック１０７を
動作させるための内部電源電圧を生成する降圧回路１５
０９とを含む。

【０００４】降圧回路１５０９は、内部電源電圧を生成
するときの基準となる基準電圧Ｖｒｅｆを生成する基準
電圧生成回路１００５と、外部電源電圧に基づいて内部
電源電圧を生成するＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタと称する）からなる電源ドラ
イバ１１３と、内部電源電圧を一定の割合で分圧し、分
圧電圧Ｖｄｉｖを生成する分圧回路１１５と、基準電圧
Ｖｒｅｆと分圧電圧Ｖｄｉｖとを比較し、電源ドライバ
１１３のゲート電圧を出力および制御するコンパレータ
１１７とを含む。

【０００５】分圧回路１１５は必要としない場合もあ
る。回路ブロック１００１は、クロック入力回路１０１
と入力回路１０３と出力回路１０５と降圧回路１５０９
とに接続されている。降圧回路１５０９においては、基
準電圧生成回路１００５と分圧回路１１５の出力端子が
コンパレータ１１７の２つの入力端子に接続され、コン
パレータ１１７の出力端子は電源ドライバ１１３のゲー
ト電極に接続されている。電源ドライバ１１３のソース
電極は外部電源に接続され、ドレイン電極は内部電源電
圧が生成されるノードＡで分圧回路１１５の入力端子と
回路ブロック１００１とに接続されている。

【０００６】図１６において、コンパレータ１１７は、
基準電圧Ｖｒｅｆ＝分圧電圧Ｖｄｉｖとなるように、電
源ドライバ１１３であるＰＭＯＳトランジスタのゲート
電圧を制御する。電源ドライバ１１３が外部電源電圧ｅ
ｘｔＶｃｃに基づいてノードＡに生成する内部電源電圧
ｉｎｔＶｃｃは、外部電源電圧ｅｘｔＶｃｃに関係なく
基準電圧生成回路１００５から出力された基準電圧Ｖｒ
ｅｆに対して分圧回路１１５の特性で決まる一定の比例
関係を持った電圧に保持される。

【０００７】図１７は、内部電源電圧とアクセスタイム
および消費電力の一般的な関係を示す図である。

【０００８】ここで、アクセスタイムとは、外部クロ
ックを受けてからデータ出力が完了するまでの時間、
データ入力を受けてからデータ出力が完了するまでの時
間、外部クロック信号を受けてからデータ入力が完了
するまでの時間のことをいう。また、ここでの消費電力
とは、クロック信号１サイクル当りの消費電力のことで
ある。

【０００９】図１７を参照して、内部電源電圧（ｉｎｔ
Ｖｃｃ）とアクセスタイムは反比例の関係に、内部電源
電圧と消費電力は比例の関係にある。さらに、半導体記
憶装置には安定して長期間動作することを保証するため
の内部電源電圧の動作上限電圧と動作下限電圧とが存在
する。従来の半導体記憶装置１５００は、装置仕様の外
部クロック信号の周波数から要求されるアクセスタイム
Ａ１（アクセスタイムと外部クロック信号の周波数とは
反比例する）を満足する内部電源電圧のレベルＡ２が設
定され、その電圧レベルを安定して保持するように降圧
回路１５０９が構成されていた。その結果、装置で消費
される消費電力はＡ３となる。

【００１０】

【発明が解決しようとする課題】しかしながら、実際の
半導体記憶装置の使用時には、装置仕様の外部クロック
信号の周波数と異なる周波数の外部クロック信号が装置
に与えられることもあるので、たとえば、与えられた外
部クロック信号の周波数から実際に要求されるアクセス
タイムはＢ１であるとすると、それに対応して必要とさ
れる内部電源電圧がＢ２であり、その際の消費電力はＢ
３である。

【００１１】すなわち、従来の半導体記憶装置では、内
部電源電圧がＡ２に固定されているために、Ｂ３で十分
な消費電力を実際はＡ３も使用しており、（Ａ３−Ｂ
３）の消費電力が無駄にされるという問題点があった。

【００１２】本発明は以上のような問題点を解決するた
めになされたもので、実使用時の外部クロック信号の周
波数に合わせて内部電源電圧を調節することにより、消
費電力を低減することが可能な半導体記憶装置を提供す
ることを目的とする。

【００１３】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、内部電源電圧に基づいて動作し、クロック信
号に応答して、外部に対してデータの入出力を行なう内
部回路と、内部回路において、次のクロック信号の受付
が可能となるタイミングよりも、次のクロック信号の入
力のタイミングが遅いときは、外部電源電圧に基づいて
内部電源電圧を降圧して生成し、早いときは、外部電源
電圧に基づいて内部電源電圧を昇圧して生成する内部電
源電圧生成手段とを設けたものである。

【００１４】請求項２に係る半導体記憶装置は、内部電
源電圧に基づいて動作し、クロック信号に応答して外部
に対してデータの入出力を行なう内部回路と、内部回路
において、次のクロック信号の受付が可能となったこと
を検知して、次クロック受付信号を出力する次クロック
受付信号出力手段と、次クロック受付信号の出力のタイ
ミングと、次のクロック信号の入力のタイミングとの差
を検出するタイミング差検出手段と、検出結果により、
次クロック受付信号の出力のタイミングよりも、次のク
ロック信号の実際の入力のタイミングが遅いときは、外
部電源電圧に基づいて内部電源電圧を降圧して生成し、
早いときは、内部電源電圧を昇圧して生成する内部電源
電圧生成手段とを設けたものである。

【００１５】請求項３に係る半導体記憶装置は、内部電
源電圧に基づいて動作し、クロック信号に応答して、外
部に対してデータの入出力を行なう内部回路と、内部回
路において、次のクロック信号の受付が可能となったこ
とを検知して、次クロック受付信号を出力する次クロッ
ク受付信号出力手段と、次クロック受付信号の出力のタ
イミングと、次のクロック信号の入力のタイミングとの
差を検出するタイミング差検出手段と、検出結果によ
り、次クロック受付信号の出力のタイミングよりも、次
のクロックの実際の入力のタイミングが遅いときは、外
部電源電圧に基づいて調節電圧を降圧して生成し、早い
ときは、外部電源電圧に基づいて調節電圧を昇圧して生
成する調節電圧生成手段と、調節電圧を基準として、外
部電源電圧に基づいて内部電源電圧を生成する内部電源
電圧生成手段とを設けたものである。

【００１６】請求項４に係る半導体記憶装置は、請求項
３の半導体記憶装置において、内部電源電圧生成手段
に、内部電源電圧に対応するフィードバック電圧と調節
電圧とを比較し、比較結果に基づいて制御電圧を出力す
る制御電圧出力手段と、制御電圧に応答して、外部電源
電圧に基づいて内部電源電圧を出力する内部電源電圧出
力手段とを設けたものである。

【００１７】請求項５に係る半導体記憶装置は、請求項
４の半導体記憶装置において、内部電源電圧生成手段
に、内部電源電圧を分圧した分圧電圧を出力する分圧電
圧出力手段をさらに設けたものである。

【００１８】請求項６に係る半導体記憶装置は、請求項
３から請求項５のいずれかの半導体記憶装置において、
タイミング差検出手段は、検出結果により、次クロック
受付信号の出力のタイミングよりも、次のクロックの入
力のタイミングが遅いときはダウン信号を活性化し、早
いときはアップ信号を活性化し、調節電圧生成手段は、
活性化されたダウン信号により調節電圧を降圧し、活性
化されたアップ信号により調節電圧を昇圧する。

【００１９】請求項７に係る半導体記憶装置は、請求項
３から請求項６のいずれかの半導体記憶装置において、
調節電圧生成手段は、内部電源電圧に基づいて動作す
る。

【００２０】請求項８に係る半導体記憶装置は、請求項
３から請求項７のいずれかの半導体記憶装置において、
半導体記憶装置は、安定して動作するための特定の下限
電圧を有し、内部電源電圧生成手段は、調節電圧が下限
電圧以下になると、下限電圧を基準として内部電源電圧
を生成する。

【００２１】請求項９に係る半導体記憶装置は、請求項
３から請求項８のいずれかの半導体記憶装置において、
半導体記憶装置は、安定して動作するための特定の上限
電圧を有し、内部電源電圧生成手段は、調節電圧が上限
電圧以上になると、上限電圧を基準として内部電源電圧
を生成する。

【００２２】請求項１０に係る半導体記憶装置は、第１
の内部電源電圧に基づいて動作し、クロック信号に応答
して、外部に対してデータの入出力を行なう第１の内部
回路と、第２の内部電源電圧に基づいて動作し、クロッ
ク信号に応答して、外部に対してデータの入出力を行な
う第２の内部回路と、第１の内部回路において、次のク
ロック信号の受付が可能となるタイミングよりも、次の
クロック信号の実際の入力のタイミングが遅いときは、
外部電源電圧に基づいて内部電源電圧を降圧して生成
し、早いときは、外部電源電圧に基づいて内部電源電圧
を昇圧して生成する第１の内部電源電圧生成手段と、外
部電源電圧に基づいて第２の内部電源電圧を生成する第
２の内部電源電圧生成手段とを設けたものである。

【００２３】請求項１１に係る半導体記憶装置は、内部
電源電圧に基づいて動作し、クロック信号に応答して、
外部に対してデータの入出力を行なう内部回路と、外部
から入力された入力信号に応答して、内部電源電圧を設
定するための電圧データを生成し出力する電圧データ出
力手段と、出力された電圧データをもとに、外部電源電
圧に基づいて調節電圧を生成する調節電圧生成手段と、
調節電圧を基準として、外部電源電圧に基づいて内部電
源電圧を設定し生成する内部電源電圧生成手段とを設け
たものである。

【００２４】請求項１２に係る半導体記憶装置は、請求
項３から請求項６のいずれかの半導体記憶装置におい
て、調節電圧生成手段に、アップ信号に応答してカウン
トをアップし、ダウン信号に応じてカウントをダウン
し、カウントの値をもとに調節電圧を設定するためのデ
ジタルの電圧データを生成するカウンタと、出力された
デジタルの電圧データに基づいてアナログの調節電圧を
出力するＤ／Ａコンバータと、を設けたものである。

【００２５】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。

【００２６】（１）実施の形態１図１は、本発明の実施の形態１による半導体記憶装置１
００の構成を示す図である。

【００２７】図１を参照して、半導体記憶装置１００
は、デバイス外部から外部クロック信号が入力されるク
ロック入力回路１０１と、デバイス外部から入力データ
が入力される入力回路１０３と、デバイス外部に出力デ
ータを出力する出力回路１０５と、クロック入力回路１
０１に入力された外部クロック信号に応答して入力回路
１０３から入力データを受取り出力回路１０５へ出力デ
ータを出力する回路ブロック１０７と、回路ブロック１
０７において次の外部クロック信号の受付が可能となっ
たことを検知して次クロック受付信号を出力する次クロ
ック受付信号出力手段１０８と、外部電源電圧に基づい
て回路ブロック１０７を動作させるための内部電源電圧
を生成する降圧回路１０９と、内部電源電圧ｉｎｔＶｃ
ｃの設定の基準となる調節電圧Ｖｃｔｒｌを生成する調
節電圧生成回路１１１とを含む。

【００２８】調節電圧生成回路１１１は、次クロック受
付信号の出力のタイミングと外部次クロック信号（実際
には、その外部クロック信号に基づいて生成された内部
クロック信号）の入力のタイミングとを比較し、その差
を検出しアップ信号（Ｕｐ）またはダウン（Ｄｏｗｎ）
を出力する位相比較器１２１と、位相比較器１２１から
アップ信号を受けると調節電圧Ｖｃｔｒｌを充電し、ダ
ウン信号を受けると調節電圧Ｖｃｔｒｌを放電するチャ
ージポンプ１２３とを含む。

【００２９】図２は、図１のチャージポンプ１２３の一
例を示す回路図である。図２を参照して、チャージポン
プ１２３は、ＰＭＯＳトランジスタ２０１とＮチャネル
ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称
す）２０３と、インバータ２０５とを含む。

【００３０】ＰＭＯＳトランジスタ２０１のソース電極
には外部電源が接続され、ゲート電極にはアップ信号が
インバータ２０５を介して印加されている。一方、ＮＭ
ＯＳトランジスタ２０３のソース電極にはＧＮＤが接続
され、ゲート電極にはダウン信号が印加されている。Ｐ
ＭＯＳトランジスタ２０１のドレイン電極とＮＭＯＳト
ランジスタ２０３のドレイン電極とはノードＣで接続さ
れ、アップ信号の反転信号を受けることによってＰＭＯ
Ｓトランジスタ２０１がオンし、ノードＣに生成される
調節電圧Ｖｃｔｒｌが外部電源から充電され、ダウン信
号を受けることによってＮＭＯＳトランジスタ２０３が
オンし、調節電圧ＶｃｔｒｌがＧＮＤへ放電される。

【００３１】クロック入力回路１０１の出力は回路ブロ
ック１０７と位相比較器１２１とに接続されている。入
力回路１０３と出力回路１０５とは回路ブロック１０７
に接続されている。回路ブロック１０７は、さらに、降
圧回路１０９内の内部電源電圧ｉｎｔＶｃｃが生成され
るノードＡと、次クロック受付信号出力回路１０８とに
接続されている。次クロック受付信号出力回路１０８は
位相比較器１２１の入力端子に接続されている。

【００３２】降圧回路１０９内の構成および接続関係
は、図１６に示した従来の半導体記憶装置１５００にお
ける構成および接続関係と同様であり、電源ドライバ１
１３のソース電極は外部電源に接続され、ドレイン電極
は内部電源電圧ｉｎｔＶｃｃが生成されるノードＡに接
続され、ゲート電極はコンパレータ１１７の出力端子に
接続されている。また、分圧回路１１５の入力端子はノ
ードＡに接続され、出力端子はコンパレータ１１７の一
方の入力端子に接続されている。コンパレータ１１７の
他方の入力端子は調節電圧回路１１１内の調節電圧Ｖｃ
ｔｒｌが生成されるノードＢに接続されている。

【００３３】調節電圧生成回路１１１において、位相比
較器１２１のアップ信号を出力する出力端子およびダウ
ン信号を出力する出力端子はチャージポンプ１２３に接
続されている。チャージポンプ１２３は外部電源とＧＮ
Ｄ（グランド）に接続され、出力端子は抵抗Ｒを介して
ノードＢに接続されている。ノードＢはコンデンサＣ′
を介してＧＮＤに接続されている。

【００３４】降圧回路１０９および調節電圧生成回路１
１１の動作について述べる。分圧回路１１５は、ノード
Ａに生成された内部電源電圧ｉｎｔＶｃｃを一定割合で
分圧し、分圧電圧Ｖｄｉｖを生成する。ノードＢに生成
された調節電圧Ｖｃｔｒｌと分圧電圧Ｖｄｉｖはコンパ
レータ１１７で比較され、Ｖｃｔｒｌ＝Ｖｄｉｖとなる
ように電源ドライバ（通常、ＰＭＯＳトランジスタが使
用される）のゲート電圧Ｖｄｒｉｖｅが制御される。こ
こで、調節電圧生成回路１１１においては、次クロック
受付信号出力回路１０８から出力された次クロック受付
信号の出力のタイミングと、次の外部クロック信号が実
際に入力され、それに基づいて生成された内部クロック
信号の入力のタイミングの差とが、位相比較器１２１
で、これら２つの信号の位相を比較することにより検出
され、次クロック受付信号の出力のタイミング（位相）
の方が遅れている場合はアップ信号が、進んでいる場合
はダウン信号が出力される。チャージポンプ１２３はア
ップ信号を受けて調節電圧Ｖｃｔｒｌを充電し、ダウン
信号を受けて調節電圧Ｖｃｔｒｌを放電する。

【００３５】外部クロックの具体例としてチップセレク
ト信号／ＣＳを利用することができる。

【００３６】図３は、本発明の半導体記憶装置における
チップセレクト信号／ＣＳと次クロック受付信号のタイ
ミングチャートである。

【００３７】チップセレクト信号／ＣＳが“Ｈ（論理ハ
イ）”レベルになって入力が終了し、時刻ｔ₀に次クロ
ック受付信号が“Ｈ”レベルになって次クロックの受付
が開始される。そして、時刻ｔ₁にチップセレクト信号
／ＣＳが“Ｌ（論理ロー）”レベルになって入力される
とそれが次クロックとして受付けられる。

【００３８】このとき、図３では、時刻ｔ₀＜ｔ₁であ
るから内部電源電圧は下げられる。もし、時刻ｔ₀＞ｔ
₁であれば内部電源電圧は上げられる。

【００３９】その結果、時刻はｔ₀＝ｔ₁に近づく。他
の実施例についてもチップセレクト信号を外部クロック
として利用することができる。

【００４０】したがって、以上の動作により、次の外部
クロック信号の実際の入力のタイミング（位相）に対し
て回路ブロック１０７の次クロック受付信号の出力のタ
イミング（位相）が遅れている場合には、調節電圧生成
回路１１１で調節電圧Ｖｃｔｒｌが昇圧されて内部電源
電圧が高められ、アクセスタイムがより短くなり、回路
ブロック１０７は外部クロック信号の周波数に合せてス
ムーズに動作することが可能となる。逆に、次の外部ク
ロック信号の入力のタイミング（位相）に対して回路ブ
ロック１０７の次クロック受付信号の出力のタイミング
（位相）が進んでいる場合には、調節電圧生成回路１１
１で調節電圧Ｖｃｔｒｌが降圧されて内部電源電圧が低
められ、アクセスタイムが長くなり、回路ブロック１０
７は外部クロック信号の周波数に合せて動作することが
可能となる。

【００４１】すなわち、以上の回路構成により、内部電
源電圧レベルを外部クロック信号の周波数（入力のタイ
ミング）に応じて最適な値に持っていくことができる。
よって、次の外部クロック信号の入力のタイミング（位
相）に対して次クロック受付信号の出力のタイミング
（位相）が進んでいる場合には、内部電源電圧を下げる
ことによって消費電力（もしくは消費電流）を低く抑え
ることが可能な半導体記憶装置を提供することができ
る。

【００４２】（２）実施の形態２図４は、本発明の実施の形態２による半導体記憶装置３
００の構成を示す図である。

【００４３】図４を参照して、半導体記憶装置３００
は、図１の半導体記憶装置１００と同様の構成を有す
る。

【００４４】ただし、接続関係については、チャージポ
ンプ１２３が、図１の半導体記憶装置１００においては
外部電源に接続されていたが、図４の半導体記憶装置３
００においては内部電源電圧ｉｎｔＶｃｃが生成される
ノードＡに接続されている。それ以外の接続関係は図１
の半導体記憶装置１００と同様である。

【００４５】これによって、外部電源電圧が変動しても
チャージポンプ１２３が出力する調節電圧Ｖｃｔｒｌは
変動しにくく、より安定した調節電圧生成回路の特性を
得ることができる。

【００４６】（３）実施の形態３図５は、本発明の実施の形態３による半導体記憶装置４
００の構成を示す図である。

【００４７】図５を参照して、半導体記憶装置４００
は、図１の半導体記憶装置１００と同様の構成に加え
て、さらに、下限電位生成回路４０１を含む。そして、
コンバータ１１７が電圧マージコンパレータ４１７で構
成されている。

【００４８】図６は、図５の電圧マージコンパレータ４
１７の一例を示す回路図である。図６を参照して、電圧
マージコンパレータ４１７は、２つの差動増幅回路５０
１，５０３を含む。

【００４９】差動増幅回路５０１において、調節電圧Ｖ
ｃｔｒｌと半導体記憶装置４００の安定した動作を保証
する調節電圧の下限電圧ＶｌｉｍＬとが比較され、高い
方の電圧が出力電圧Ｖｍａｒｇｅとして出力される。出
力電圧Ｖｍａｒｇｅは、差動増幅回路５０３において分
圧電圧Ｖｄｉｖと比較され、その出力は電源ドライブ１
１３に印加されるゲート電圧Ｖｄｒｉｖｅとして出力さ
れる。

【００５０】これによって、外部クロック信号の周波数
が極端に低くなり（外部クロック信号の入力のタイミン
グが極端に遅くなり）、内部電源電圧が下がっても、安
定した回路動作を保証する下限電圧によって規定される
内部電源電圧以下にはならないため、外部クロック信号
の周波数にかかわらず安定な回路動作が得られる。した
がって、図１７に示した動作下限電圧を保証することが
可能な半導体記憶装置を提供することができる。

【００５１】外部クロック信号の周波数が極端に高くな
り、内部電源電圧が上がっても安定な回路動作を保証す
る上限電圧によって規定される内部電源電圧以上になら
ないように、調節電圧Ｖｃｔｒｌと上限電圧ＶｌｅｍＨ
とを比較して低い方の電圧が分圧電圧Ｖｄｉｖと比較さ
れ、その出力は電源ドライバ１１３のゲート電圧Ｖｄｒ
ｉｖｅとして出力されるようにすることで、常に動作上
限電圧を保証することが可能な半導体記憶装置を提供す
ることができる。

【００５２】（４）実施の形態４図７は、本発明の実施の形態４による半導体記憶装置６
００の構成を示す図である。

【００５３】図７を参照して、半導体記憶装置６００
は、図１の半導体記憶装置１００の構成に加えて、さら
に、調節電圧Ｖｃｔｒｌが回路の安定動作を保証する上
限電圧以上になるのを防ぐ上限電圧リミッタ６０１と、
調節電圧Ｖｃｔｒｌが回路の安定動作を保証する下限電
圧以下になるのを防ぐ下限電圧リミッタ６０３とを含
む。上限電圧ミリッタ６０１と下限電圧リミッタ６０３
とは調節電圧Ｖｃｔｒｌが生成されるノードＢに接続さ
れたノードＢ′に接続されている。

【００５４】図８は、図７の上限電圧リミッタ６０１お
よび下限電圧リミッタ６０３の一例を示す回路図であ
る。

【００５５】図８を参照して、上限電圧リミッタ６０１
は、上限リミットトランジスタ（ＰＭＯＳトランジス
タ）７０１と、調節電圧Ｖｃｔｒｌの上限電圧Ｖｃｔｒ
ｌＨより上限リミットトランジスタ７０１のしきい値電
圧Ｖｔｈだけ低い電圧、すなわち（ＶｃｔｒｌＨ−Ｖｔ
ｈ）を生成する上限電圧生成回路７０３とを含む。下限
電圧リミッタ６０３は、下限リミットトランジスタ（Ｎ
ＭＯＳトランジスタ）７０５と、調節電圧Ｖｃｔｒｌの
下限電圧ＶｃｔｒｌＬより下限リミットトランジスタ７
０５のしきい値電圧Ｖｔｈだけ高い電圧を生成する下限
電圧生成回路７０７とを含む。

【００５６】上限電圧生成回路７０３は，外部電源とＧ
ＮＤとに接続され、その出力端子が上限リミットトラン
ジスタ７０１のゲート電極に接続されている。上限リミ
ットトランジスタ７０１のソース電極は調節電圧Ｖｃｔ
ｒｌが生成されるノードＢ′に接続され、ドレイン電極
はＧＮＤに接続されている。

【００５７】下限電圧生成回路７０７は、外部電源とＧ
ＮＤとに接続され、その出力端子が下限リミットトラン
ジスタ７０５のゲート電極に接続されている。下限リミ
ットトランジスタ７０５のドレイン電極は外部電源に接
続され、ソース電極は調節電圧Ｖｃｔｒｌが生成される
ノードＢ′に接続されている。

【００５８】調節電圧Ｖｃｔｒｌが上限電圧Ｖｃｔｒｌ
Ｈより高くなると上限リミットトランジスタ７０３によ
って放電され、調節電圧Ｖｃｔｒｌは上限電圧Ｖｃｔｒ
ｌＨを保つ。調節電圧Ｖｃｔｒｌが下限電圧Ｖｃｔｒｌ
Ｌより低くなると下限リミットトランジスタ７０５によ
って充電され、調節電圧Ｖｃｔｒｌは下限電圧Ｖｃｔｒ
ｌＬを保つ。したがって、上限電圧リミッタ６０１と下
限電圧リミッタ６０３とにより調節電圧Ｖｃｔｒｌが制
限され、図１７に示した動作上限電圧および動作下限電
圧がともに保証され、安定した動作が保証される範囲内
でデバイスは動作することが可能となる。

【００５９】本実施の形態では上限電圧と下限電圧とを
ともに保証しているが、上限電圧リミッタまたは下限電
圧リミッタのいずれか一方のみを設け、上限電圧と下限
電圧のいずれか一方のみを保証するようにしてもよい。

【００６０】（５）実施の形態５図９は、本発明の実施の形態５による半導体記憶装置８
００の構成を示す図である。

【００６１】図９を参照して、半導体記憶装置８００
は、図１の半導体記憶装置１００の構成に加えて、さら
に、調節電圧の上限電圧ＶｃｔｒｌＨを生成する上限電
圧生成回路８０１と、調節電圧の下限電圧ＶｃｔｒｌＬ
を生成する下限電圧生成回路８０３と、調節電圧の上限
電圧ＶｃｔｒｌＨと調節電圧Ｖｃｔｒｌとを比較し、調
節電圧Ｖｃｔｒｌが上限電圧ＶｃｔｒｌＨ以上になると
上限検知信号を出力する上限電圧ディテクタ８０５と、
調節電圧の下限電圧ＶｃｔｒｌＬと調節電圧Ｖｃｔｒｌ
とを比較し、調節電圧Ｖｃｔｒｌが下限電圧Ｖｃｔｒｌ
Ｌ以下になると下限検知信号を出力する下限電圧ディテ
クタ８０７と、調節電圧を下限電圧ＶｃｔｒｌＬ以上、
上限電圧ＶｃｔｒｌＨ以下に保持する電圧保持回路８０
９とを含む。

【００６２】図１０は、図９の電圧保持回路８０９の一
例を示す回路図である。図１０を参照して、電圧保持回
路８０９は、上限ラッチ９０１と、下限ラッチ９０３
と、ＰＭＯＳトランジスタ９０５，９０９と、ＮＭＯＳ
トランジスタ９０７，９１１と、ＯＲゲート９１３とを
含む。

【００６３】上限ラッチ９０１のリセット（Ｒｅｓｅ
ｔ）入力端子からはダウン信号が入力され、セット（Ｓ
ｅｔ）入力端子からは上限検知信号が入力される。さら
にもう１つの入力端子からはパワーオン遅延信号が入力
される。上限ラッチ９０１の出力端子／Ｄ（以下、Ｄバ
ーを／Ｄと表わす）は、ＰＭＯＳトランジスタ９０５の
ゲート電極に接続され、もう一方の出力端子ＤはＮＭＯ
Ｓトランジスタ９０７のゲート電極とＯＲゲート９１３
の２つの入力端子のうちの一方の入力端子とに接続され
ている。ＰＭＯＳトランジスタ９０５のソース電極とＮ
ＭＯＳトランジスタ９０７のドレイン電極との接続ノー
ドＥは上限電圧ＶｃｔｒｌＨが印加され、ＰＭＯＳトラ
ンジスタ９０５のドレイン電極とＮＭＯＳトランジスタ
９０７のソース電極はノードＢで接続され、調節電圧Ｖ
ｃｔｒｌが生成される。

【００６４】下限ラッチ９０３のリセット（Ｒｅｓｅ
ｔ）入力端子からはアップ信号が入力され、セット（Ｓ
ｅｔ）入力端子からは下限検知信号が入力される。下限
ラッチ９０３の出力端子／ＤはＰＭＯＳトランジスタ９
０９のゲート電極に接続され、もう一方の出力端子Ｄは
ＮＭＯＳトランジスタ９１１のゲート電極とＯＲゲート
９１３の２つの入力端子のうちのもう一方の入力端子と
に接続されている。

【００６５】ＰＭＯＳトランジスタ９０９のドレイン電
極とＮＭＯＳトランジスタ９１１のソース電極との接続
ノードＦは下限電圧ＶｃｔｒｌＬが印加され、ＰＭＯＳ
トランジスタ９０９のソース電極とＮＭＯＳトランジス
タ９１１のドレイン電極とはノードＢでそれぞれ接続さ
れ、調節電圧Ｖｃｔｒｌが出力される。

【００６６】上限ラッチ９０１の出力端子Ｄと下限ラッ
チ９０３の出力端子Ｄとに接続されたＯＲゲート９１３
からはチャージポンプ１２３へポンプオフ信号が出力さ
れる。

【００６７】図９の半導体記憶装置８００は、図１の半
導体記憶装置１００と同様の接続関係を有し、さらに、
上限電圧生成回路８０１の出力端子は、上限電圧ディテ
クタ８０５の入力端子と電圧保持回路８０９内のノード
Ｅとに接続されている。下限電圧生成回路８０３の出力
端子は、下限電圧ディテクタの入力端子と電圧保持回路
８０９内のノードＦとに接続されている。

【００６８】上限電圧ディテクタ８０５および下限電圧
ディテクタ８０７のもう一方の入力端子は、ともに調節
電圧Ｖｃｔｒｌが生成されるノードＢに接続され、ま
た、それぞれの出力端子は、電圧保持回路８０９内の上
限ラッチ９０１のセット（Ｓｅｔ）入力端子および下限
ラッチ９０３のセット（Ｓｅｔ）入力端子に接続されて
いる。

【００６９】位相比較器１２１の２つの出力端子のう
ち、ダウン信号が出力される出力端子は電圧保持回路８
０９内の上限ラッチ９０１のリセット（Ｒｅｓｅｔ）入
力端子に接続され、アップ信号が出力される出力端子は
電圧保持回路８０９内の下限ラッチ９０３のリセット
（Ｒｅｓｅｔ）入力端子に接続されている。

【００７０】入力される外部クロック信号の周波数が低
くなると、調節電圧Ｖｃｔｒｌが低下し、下限電圧以下
になると下限電圧ディテクタ８０７が調節電圧Ｖｃｔｒ
ｌが下限電圧ＶｃｔｒｌＬ以下であることを検知し、下
限検知信号を出力する。電圧保持回路８０９は、下限検
知信号を受けて下限ラッチ９０３をセットし、下限電圧
ＶｃｔｒｌＬを調節電圧Ｖｃｔｒｌとして出力する。ま
た、ポンプオフ信号を出力し、チャージポンプ１２３を
停止させる。

【００７１】以上の動作で、電圧保持回路８０９は下限
電圧ＶｃｔｒｌＬを保持する。その後、外部クロック信
号の周波数が上がり、位相比較器１２１がアップ信号を
出力すると、電圧保持回路８０９の下限ラッチ９０３が
リセットされ、下限電圧ＶｃｔｒｌＬと調節電圧Ｖｃｔ
ｒｌとが電気的に切り離されるとともに、ポンプオフ信
号が解除され、チャージポンプ１２３が動作を再開す
る。

【００７２】一方、入力される外部クロック信号の周波
数が低くなると、調節電圧Ｖｃｔｒｌが上昇し、上限電
圧以上になると上限電圧ディテクタ８０５が調節電圧Ｖ
ｃｔｒｌが上限電圧ＶｃｔｒｌＨ以上であることを検知
し、上限検知信号を出力する。電圧保持回路８０９は、
上限検知信号を受けて上限ラッチ９０１をセットし、上
限電圧ＶｃｔｒｌＨを調節電圧Ｖｃｔｒｌとして出力す
る。またポンプオフ信号を出力し、チャージポンプ１２
３を停止させる。

【００７３】以上の動作で、電圧保持回路８０９は上限
電圧ＶｃｔｒｌＨを保持する。その後、外部クロック信
号の周波数が下がり、位相比較器１２１がダウン信号を
出力すると電圧保持回路８０９の上限ラッチ９０１がリ
セットされ、上限電圧ＶｃｔｒｌＨと調節電圧Ｖｃｔｒ
ｌとが電気的に切り離されるとともに、ポンプオフ信号
が解除され、チャージポンプ１２３が動作を再開する。

【００７４】電圧保持回路８０９の上限ラッチ９０１に
は、デバイスの電源投入時、もしくは外部のデバイスリ
セット端子によるデバイスリセット時に、パワーオン遅
延信号が入力される。このパワーオン遅延信号を受け
て、上限ラッチ９０１はセットされ、上限電圧Ｖｃｔｒ
ｌＨを調節電圧Ｖｃｔｒｌとして出力する。この動作に
よって、電源投入時あるいはリセット時は、デバイスの
内部電源電圧ｉｎｔＶｃｃは上限電圧ＶｃｔｒｌＨによ
って動作上限電圧に設定され、電源投入時およびリセッ
ト直後に、デバイスの保証する最高周波数の外部クロッ
ク信号が入力されたとしても、デバイスはそれに追随し
て動作することが可能である。

【００７５】（６）実施の形態６図１１は、本発明の実施の形態６による半導体記憶装置
１０００の構成を示す図である。

【００７６】図１１を参照して、半導体記憶装置１００
０は、図１の半導体記憶装置１００の構成に加えて、さ
らに、もう１つの回路ブロック１００１と、それに対応
する降圧回路１００３とを含む。

【００７７】降圧回路１００３は、基準電圧Ｖｒｅｆを
生成する基準電圧生成回路１００５と、コンパレータ１
０１３と、分圧回路１０１５と、電源ドライバ１０１７
とを含む。

【００７８】降圧回路１００３において、コンパレータ
１０１３は、一方の入力端子が基準電圧生成回路１００
５に接続されている。電源ドライバ１０１７は、ソース
電極が外部電源に接続され、ドレイン電極が内部電源電
圧ｉｎｔＶｃｃが生成されるノードＡ′に接続され、ゲ
ート電極はコンパレータ１０１３の出力端子に接続され
ている。ノードＡ′は分圧回路１０１５の入力端子と回
路ブロック１００１とに接続されている。

【００７９】回路ブロック１０７、降圧回路１０９およ
び調整電圧生成回路１１１の動作は、実施の形態１〜実
施の形態５に述べた回路ブロック１０７、降圧回路１０
９および調整電圧生成回路１１１の動作にそれぞれ準ず
る。回路ブロック１００１および降圧回路１００３の動
作は、図１６に示した従来の半導体記憶装置１５００に
おける回路ブロック１００１および降圧回路１００３の
動作に準ずる。

【００８０】ここで、回路ブロック１０７は、デバイス
のアクセスタイムを決める、サイクルタイムに依存して
消費電力が変化するブロックであり、回路ブロック１０
０１は、デバイスのアクセスタイムを左右しない回路ブ
ロックである。したがって、ノードＡに生成される内部
電源電圧ｉｎｔＶｃｃ１は、回路ブロック１０７に入力
される外部クロック信号の周波数に応じて変動し、ノー
ドＡ′に生成される内部電源電圧ｉｎｔＶｃｃ２は，回
路ブロック１００１に入力される外部クロック信号の周
波数にかかわらず一定の電圧に保たれる。

【００８１】これにより、サイクルタイムに依存して消
費電力が変化するブロックの内部電源電圧のみを変動さ
せ、サイクルタイムに依存して消費電力が変化しないブ
ロックの内部電源電圧を低いレベルに保つことによっ
て、さらに低消費電力化を実現することが可能となる。

【００８２】（７）実施の形態７図１２は、本発明の実施の形態７による半導体記憶装置
１１００の構成を示す図である。

【００８３】図１２を参照して、半導体記憶装置１１０
０は、デバイス外部から外部クロック信号が入力される
クロック入力回路１０１と、デバイス外部から入力デー
タが入力される入力回路１０３と、デバイス外部に出力
データを出力する出力回路１０５と、電圧レジスタ１１
０１と、調節電圧Ｖｃｔｒｌを生成する調節電圧生成回
路１１０３と、外部電源電圧ｅｘｔＶｃｃに基づいて内
部電源電圧ｉｎｔＶｃｃを生成する降圧回路１１０５
と、クロック入力回路１０１に入力された外部クロック
信号に応答して入力回路１０３から入力データを受取り
出力回路１０５へ出力データを出力する回路ブロック１
１０７とを含む。電圧レジスタ１１０１の出力端子は調
節電圧生成回路１１０３の入力端子に接続され、調節電
圧生成回路１１０３の出力端子は外部電源に接続された
降圧回路１１０５に接続され、降圧回路１１０５の出力
端子は回路ブロック１１０７に接続されている。クロッ
ク入力回路１０１の出力端子と、入力回路１０３と、出
力回路１０５とは回路ブロック１１０７に接続されてい
る。

【００８４】入力ピンなどのデバイス外部に設けられた
入力端子により、電圧レジスタ１１０１に電圧データが
入力される。入力された電圧データにより、調節電圧生
成回路１１０３で外部電源電圧ｅｘｔＶｃｃに基づいて
調節電圧Ｖｃｔｒｌが生成され、この調節電圧Ｖｃｔｒ
ｌを基準として、降圧回路１１０５は外部電源電圧ｅｘ
ｔＶｃｃに基づいて内部電源電圧ｉｎｔＶｃｃを生成
し、回路ブロック１１０７に出力する。ここで、調節電
圧生成回路１１０３および降圧回路１１０５は、図１等
に示した調節電圧生成回路１１１および降圧回路１０９
と同様の構成・接続関係をそれぞれ有し、動作する。回
路ブロック１１０７は、この内部電源電圧ｉｎｔＶｃｃ
に基づいて動作する。

【００８５】したがって、デバイスに入力される外部ク
ロック信号の周波数に応じて（入力のタイミングに合せ
て）電圧データを入力することにより内部電源電圧が最
適な値に変動し、消費電力の低減を実現することが可能
となる。

【００８６】図１３は、図１１の調節電圧生成回路１１
０３の一例を示す回路図である。図１３を参照して、調
節電圧生成回路１１０３が、ＮＭＯＳトランジスタ１２
０１，１２０３，１２０５，１２０７，１２０９，１２
１１と、抵抗Ｒ２，Ｒ３とを含む。

【００８７】ＮＭＯＳトランジスタ１２０１のドレイン
電極は接続ノードａで外部電源に接続された抵抗Ｒ２に
接続されている。ＮＭＯＳトランジスタ１２０３のドレ
イン電極はノードｂでＮＭＯＳトランジスタ１２０１の
ソース電極に接続されている。ＮＭＯＳトランジスタ１
２０５のドレイン電極はノードｃでＮＭＯＳトランジス
タ１２０３のソース電極に接続され、ソース電極はノー
ドｄでＧＮＤに接続された抵抗Ｒ３に接続されている。
ＮＭＯＳトランジスタ１２０７のドレイン電極およびゲ
ート電極はノードａに接続されている。ＮＭＯＳトラン
ジスタ１２０９のドレイン電極はＮＭＯＳトランジスタ
１２０７のソース電極に接続され、ゲート電極はノード
ｂに接続されている。ＮＭＯＳトランジスタ２１１のド
レイン電極はＮＭＯＳトランジスタ１２０９のソース電
極に接続され、ゲート電極はノードｃに接続され、ドレ
イン電極はノードｄに接続されている。

【００８８】ＮＭＯＳトランジスタ１２０１のゲート電
極には電圧データＤ１が印加され、ＮＭＯＳトランジス
タ１２０３のゲート電極には電圧データＤ２が印加さ
れ、ＮＭＯＳトランジスタ１２０５のゲート電極には電
圧データＤ３が印加され、これにより、ノードａから調
節電圧Ｖｃｔｒｌが生成される。

【００８９】したがって、電圧データに応じた調節電圧
Ｖｃｔｒｌの生成が可能である。なお、この調節電圧生
成回路は後述の実施の形態９においても使用可能であ
る。

【００９０】（８）実施の形態８図１４は、本発明の実施の形態８による半導体記憶装置
１３００の構成を示す図である。

【００９１】図１４を参照して、半導体記憶装置１３０
０は、デバイス外部から外部クロック信号が入力される
クロック入力回路１０１と、デバイス外部から入力デー
タが入力される入力回路１０３と、デバイス外部に出力
データを出力する出力回路１０５と、クロック入力回路
１０１に入力された外部クロック信号に応答して入力回
路１０３から入力データを受取り出力回路１０５へ出力
データを出力する回路ブロック１０７と、外部電源電圧
ｅｘｔＶｃｃに基づいて調節電圧を基準として内部電源
電圧ｉｎｔＶｃｃを生成する降圧回路１３０１と、外部
電源電圧ｅｘｔＶｃｃに基づいて調節電圧の上限電圧Ｖ
ｃｔｒｌＨ，調節電圧の下限電圧ＶｃｔｒｌＬ，Ｖｃｔ
ｒｌＨとＶｃｔｒｌＬの中間の電圧ＶｃｔｒｌＭのそれ
ぞれもととなる基準電圧ＶｒｅｆＨ，ＶｒｅｆＬ，Ｖｒ
ｅｆＭを生成する基準電圧生成回路１３０３とを含む。
ここで、図１４においては３つの基準電圧ＶｒｅｆＨ，
ＶｒｅｆＬ，ＶｒｅｆＭのみが示されているが、さらに
複数の他の基準電圧を生成しそれらの中から入力信号に
より適当な電圧を選択できるようにすることも可能であ
る。

【００９２】降圧回路１３０１は、電源ドライバ（通
常、ＰＭＯＳトランジスタ）１１３と、内部電源電圧ｉ
ｎｔＶｃｃを分圧し分圧電圧Ｖｄｉｖを生成する分圧回
路１１５と、基準電圧と分圧電圧Ｖｄｉｖとを比較し電
源ドライバ１１３を制御するマージコンパレータ１３０
５とを含む。

【００９３】回路ブロック１０７は、内部電源電圧ｉｎ
ｔＶｃｃが生成されるノードＡで、降圧回路１３０１に
接続されている。基準電圧生成回路１３０３は、外部電
源とＧＮＤとに接続され、スイッチＳＷ１，ＳＷ１′、
ＳＷ２，ＳＷ２′等を介して降圧回路１３０１内の電圧
マージコンパレータ１３０５の３つの−入力端子に接続
されている。

【００９４】降圧回路１３０１においては、電源ドライ
バ１１３のソース電極が外部電源に接続され、ドレイン
電極が内部電源電圧ｉｎｔＶｃｃが生成されるノードＡ
で分圧回路１１５の入力端子に接続され、ゲート電極が
電圧マージコンパレータ１３０５の出力端子に接続され
ている。分圧回路１１５の出力端子は電圧マージコンパ
レータ１３０５の＋入力端子に接続されている。

【００９５】予め基準電圧生成回路１３０３で基準電圧
ＶｒｅｆＨ，ＶｒｅｆＭ，ＶｒｅｆＬ等の複数の基準電
圧を生成しておき、それらのうちのいくつかを（図１３
の例ではＶｒｅｆＨ，ＶｒｅｆＭ，ＶｒｅｆＬの３つ
を）電圧マージコンパレータ１３０５に入力し、そのう
ち最も高い電圧を持つ基準電圧と分圧電圧Ｖｄｉｖとを
比較し、電源ドライバ１１３のゲート電圧を制御する。
したがって、電圧データはスイッチＳＷ１，ＳＷ１′，
ＳＷ２，ＳＷ２′等の各々をオン・オフする入力信号
Ａ，／Ａ，Ｂ，／Ｂ等の信号に対応する。

【００９６】したがって、デバイスに入力される外部ク
ロック信号の周波数に応じた電圧データが入力されるの
で、内部電源電圧が最適な値に変動し、消費電力の低減
を実現することが可能となる。

【００９７】さらに、このような構成により、デジタル
の電圧データの変動をアナログの電圧に出力する際、滑
らかな電圧変動が期待できる。

【００９８】なお、この回路は後述の実施の形態９にお
いても使用可能である。（９）実施の形態９図１５は、本発明の実施の形態９による半導体記憶装置
１４００の構成を示す図である。

【００９９】図１５を参照して、半導体記憶装置１４０
０は、図１の半導体記憶装置１００の場合と同様に、ク
ロック入力回路１０１と入力回路１０３と出力回路１０
５と回路ブロック１０７と調節電圧生成回路１４０１と
降圧回路１０９とを含む。

【０１００】調節電圧生成回路１４０１は、位相比較器
１２１と、アップ信号またはダウン信号をカウントする
カウンタ（またはシフトレジスタ）１４０３と、カウン
タ１４０３から出力されたデジタルの電圧データをアナ
ログの電圧データに変換するＤ／Ａコンバータ１４０５
とを含む。

【０１０１】調節電圧生成回路１４０１において、位相
比較器１２１のアップ信号およびダウン信号をそれぞれ
出力する２つの出力端子は、カウント１４０３の入力端
子に接続され、カウンタ１４０３の出力端子は、Ｄ／Ａ
コンバータ１４０５の入力端子に接続されている。Ｄ／
Ａコンバータ１４０１の出力端子は、調節電圧Ｖｃｔｒ
ｌが生成されるノードＢに接続されている。

【０１０２】その他の各回路については、図１と同様の
接続関係を有する。動作についても半導体記憶装置１０
０の場合と同様であり、位相比較器１２１が出力したア
ップ信号を受けるとカウンタ１４０３がカウントの値を
アップし、ダウン信号を受けるとカウントの値をダウン
する。そしてカウントの値を電圧データとして、あるい
は適当な電圧データに変換して、Ｄ／Ａコンバータに出
力する。Ｄ／Ａコンバータ１４０５は、カウンタ１４０
３からデジタルの電圧データを受けて、それをもとにア
ナログの調節電圧ＶｃｔｒｌをノードＢに出力する。そ
して、降圧回路１０９は、調節電圧Ｖｃｔｒｌを基準と
して、外部電源電圧ｅｘｔＶｃｃに基づいて内部電源電
圧ｉｎｔＶｃｃをノードＡに出力する。

【０１０３】以上の動作により、入力された外部クロッ
ク信号に対して次クロック受付信号の出力が遅れている
場合には、調節電圧Ｖｃｔｒｌが昇圧されて内部電源電
圧が昇圧され、アクセスタイムがより短くなり、回路ブ
ロック１０７は外部クロック信号の周波数に追随して動
作することが可能となる。逆に、入力された外部クロッ
ク信号に対して次クロック受付信号が進んでいる場合に
は、調節電圧Ｖｃｔｒｌが降圧されて内部電源電圧が降
圧され、アクセスタイムが長くなり、回路ブロック１０
７は外部クロック信号の周波数に合わせて動作すること
が可能となる。したがって、内部電源電圧のレベルを入
力される外部クロック信号の周波数に応じて最適な値に
変動させることができ、特に、入力された外部クロック
信号に対して次クロック受付信号が進んでいる場合に
は、内部電源電圧を必要最小限の電圧まで降圧すること
によって消費電力（もしくは消費電流）を低減すること
が可能な半導体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】図１は、本発明の実施の形態１による半導体
記憶装置１００の構成を示す図である。

【図２】図１のチャージポンプ１２３の一例を示す回
路図である。

【図３】本発明の半導体記憶装置におけるチップセレ
クト信号／ＣＳと次クロック受付信号とのタイミングチ
ャートである。

【図４】本発明の実施の形態２による半導体記憶装置
３００の構成を示す図である。

【図５】本発明の実施の形態３による半導体記憶装置
４００の構成を示す図である。

【図６】図５の電圧マージコンパレータ４１７の一例
を示す回路図である。

【図７】本発明の実施の形態４にある半導体記憶装置
６００の構成を示す図である。

【図８】図７の上限電圧リミッタ６０１および下限電
圧リミッタ６０３の一例を示す回路図である。

【図９】本発明の実施の形態５による半導体記憶装置
８００の構成を示す図である。

【図１０】図９の電圧保持回路８０９の一例を示す回
路図である。

【図１１】本発明の実施の形態６による半導体記憶装
置１０００の構成を示す図である。

【図１２】本発明の実施の形態７による半導体記憶装
置１１００の構成を示す図である。

【図１３】図１２の基準電圧生成回路１１０３の一例
を示す回路図である。

【図１４】本発明の実施の形態８による半導体記憶装
置１３００の構成を示す図である。

【図１５】本発明の実施の形態９による半導体記憶装
置１４００の構成を示す図である。

【図１６】従来の半導体記憶装置１５００の構成を示
す図である。

【図１７】内部電源電圧とアクセスタイムおよび消費
電力の一般的な関係を示す図である。

【符号の説明】

１００，３００，４００，６００，８００，１０００，
１１００，１３００，１４００半導体記憶装置、１０
７，１００１，１１０７回路ブロック、１０８次ク
ロック受付信号出力回路、１０９降圧回路、１１１，
１４０１調節電圧生成回路、１１５分圧回路、１１
７コンパレータ、１２１位相比較器、１２３チャ
ージポンプ、４０１下限電圧生成回路、４１７，１３
０５電圧マージコンパレータ、６０１上限電圧リミ
ッタ、６０３下限電圧リミッタ、８０１上限電圧生
成回路、８０３下限電圧生成回路、８０５上限電圧
ディテクタ、８０７下限電圧ディテクタ、１１０１
電圧レジスタ、１４０１Ｄ／Ａコンバータ、１４０３
カウンタ。

Claims

【特許請求の範囲】

【請求項１】内部電源電圧に基づいて動作し、クロッ
ク信号に応答して、外部に対してデータの入出力を行な
う内部回路と、前記内部回路において、次のクロック信号の受付が可能
となるタイミングよりも、次のクロック信号の入力のタ
イミングが遅いときは、外部電源電圧に基づいて内部電
源電圧を降圧して生成し、早いときは、外部電源電圧に
基づいて前記内部電源電圧を昇圧して生成する内部電源
電圧生成手段と、を備えた半導体記憶装置。
【請求項２】内部電源電圧に基づいて動作し、クロッ
ク信号に応答して、外部に対してデータの入出力を行な
う内部回路と、前記内部回路において、次のクロック信号の受付が可能
となったことを検知して、次クロック受付信号を出力す
る次クロック受付信号出力手段と、前記次クロック受付信号の出力のタイミングと、次のク
ロック信号の入力のタイミングとの差を検出するタイミ
ング差検出手段と、前記検出結果により、前記次クロック受付信号の出力の
タイミングよりも、次のクロック信号の入力のタイミン
グが遅いときは、外部電源電圧に基づいて前記内部電源
電圧を降圧して生成し、早いときは、外部電源電圧に基
づいて前記内部電源電圧を昇圧して生成する内部電源電
圧生成手段と、を備えた半導体記憶装置。
【請求項３】内部電源電圧に基づいて動作し、クロッ
ク信号に応答して、外部に対してデータの入出力を行な
う内部回路と、前記内部回路において、次のクロック信号の受付が可能
となったことを検知して、次クロック受付信号を出力す
る次クロック受付信号出力手段と、前記次クロック受付信号の出力のタイミングと、次のク
ロック信号の入力のタイミングとの差を検出するタイミ
ング差検出手段と、前記検出結果により、前記次クロック受付信号の出力の
タイミングよりも、次のクロックの実際の入力のタイミ
ングが遅いときは、外部電源電圧に基づいて調節電圧を
降圧して生成し、早いときは、外部電源電圧に基づいて
前記調節電圧を昇圧して生成する調節電圧生成手段と、前記調節電圧を基準として、外部電源電圧に基づいて前
記内部電源電圧を生成する内部電源電圧生成手段と、を
備えた半導体記憶装置。
【請求項４】前記内部電源電圧生成手段は、前記内部電源電圧に対応するフィードバック電圧と前記
調節電圧とを比較し、前記比較結果に基づいて制御電圧
を出力する制御電圧出力手段と、前記制御電圧に応答して、外部電源電圧に基づいて前記
内部電源電圧を出力する内部電源電圧出力手段と、を備
えた、請求項１または請求項３に記載の半導体記憶装
置。
【請求項５】前記内部電源電圧生成手段は、前記内部電源電圧を分圧した分圧電圧を出力する分圧電
圧出力手段をさらに備えた、請求項１または請求項４に
記載の半導体記憶装置。
【請求項６】前記タイミング差検出手段は、前記検出結果により、前記次クロック受付信号の出力の
タイミングよりも、次のクロックの入力のタイミングが
遅いときはダウン信号を活性化し、早いときはアップ信
号を活性化し、前記調節電圧生成手段は、活性化された前記ダウン信号により前記調節電圧を降圧
し、活性化された前記アップ信号により前記調節電圧を
昇圧する、請求項３から請求項５のいずれかに記載の半
導体記憶装置。
【請求項７】前記調節電圧生成手段は、前記内部電源
電圧に基づいて動作する、請求項３から請求項６のいず
れかに記載の半導体記憶装置。
【請求項８】前記半導体記憶装置は、安定して動作す
るための特定の下限電圧を有し、前記内部電源電圧生成手段は、前記調節電圧が前記下限
電圧以下になると、前記下限電圧を基準として前記内部
電源電圧を生成する、請求項３から請求項７のいずれか
に記載の半導体記憶装置。
【請求項９】前記半導体記憶装置は、安定して動作す
るための特定の上限電圧を有し、前記内部電源電圧生成手段は、前記調節電圧が前記上限
電圧以上になると、前記上限電圧を基準として前記内部
電源電圧を生成する、請求項３から請求項８のいずれか
に記載の半導体記憶装置。
【請求項１０】第１の内部電源電圧に基づいて動作
し、クロック信号に応答して、外部に対してデータの入
出力を行なう第１の内部回路と、第２の内部電源電圧に基づいて動作し、クロック信号に
応答して、外部に対してデータの入出力を行なう第２の
内部回路と、前記第１の内部回路において、次のクロック信号の受付
が可能となるタイミングよりも、次のクロック信号の実
際の入力のタイミングが遅いときは、外部電源電圧に基
づいて前記内部電源電圧を降圧して生成し、早いとき
は、外部電源電圧に基づいて前記内部電源電圧を昇圧し
て生成する第１の内部電源電圧生成手段と、外部電源電圧に基づいて第２の内部電源電圧を生成する
第２の内部電源電圧生成手段と、を備えた半導体記憶装
置。
【請求項１１】内部電源電圧に基づいて動作し、クロ
ック信号に応答して、外部に対してデータの入出力を行
なう内部回路と、外部から入力された入力信号に応答して、前記内部電源
電圧を設定するための電圧データを生成し出力する電圧
データ出力手段と、出力された前記電圧データをもとに、外部電源電圧に基
づいて調節電圧を生成する調節電圧生成手段と、前記調節電圧を基準として、外部電源電圧に基づいて前
記内部電源電圧を設定し生成する内部電源電圧生成手段
と、を備えた、半導体記憶装置。
【請求項１２】前記調節電圧生成手段は、前記アップ信号に応答してカウントをアップし、前記ダ
ウン信号に応じてカウントをダウンし、前記カウントの
値をもとに前記調節電圧を設定するためのデジタルの電
圧データを生成するカウンタと、出力された前記デジタルの電圧データに基づいてアナロ
グの前記調節電圧を出力するＤ／Ａコンバータと、を備
えた、請求項３から請求項６のいずれかに記載の半導体
記憶装置。