JP2000357393A - メモリ回路のローカル入力/出力信号ラインの電圧予昇及び均一化方法とその装置 - Google Patents
メモリ回路のローカル入力/出力信号ラインの電圧予昇及び均一化方法とその装置Info
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Abstract
ーカル入力/出力(LIO)信号ラインを予昇電圧及び
均一化する均一化及び電圧予昇回路。 【解決手段】 均一化及び電圧予昇回路にローカル電圧
回路を設け、スタンバイ時の間にはLIO信号ラインを
スタンバイ電圧レベルに維持する。好ましくは、スタン
バイ電圧レベルは、電源電圧VCCの約1/2である。
別々の電圧予昇及び均一化回路が含まれていて、各メモ
リアクセス動作の間において、LIO信号ラインを電圧
予昇するとともに均一化する。電圧予昇期間の間、予昇
電圧制御信号LIOPCは各メモリアクセス動作の間の
所定時間に論理高電圧レベルであることが好ましく、こ
れによって一定のパルス幅に形成できるとともに、LI
O信号を公知の予昇電圧のレベルに立ち上げることがで
きる。LIO信号は電圧予昇及び均一化の期間の間、ス
タンバイ電圧に電圧V(t)を加えた公知のレベルに予
昇電圧される。電圧V(t)は予昇電圧制御信号LIO
PCの一定のパルス幅の継続時間に依存する。
Description
関する。特に、本発明はメモリ回路における信号ライン
の電圧予昇及び均一化の分野に関する。
99年4月6日に出願され、「メモリ回路のローカル入
力/出力信号ラインの電圧予昇及び均一化方法とその装
置」"METHOD OF AND APPARATUS FOR PRECHARGING AND E
QUALIZING LOCAL INPUT/OUTPUT SIGNAL LINES WITHIN A
MEMORY CIRCUIT" という名称の出願中である仮出願出
願番号60/127,982 の優先権を主張する。この仮出願は
また、ここで参照として組入れられている。
気的なシステムにおいてシステム内の他の部品によって
使用されるデータを格納するために使用される部品であ
る。ダイナミックRAM(DRAM)はRAMの1つの
方式であって、キャパシタ方式のデータ格納に使用さ
れ、DRAM内に格納されたデータを保持するためには
定期的にリフレッシュを行うことが要求される。スタテ
ィックRAM(SRAM)はRAMの他の方式であっ
て、電力が供給されている限り、SRAM内に格納され
たデータは保持される。SRAMは格納されたデータを
保持するために定期的なリフレッシュを必要としない。
レス指定可能な複数のブロックに構成され、各々は所定
数のメモリセルを含んでいる。RAM内の各メモリセル
は1ビットの情報を表している。この複数のメモリセル
はロウとカラムとに配列されている。複数のメモリセル
の各カラムは1ワードを構成している。1つのロウ内の
各メモリセルは同一のワードラインに接続され、ワード
ラインはそのロウ内の複数のメモリセルをアクティブな
状態にするために用いられる。また、メモリブロックの
各カラム内のメモリセルは一対のビットラインに各々接
続されている。これらのビットラインはまたローカル入
力/出力(LIO)ラインに接続されている。これらの
ローカル入力/出力ラインはアクティブな状態にあるメ
モリアレイからデータを読み出したり又アクティブな状
態にあるメモリアレイにデータを書込むために用いられ
る。一対のビットラインは1つのビットラインと1つの
反転ビットラインを含む。従って、1つのメモリセルは
対応するワードラインと一対のビットラインとをアクテ
ィブな状態にすることによってアクセスされる。
力信号がシステムクロックのアクティブな立ち上がり端
又は立ち下がり端に同期するように同期メモリシステム
内において動作する。大部分のSDRAMはバーストモ
ードにおいてカラムアドレスを自動的に生成することに
よって高速データ伝送速度でもってバーストデータを同
期的に与えてSDRAMにデータを格納したり、SDR
AMからデータを取出すことができる。この書込みバー
ストシーケンスにおけるいかなるデータもデバイス内に
書込まれないようにシステムによってマスクされること
ができる。このマスク機能は代表的には専用のピンを通
してSDRAMに与えられるマスク制御信号によって制
御される。
に対するアクセス動作が実行される前に、メモリブロッ
ク内のビットライン対又はLIO信号ラインは全て特定
の電圧レベルに予昇される。メモリアクセス動作には書
込み及び読出しの双方が含まれる。電圧予昇の動作はビ
ットラインの電圧レベルを公知のレベルに均一化してメ
モリセルへのデータ書込みの信頼性を高めるとともに、
セルから読出されるデータの高速な検知を可能にするこ
とである。1つのカラム内の全てのメモリセルには同一
のLIO信号ラインの対が用いられているので、各メモ
リ動作の前にビットラインが電圧予昇又は均一化されて
いないと、カラム内のメモリセルに対して高速アクセス
する場合にはLIO信号ラインがまず予昇電圧レベルか
ら公知の電圧レベルに均一化され、次に適切な論理電圧
レベルに持ち上げることが要求される。従って、メモリ
の動作を高速化するためには、メモリブロック内のLI
O信号ラインが典型的には各メモリ動作の後に次のメモ
リ動作を予想して、特定の公知の電圧レベルに全て予昇
されている。これはメモリ動作の間、LIO信号ライン
が適切な電圧レベルに確実に持ち上げられることを可能
にする。
信号ラインに対して均一化及び電圧予昇回路を提供する
SDRAM回路の関連する部分が示されている。この均
一化及び電圧予昇回路は3つのトランジスタM1,M
2,M3を含んでいる。トランジスタM1,M2のドレ
インは共に電源電圧VCCに接続されている。トランジ
スタM1のソースはトランジスタM3のドレインと信号
ラインLIOとに接続されている。トランジスタM2の
ソースはトランジスタM3のソースと信号ラインLIO
_とに接続されている。トランジスタM1,M2,M3
のゲートは全て相互接続されるとともに均一化制御信号
ラインLIOEQに接続されている。このメモリ回路に
おいて、均一化制御信号ラインLIOEQはメモリアク
セス動作間のスタンバイ時及び電圧予昇時には論理高電
圧レベル(logical high voltage lebel)になっている。
他の全ての時には均一化制御信号ラインLIOEQは論
理低電圧になっている。
IOはアドレス指定されたメモリセルから読出され、あ
るいは書込まれるべきデータを表す論理電圧を搬送す
る。読出し及び書込み動作の間、信号ラインLIO_は
信号ラインLIOのデータの反転データを表す論理電圧
を搬送する。信号ラインLIO及びLIO_はデータア
ンプ10とセンスアンプアレイ12とに接続されてい
る。センスアンプ(sense amplifier)12はビットライ
ンBitn及びBitn_に接続されている。ビットラ
インBitn_はビットラインBitn上のデータの反
転データを表す論理電圧を搬送する。読出し動作の間、
アドレス指定されたメモリセルからのデータはセンスア
ンプ12にラッチされる。このラッチされたデータは信
号ラインLIO及びLIO_にも現れている。データア
ンプ10は次に読出し動作の間は信号ラインLIO及び
LIO_における変化を予昇電圧のレベルから、アドレ
ス指定されたメモリセルから読出されているデータを表
すレベルまで増幅する。書込み動作の場合にはセンスア
ンプ12が書込み動作の間、信号ラインLIO及びLI
O_上のデータの適切なセンス(sense)を決定し、この
データを選択されたセンスアンプのビットラインBit
n及びBitn_に搬送する。
おける動作のタイミングチャートを示す。図2の(a) に
は信号ラインLIO及びLIO_の信号の大きさを表す
波形が示されている。図2の(b) には均一化制御信号ラ
インLIOEQの信号の大きさを表す波形が示されてい
る。図2の(b) に示されるように、均一化制御信号ライ
ンLIOEQは初期スタンバイ時には論理高電圧レベル
になっている。このスタンバイ時の間、均一化制御信号
ラインLIOEQが論理高電圧のレベルにある時にはト
ランジスタM1,M2,M3は全てONであり、信号ラ
インLIO及びLIO_は共にトランジスタの閾値電圧
VTよりは小さいが電源電圧VCCのレベルに等しい電
圧レベルに電圧予昇されている。
間、信号ラインLIO及びLIO_のレベルはメモリ動
作の間におけるアドレス指定されたメモリセルから読出
されたり又は書込まれるデータに基づき、電圧予昇され
たレベルから変化する。第1及びそれに続くメモリアク
セス動作の後、均一化制御信号ラインLIOEQは次に
論理高電圧のレベルに立ち上げられてトランジスタM
1,M2,M3をONし、次のメモリアクセス動作の前
に信号ラインLIO及びLIO_のレベルを予昇電圧す
るとともに均一化する。しかし、図2に示されるよう
に、高速アクセスメモリにおける典型的な電圧予昇動作
の間、電圧予昇サイクルは信号ラインLIO及びLIO
_のレベルをVCC−VTに等しいレベルまで電圧予昇
するのに十分な時間、継続されない。図2の(a) に示さ
れるように、高速アクセスメモリデバイスでは電圧予昇
サイクルの継続時間が制限されるので、信号ラインLI
O及びLIO_の予昇電圧レベルは電圧予昇時間を越え
ると、初期のVCC−VTレベルから低下する。この低
下は制限された電圧レベルの範囲において操作されるこ
とが最適であるデータアンプ10の動作に問題を引き起
こすことがある。この最適の範囲から外れた動作はデー
タアンプ10の動作に遅延を招く。
の数回のメモリアクセス動作の後、電圧予昇サイクルの
継続が制限されることに起因し、信号ラインLIO及び
LIO_は各メモリアクセス動作の前に十分に均一化さ
れない。この均一化レベルは信号ラインLIO及びLI
O_の予昇電圧のレベルが電源電圧VCCの1/2に達
するレベルまで低下しないと許容されることがない。予
昇電圧のレベルがこのレベルまで低下すると、図1に示
される均一化及び電圧予昇回路は電圧予昇サイクルの間
に信号ラインLIO及びLIO_をこのレベルまで均一
化することができる。しかし、初期の電圧予昇サイクル
の間に信号ラインLIO及びLIO_が均一化されない
ことは初期のメモリアクセス動作の間に機能的な問題を
引き起こすことがある。
はメモリ回路における各メモリアクセス動作の間にロー
カル入力/出力(LIO)信号ラインを電圧予昇すると
ともに均一化する。均一化及び電圧予昇回路はローカル
電圧回路を含み、これはスタンバイ時の間にはLIO信
号ラインのレベルをスタンバイ電圧レベルに維持する。
好ましくは、スタンバイ電圧レベルは電源電圧VCCの
1/2にほぼ等しい。別々の電圧予昇及び均一化回路が
含まれていて、メモリアクセス動作とメモリアクセス動
作との間において複数のLIO信号ラインを電圧予昇す
るとともに均一化する。電圧予昇の期間の間、予昇電圧
制御信号LIOPCはメモリアクセス動作とメモリアク
セス動作との間の所定の時間、論理高電圧レベルである
ことが好ましく、これによって一定のパルス幅に形成で
きるとともに、LIO信号を公知の予昇電圧のレベルに
立ち上げることができる。LIO信号は電圧予昇及び均
一化の期間の間、スタンバイ電圧に電圧V(t)を加え
た公知のレベルに予昇電圧される。電圧V(t)は予昇
電圧制御信号LIOPCの一定のパルス幅の継続時間に
依存する。
路内の1又は複数の信号ラインを電圧予昇する方法は、
信号ラインを電源電圧のレベルよりも小さいスタンバイ
電圧のレベルに維持する工程と、メモリ回路への各メモ
リアクセス動作の前に信号ラインをスタンバイ電圧のレ
ベルよりも大きくかつ電源電圧のレベルよりも小さい予
昇電圧のレベルに電圧予昇する工程とを含む。この方法
はさらにメモリ回路への各メモリアクセス動作の前に信
号ラインを予昇電圧のレベルに均一化する工程を含む。
スタンバイ電圧のレベルは好ましくは電源電圧のレベル
のほぼ1/2である。電圧予昇の工程は一定の継続時間
の間、実行される。
回路内の1又は複数の信号ラインを電圧予昇する装置
は、メモリ回路に対する読出し及び書込みに用いられる
1又は複数の信号ラインと、信号ラインに接続され、ス
タンバイ時間の間は電源電圧のレベルよりも小さいスタ
ンバイ電圧のレベルに信号ラインを維持するスタンバイ
回路と、信号ラインに接続され、メモリ回路に対する各
メモリアクセス動作の前に信号ラインをスタンバイ電圧
のレベルよりも大きく電源電圧のレベルよりも小さい予
昇電圧のレベルに電圧予昇する電圧予昇回路とを含む。
スタンバイ回路及び電圧予昇回路は共にさらに電源電圧
の印加端子に接続されている。この装置は更にメモリ回
路に対する各メモリアクセス動作の前に信号ラインをス
タンバイ電圧のレベルに均一化する均一化回路を含む。
電圧予昇回路は更に一定のパルス幅を有する予昇電圧制
御信号の入力端子に接続され、電圧予昇回路は予昇電圧
制御信号に対応して動作する。スタンバイ回路は更にス
タンバイ制御信号の入力端子に接続され、均一化回路は
更に均一化制御信号の入力端子に接続されている。
モリ回路は、複数のロウと複数のカラムとに配列された
複数のメモリセルと、各対がメモリセルに対応して設け
られる複数対の信号ラインと、信号ラインに接続され、
信号ラインをスタンバイ期間の間は信号ラインを電源電
圧のレベルよりも小さいスタンバイ電圧のレベルに維持
するスタンバイ回路と、信号ラインに接続され、各メモ
リアクセスの前に信号ラインをスタンバイ電圧のレベル
より大きくかつ電源電圧のレベルより小さい予昇電圧の
レベルに電圧予昇する電圧予昇回路とを含む。このメモ
リ回路は更に信号ラインに接続され、メモリ回路に対す
る各メモリアクセス動作の前に信号ラインをスタンバイ
電圧のレベルに均一化する均一化回路を含む。スタンバ
イ電圧のレベルは好ましくは電源電圧のほぼ1/2であ
る。電圧予昇回路は更に一定のパルス幅を有する予昇電
圧制御信号の入力端子に接続され、電圧予昇回路は予昇
電圧制御信号に対応して動作する。スタンバイ回路は更
にスタンバイ制御信号の入力端子に接続され、均一化回
路は更に均一化制御信号の入力端子に接続されている。
スタンバイ回路及び電圧予昇回路は共にさらに電源電圧
の印加端子に接続されている。スタンバイ回路は電圧発
生回路を含む。この電圧発生回路は相互に等しい抵抗値
を有する第1の抵抗及び第2の抵抗を有する分圧回路を
含むのが好ましい。信号ラインは好ましくはローカル入
力/出力信号ラインである。メモリ回路は好ましくはS
DRAM回路である。他方、メモリ回路はSRAM、D
RRAM、DDRAMを含む他の方式のメモリ回路とす
ることもできる。
モリ回路は、複数のロウと複数のカラムとに配列された
複数のメモリセルと、各対がメモリセルに対応して設け
られる複数対の信号ラインと、信号ラインと電源電圧の
印加端子とに接続され、スタンバイ期間の間は信号ライ
ンを電源電圧のレベルよりも小さいスタンバイ電圧のレ
ベルに維持する分圧回路を含むスタンバイ回路と、信号
ラインと電源電圧の印加端子とに接続され、各メモリア
クセスの前に信号ラインをスタンバイ電圧のレベルより
大きくかつ電源電圧のレベルより小さい予昇電圧のレベ
ルに電圧予昇する電圧予昇回路と、信号ラインに接続さ
れ、各メモリアクセス動作の前に信号ラインをスタンバ
イ電圧のレベルに均一化する均一化回路とを含む。電圧
予昇回路は更に一定のパルス幅を有する予昇電圧制御信
号の入力端子に接続され、電圧予昇回路は予昇電圧制御
信号に対応して動作する。スタンバイ電圧のレベルは好
ましくは電源で圧のレベルのほぼ1/2である。
はスタンバイモードの間、信号ラインLIO及びLIO
_のレベルをスタンバイ電圧のレベルに維持するローカ
ル電圧発生回路を含む。好ましくは、スタンバイ電圧の
レベルは電源電圧VCCのほぼ1/2である。スタンバ
イ制御信号LIOSBは電圧発生回路を制御し、スタン
バイ期間の間、信号ラインLIO及びLIO_をスタン
バイ電圧のレベルに維持するために用いられる。別々の
電圧予昇回路及び均一化回路はメモリアクセス動作とメ
モリアクセス動作との間に信号ラインLIO及びLIO
_を電圧予昇し均一化するために含まれている。電圧予
昇回路は予昇電圧制御信号LIOPCによって制御さ
れ、均一化回路は均一化制御信号LIOEQによって制
御される。電圧予昇サイクルの間、予昇電圧制御信号L
IOPCは所定の時間、論理高電圧のレベルであるのが
好ましい。予昇電圧制御信号LIOPCは一定のパルス
幅であるので、信号ラインLIO及びLIO_はスタン
バイ電圧に電圧V(t)を加えた公知のレベルに昇電圧
される。この電圧V(t)は電圧予昇回路内のトランジ
スタの大きさと予昇電圧制御信号LIOPCのパルスの
継続時間の関数である。均一化の間、均一化制御信号L
IOEQは所定の時間、論理高電圧のレベルであるのが
好ましい。信号ラインLIO及びLIO_ はスタンバ
イ電圧の近傍で動作するので、上述のように及び図1に
示されるように、従来技術における電圧予昇及び均一化
回路に比し、信号ラインLIO及びLIO_ のレベル
を均一化するに必要な時間は比較的短い。従って、各メ
モリアクセスとメモリアクセスの動作の間において、信
号ラインLIO及びLIO_はたとえ初期のメモリアク
セス動作であっても共に予昇電圧のレベルに昇電圧され
る。これはデータアンプがより最適な範囲で効率よく動
作することを許容する。
一化及び電圧予昇回路を実施するメモリ回路の関連する
部分が示されている。説明の簡単化のため、図3には本
発明の好ましい実施の形態のメモリ回路の関連する部分
のみを示している。しかし、図3に示されるメモリ回路
がメモリセルアレイ及びそれに対応する回路要素を含む
他の多くの従来の部品を含んでいることは当業者には明
らかであろう。均一化及び電圧予昇回路100は電圧予
昇回路20、均一化回路30及び電圧発生回路40を含
む。電圧予昇回路20はトランジスタM10、M20を
含む。トランジスタM10、M20のドレインは共に電
源電圧VCCに接続されている。トランジスタM10、
M20のゲートは共に予昇電圧制御信号LIOPCの入
力端子に接続されている。均一化回路30はトランジス
タM30を含む。トランジスタM10のソースはトラン
ジスタM30のドレインと信号ラインLIOに接続され
ている。トランジスタM20のソースはとトランジスタ
M30のソースと信号ラインLIO_に接続されてい
る。信号ラインLIO及びLIO_は共にデータアンプ
50とセンスアンプ60とに接続されている。上述のよ
うに、信号ラインLIOはメモリアクセス動作の間、ア
ドレス指定されたメモリセルから読出された又メモリセ
ルに書込まれるべきデータを表す論理値を搬送する。信
号ラインLIO_はメモリアクセス動作の間、信号ライ
ンLIO上のデータの反転データを表す論理値を搬送す
る。センスアップ60はビットラインBitn、Bit
n_に接続されている。ビットラインBitn_はビッ
トラインBitn上のデータの反転データを表す論理値
を搬送する。読出し動作の間、アドレス指定されたメモ
リセルのデータはセンスアンプ60にラッチされる。ま
た、このラッチされたデータは信号ラインLIO及びL
IO_にも現れる。データアンプ50は次に読出し動作
の間、信号ラインLIO及びLIO_における変化を予
昇電圧レベルから、メモリセルから読出されたデータを
表すレベルに増幅する。書込み動作の間、センスアップ
60は書込み動作の間における信号ラインLIO及びL
IO_上のデータの適切なセンスを決定し、このデータ
を選択されたセンスアンプのビットラインBitn、B
itn_に伝送する。
LIOに接続されている。トランジスタM50のソース
は信号ラインLIO_に接続されている。トランジスタ
M40、M50のゲートは共にスタンバイ制御信号LI
OSBの入力端子に接続されている。トランジスタM4
0、M50のドレインは共に抵抗R10の第1の終端及
び抵抗R20の第1の終端に接続されている。抵抗R1
0の第2の終端は電源電圧VCCに接続されている。抵
抗R20の第2の終端は接地されている。ローカル電圧
回路40は好ましくは抵抗R10、R20に構成される
分圧器を含む。抵抗R10、R20の第1の終端によっ
て形成されたノードはスタンバイ電圧のレベルを与え
る。好ましくは、抵抗R10、R20の第1の終端にお
いてスタンバイ電圧のレベルが電源電圧VCCのほぼ1
/2となるように抵抗R10、R20は等しい抵抗値で
ある。
タンバイ制御信号LIOSBは好ましくは論理高電圧の
レベルである。スタンバイ期間の間、スタンバイ制御信
号LIOSBが論理高電圧のレベルになると、トランジ
スタM40、M50が共にONとなり、信号ラインLI
O及びLIO_はスタンバイ電圧のレベルに維持され
る。非スタンバイ期間の間、スタンバイ制御信号LIO
SBが論理低電圧のレベルであり、トランジスタM4
0、M50が共にOFFされ、信号ラインLIO及びL
IO_は電圧予昇期間の間に電圧予昇回路29及び均一
化回路30によって制御され、読出し書込み期間の間に
メモリ回路内の他の回路によってメモリアクセス動作が
制御される。
セスの動作の間において、電圧予昇期間の間には予昇電
圧制御信号LIOPCが好ましくは所定の期間、論理高
電圧のレベルとなる。予昇電圧制御信号LIOPCが論
理高電圧のレベルになると、トランジスタM10、M2
0が共にONされ、信号ラインLIO及びLIO_が各
メモリアクセス動作の前に昇電圧される。また、メモリ
アクセスとメモリアクセスの動作の間、均一化制御信号
LIOEQは好ましく所定の期間、論理高電圧のレベル
にある。均一化制御信号LIOEQが論理高電圧のレベ
ルになると、トランジスタM30がONされ、信号ライ
ンLIO及びLIO_に分配して電圧を与えることによ
って信号ラインLIO及びLIO_が均一化される。
IOPCは所定の期間、論理高電圧レベルにある。予昇
電圧制御信号LIOPCは一定のパルス幅であるので、
信号ラインLIO及びLIO_は各予昇電圧の期間の
間、スタンバイ電圧のレベルに電圧V(t)を加えた電
圧レベルに電圧予昇される。この電圧V(t)はトラン
ジスタの大きさと予昇電圧制御信号LIOPCのパルス
の継続時間の関数である。予昇電圧制御信号LIOPC
の一定のパルス幅に起因し、及び信号ラインLIO及び
LIO_が好ましくはスタンバイ電圧レベルの等しいレ
ベルの近傍で動作を開始するので、信号ラインLIO及
びLIO_の予昇電圧レベルの変動は最小化される。
及び電圧予昇回路の動作のタイミングチャートを示す。
図4(a)には信号ラインLIO及びLIO_の値を表
す波形を示す。図4(b)には均一化制御信号ラインL
IOEQの値を表す波形を示す。図4(c)には予昇電
圧制御信号ラインLIOPCの値を表す波形を示す。図
4(d)はスタンバイ制御信号ラインLIOSBの値を
表す波形を示す。
制御信号ラインLIOSBは最初のスタンバイサイクル
の間、論理高電圧のレベルであり、トランジスタM4
0、M50がONされ、図4(a)に示される信号ライ
ンLIO及びLIO_がスタンバイ電圧レベルに維持さ
れる。好ましくは、スタンバイ電圧のレベルは電源電圧
VCCのほぼ1/2である。また、この初期のスタンバ
イサイクルの間、均一化制御信号ラインLIOEQは論
理高電圧のレベルにあり、トランジスタM30がONさ
れ、信号ラインLIO及びLIO_が均一化された電圧
レベルに維持される。スタンバイサイクルの終期におい
て、最初の電圧予昇期間の間にはメモリ回路が最初のメ
モリアクセス動作のための準備がなされると、予昇電圧
制御信号ラインLIOPCが論理高電圧のレベルに立ち
上がり、スタンバイ制御信号ラインLIOSBは論理低
電圧のレベルに立ち下げられる。予昇電圧制御信号ライ
ンLIOPCが論理高電圧のレベルに立ち上がると、ト
ランジスタM10、M20がONされ、信号ラインLI
O及びLIO_がスタンバイ電圧のレベルを越える電圧
レベルに立ち上げられる。上述のように、各電圧予昇の
期間の間、信号ラインLIO及びLIO_はスタンバイ
電圧に電圧V(t)を加えた電圧レベルに立ち上げられ
る。ここで、電圧V(t)は電圧予昇の継続期間に依存
する。電圧予昇期間の終期において、信号ラインLIO
及びLIO_ がスタンバイ電圧に電圧V(t)を加え
た予昇電圧レベルになると、予昇電圧制御信号LIOP
C及び均一化制御信号LIOEQが共に論理低電圧のレ
ベルに立ち下げられ、トランジスタM10、M20、M
30はOFFされる。
間、信号ラインLIO及びLIO_の値は次にメモリ動
作の間における読出され又は書込まれるべきデータに基
づいて予昇電圧のレベルから変化する。第1及びこれに
続くメモリアクセス動作の後、均一化制御信号ラインL
IOEQ及び予昇電圧制御信号ラインLIOPCは所定
の期間の間、論理高電圧のレベルに立ち上げられ、信号
ラインLIO及びLIO_は共にスタンバイ電圧のレベ
ルに維持される。
間において、予昇電圧制御信号ラインLIOPCは一定
の期間、論理高電圧レベルに立ち上げられる。これは信
号ラインLIO及びLIO_がスタンバイ電圧のレベル
に電圧V(t)を加えた公知のレベルに予昇電圧される
ことを可能にする。また、均一化制御信号ラインLIO
EQは所定の時間、論理高電圧のレベルにある。信号ラ
インLIO及びLIO_がスタンバイ電圧のレベルに等
しいレベルの近傍で動作をするので、信号ラインLIO
及びLIO_は比較的短い期間で均一化される。従っ
て、メモリアクセスとメモリアクセスの動作の間におい
て、信号ラインLIO及びLIO_は各メモリアクセス
動作の前に公知の予昇電圧のレベルに電圧予昇され、デ
ータアンプが最適な範囲内において効率よく動作するの
を可能にする。
にすべく特定の実施の形態に用いて詳細に説明された。
ここで、特定の実施の形態の説明は本発明の請求の範囲
を限定するものではない。本発明の精神及び特徴を逸脱
することなく、図示された実施の形態を改良できること
は当業者には明らかであろう。特に、本発明の好ましい
実施の形態はSDRAMにおいて実施されたが、本発明
の技術が他の適切なメモリ回路において容易に実施でき
ることは当業者には明白である。
圧予昇回路を示す概略構成図である。
動作の間における信号ラインLIO及びLIO_と
(b)は、信号ラインLIOEQの信号波形を示す図で
ある。
M回路における均一化及び電圧予昇回路を示す概略構成
図である。
動作の間における信号ラインLIO及びLIO_、
(b)は、信号ラインLIOEQ、(c)は、信号ライ
ンLIOPC及び(d)は、信号ラインLIOSBの信
号波形を示す図である。
Claims (26)
- 【請求項1】 メモリ回路内の1又は複数の信号ライン
を予昇電圧する方法であって: (a). スタンバイ期間の間に、信号ラインを電源電圧の
レベルよりも小さいスタンバイ電圧のレベルに維持する
工程と; (b). メモリ回路への各メモリアクセス動作の前に信号
ラインをスタンバイ電圧のレベルよりも大きくかつ電源
電圧のレベルよりも小さい予昇電圧のレベルに電圧予昇
する工程と、を備えたことを特徴とするメモリ回路の信
号ライン電圧予昇方法。 - 【請求項2】 メモリ回路への各メモリアクセス動作の
前に信号ラインを予昇電圧のレベルに均一化する工程を
さらに備えた請求項1記載のメモリ回路の信号ライン電
圧予昇方法。 - 【請求項3】 スタンバイ電圧のレベルが電源電圧のレ
ベルのほぼ1/2である請求項2記載のメモリ回路の信
号ライン電圧予昇方法。 - 【請求項4】 電圧予昇の工程が一定の継続時間の間、
実行される請求項1記載のメモリ回路の信号ライン電圧
予昇方法。 - 【請求項5】 メモリ回路内の1又は複数の信号ライン
を電圧予昇する装置であって: (a). メモリ回路に対する読出し及び書込みに用いられ
る1又は複数の信号ラインと; (b). 信号ラインに接続され、スタンバイ時間の間は電
源電圧のレベルよりも小さいスタンバイ電圧のレベルに
信号ラインを維持するスタンバイ回路と; (c). 信号ラインに接続され、メモリ回路に対する各メ
モリアクセス動作の前に信号ラインをスタンバイ電圧の
レベルよりも大きく電源電圧のレベルよりも小さい予昇
電圧のレベルに電圧予昇する電圧予昇回路と; を備えた
ことを特徴とするメモリ回路の信号ライン電圧予昇装
置。 - 【請求項6】 スタンバイ回路及び電圧予昇回路が共に
さらに電源電圧を受けるために接続されている請求項5
記載のメモリ回路の信号ライン電圧予昇装置。 - 【請求項7】 信号ラインに接続され、メモリ回路に対
する各メモリアクセス動作の前に信号ラインを予昇電圧
のレベルに均一化する均一化回路を更に備えた請求項5
記載のメモリ回路の信号ライン電圧予昇装置。 - 【請求項8】 スタンバイ電圧のレベルが電源電圧のレ
ベルのほぼ1/2である請求項7記載のメモリ回路の信
号ライン電圧予昇装置。 - 【請求項9】 電圧予昇回路が更に一定のパルス幅を有
する予昇電圧制御信号を受け取るために接続され、電圧
予昇回路が予昇電圧制御信号に対応して動作するように
なした請求項8記載のメモリ回路の信号ライン電圧予昇
装置。 - 【請求項10】 スタンバイ回路が更にスタンバイ制御
信号を受け取るために接続され、均一化回路が更に均一
化制御信号を受け取るために接続されている請求項9記
載のメモリ回路の信号ライン電圧予昇装置。 - 【請求項11】 (a).複数のロウと複数のカラムとに配
列された複数のメモリセルと; (b). 各対が各メモリセルに対応して設けられる複数対
の信号ラインと; (c). 信号ラインに接続され、信号ラインをスタンバイ
期間の間は信号ラインを電源電圧のレベルよりも小さい
スタンバイ電圧のレベルに維持するスタンバイ回路と; (d). 信号ラインに接続され、各メモリアクセス動作の
前に信号ラインをスタンバイ電圧のレベルより大きくか
つ電源電圧のレベルより小さい予昇電圧のレベルに電圧
予昇する電圧予昇回路と; を備えたことを特徴とするメ
モリ回路。 - 【請求項12】 信号ラインに接続され、メモリ回路に
対する各メモリアクセス動作の前に信号ラインを予昇電
圧のレベルに均一化する均一化回路をさらに備えた請求
項11記載のメモリ回路。 - 【請求項13】 スタンバイ電圧のレベルが電源電圧の
ほぼ1/2である請求項12記載のメモリ回路。 - 【請求項14】 電圧予昇回路が更に一定のパルス幅を
有する予昇電圧制御信号を受け取るために接続され、電
圧予昇回路が予昇電圧制御信号に対応して動作するよう
になした請求項13記載のメモリ回路。 - 【請求項15】 スタンバイ回路は更にスタンバイ制御
信号を受け取るために接続され、均一化回路は更に均一
化制御信号を受け取るために接続されている請求項14
記載のメモリ回路。 - 【請求項16】 スタンバイ回路及び電圧予昇回路は共
にさらに電源電圧の印加端子に接続されている請求項1
5記載のメモリ回路。 - 【請求項17】 スタンバイ回路が電圧発生回路を含む
請求項16記載のメモリ回路。 - 【請求項18】 電圧発生回路が相互に等しい抵抗値の
第1の抵抗及び第2の抵抗を有する分圧回路を含む請求
項17記載のメモリ回路。 - 【請求項19】 信号ラインがローカル入力/出力信号
ラインである請求項17記載のメモリ回路。 - 【請求項20】 メモリ回路がSDRAM回路である請
求項19記載のメモリ回路。 - 【請求項21】 メモリ回路がSRAM回路である請求
項19記載のメモリ回路。 - 【請求項22】 メモリ回路がDRRAM回路である請
求項19記載のメモリ回路。 - 【請求項23】 メモリ回路がDDRAM回路である請
求項19記載のメモリ回路。 - 【請求項24】 (a).複数のロウと複数のカラムとに配
列された複数のメモリセルと; (b). 各対が各メモリセルに対応して設けられる複数対
の信号ラインと; (c). 信号ラインと電源電圧を受けるために接続され、
スタンバイ期間の間は信号ラインを電源電圧のレベルよ
りも小さいスタンバイ電圧のレベルに維持する分圧回路
を含むスタンバイ回路と; (d). 信号ラインと電源電圧を受けるために接続され、
各メモリアクセス動作の前に信号ラインをスタンバイ電
圧のレベルより大きくかつ電源電圧のレベルより小さい
予昇電圧のレベルに電圧予昇する電圧予昇回路と; (e). 信号ラインに接続され、各メモリアクセス動作の
前に信号ラインを予昇電圧のレベルに均一化する均一化
回路と; を備えたことを特徴とするメモリ回路。 - 【請求項25】 電圧予昇回路は更に一定のパルス幅を
有する予昇電圧制御信号を受け取るために接続され、電
圧予昇回路が予昇電圧制御信号に対応して動作するよう
になした請求項24記載のメモリ回路。 - 【請求項26】 スタンバイ電圧のレベルが電源電圧レ
ベルのほぼ1/2である請求項25記載のメモリ回路。
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