JP2000357393A - メモリ回路のローカル入力／出力信号ラインの電圧予昇及び均一化方法とその装置 - Google Patents
メモリ回路のローカル入力／出力信号ラインの電圧予昇及び均一化方法とその装置Info
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Abstract
(57)【要約】
【課題】 メモリ回路内の各メモリアクセス動作間にロ
ーカル入力／出力（ＬＩＯ）信号ラインを予昇電圧及び
均一化する均一化及び電圧予昇回路。 【解決手段】 均一化及び電圧予昇回路にローカル電圧
回路を設け、スタンバイ時の間にはＬＩＯ信号ラインを
スタンバイ電圧レベルに維持する。好ましくは、スタン
バイ電圧レベルは、電源電圧ＶＣＣの約１／２である。
別々の電圧予昇及び均一化回路が含まれていて、各メモ
リアクセス動作の間において、ＬＩＯ信号ラインを電圧
予昇するとともに均一化する。電圧予昇期間の間、予昇
電圧制御信号ＬＩＯＰＣは各メモリアクセス動作の間の
所定時間に論理高電圧レベルであることが好ましく、こ
れによって一定のパルス幅に形成できるとともに、ＬＩ
Ｏ信号を公知の予昇電圧のレベルに立ち上げることがで
きる。ＬＩＯ信号は電圧予昇及び均一化の期間の間、ス
タンバイ電圧に電圧Ｖ（ｔ）を加えた公知のレベルに予
昇電圧される。電圧Ｖ（ｔ）は予昇電圧制御信号ＬＩＯ
ＰＣの一定のパルス幅の継続時間に依存する。
ーカル入力／出力（ＬＩＯ）信号ラインを予昇電圧及び
均一化する均一化及び電圧予昇回路。 【解決手段】 均一化及び電圧予昇回路にローカル電圧
回路を設け、スタンバイ時の間にはＬＩＯ信号ラインを
スタンバイ電圧レベルに維持する。好ましくは、スタン
バイ電圧レベルは、電源電圧ＶＣＣの約１／２である。
別々の電圧予昇及び均一化回路が含まれていて、各メモ
リアクセス動作の間において、ＬＩＯ信号ラインを電圧
予昇するとともに均一化する。電圧予昇期間の間、予昇
電圧制御信号ＬＩＯＰＣは各メモリアクセス動作の間の
所定時間に論理高電圧レベルであることが好ましく、こ
れによって一定のパルス幅に形成できるとともに、ＬＩ
Ｏ信号を公知の予昇電圧のレベルに立ち上げることがで
きる。ＬＩＯ信号は電圧予昇及び均一化の期間の間、ス
タンバイ電圧に電圧Ｖ（ｔ）を加えた公知のレベルに予
昇電圧される。電圧Ｖ（ｔ）は予昇電圧制御信号ＬＩＯ
ＰＣの一定のパルス幅の継続時間に依存する。
Description
【０００１】
【発明の属する技術分野】本発明はメモリ回路の分野に
関する。特に、本発明はメモリ回路における信号ライン
の電圧予昇及び均一化の分野に関する。
関する。特に、本発明はメモリ回路における信号ライン
の電圧予昇及び均一化の分野に関する。
【０００２】この出願は、35U.S.C.119(e)により、１９
９９年４月６日に出願され、「メモリ回路のローカル入
力／出力信号ラインの電圧予昇及び均一化方法とその装
置」"METHOD OF AND APPARATUS FOR PRECHARGING AND E
QUALIZING LOCAL INPUT/OUTPUT SIGNAL LINES WITHIN A
MEMORY CIRCUIT" という名称の出願中である仮出願出
願番号60/127,982 の優先権を主張する。この仮出願は
また、ここで参照として組入れられている。
９９年４月６日に出願され、「メモリ回路のローカル入
力／出力信号ラインの電圧予昇及び均一化方法とその装
置」"METHOD OF AND APPARATUS FOR PRECHARGING AND E
QUALIZING LOCAL INPUT/OUTPUT SIGNAL LINES WITHIN A
MEMORY CIRCUIT" という名称の出願中である仮出願出
願番号60/127,982 の優先権を主張する。この仮出願は
また、ここで参照として組入れられている。
【０００３】
【従来の技術】ランダムアクセスメモリ（ＲＡＭ）は電
気的なシステムにおいてシステム内の他の部品によって
使用されるデータを格納するために使用される部品であ
る。ダイナミックＲＡＭ（ＤＲＡＭ）はＲＡＭの１つの
方式であって、キャパシタ方式のデータ格納に使用さ
れ、ＤＲＡＭ内に格納されたデータを保持するためには
定期的にリフレッシュを行うことが要求される。スタテ
ィックＲＡＭ（ＳＲＡＭ）はＲＡＭの他の方式であっ
て、電力が供給されている限り、ＳＲＡＭ内に格納され
たデータは保持される。ＳＲＡＭは格納されたデータを
保持するために定期的なリフレッシュを必要としない。
気的なシステムにおいてシステム内の他の部品によって
使用されるデータを格納するために使用される部品であ
る。ダイナミックＲＡＭ（ＤＲＡＭ）はＲＡＭの１つの
方式であって、キャパシタ方式のデータ格納に使用さ
れ、ＤＲＡＭ内に格納されたデータを保持するためには
定期的にリフレッシュを行うことが要求される。スタテ
ィックＲＡＭ（ＳＲＡＭ）はＲＡＭの他の方式であっ
て、電力が供給されている限り、ＳＲＡＭ内に格納され
たデータは保持される。ＳＲＡＭは格納されたデータを
保持するために定期的なリフレッシュを必要としない。
【０００４】ＲＡＭは一般的にシステム内においてアド
レス指定可能な複数のブロックに構成され、各々は所定
数のメモリセルを含んでいる。ＲＡＭ内の各メモリセル
は１ビットの情報を表している。この複数のメモリセル
はロウとカラムとに配列されている。複数のメモリセル
の各カラムは１ワードを構成している。１つのロウ内の
各メモリセルは同一のワードラインに接続され、ワード
ラインはそのロウ内の複数のメモリセルをアクティブな
状態にするために用いられる。また、メモリブロックの
各カラム内のメモリセルは一対のビットラインに各々接
続されている。これらのビットラインはまたローカル入
力／出力（ＬＩＯ）ラインに接続されている。これらの
ローカル入力／出力ラインはアクティブな状態にあるメ
モリアレイからデータを読み出したり又アクティブな状
態にあるメモリアレイにデータを書込むために用いられ
る。一対のビットラインは１つのビットラインと１つの
反転ビットラインを含む。従って、１つのメモリセルは
対応するワードラインと一対のビットラインとをアクテ
ィブな状態にすることによってアクセスされる。
レス指定可能な複数のブロックに構成され、各々は所定
数のメモリセルを含んでいる。ＲＡＭ内の各メモリセル
は１ビットの情報を表している。この複数のメモリセル
はロウとカラムとに配列されている。複数のメモリセル
の各カラムは１ワードを構成している。１つのロウ内の
各メモリセルは同一のワードラインに接続され、ワード
ラインはそのロウ内の複数のメモリセルをアクティブな
状態にするために用いられる。また、メモリブロックの
各カラム内のメモリセルは一対のビットラインに各々接
続されている。これらのビットラインはまたローカル入
力／出力（ＬＩＯ）ラインに接続されている。これらの
ローカル入力／出力ラインはアクティブな状態にあるメ
モリアレイからデータを読み出したり又アクティブな状
態にあるメモリアレイにデータを書込むために用いられ
る。一対のビットラインは１つのビットラインと１つの
反転ビットラインを含む。従って、１つのメモリセルは
対応するワードラインと一対のビットラインとをアクテ
ィブな状態にすることによってアクセスされる。
【０００５】同期型ＤＲＡＭ（ＳＤＲＡＭ）は入力／出
力信号がシステムクロックのアクティブな立ち上がり端
又は立ち下がり端に同期するように同期メモリシステム
内において動作する。大部分のＳＤＲＡＭはバーストモ
ードにおいてカラムアドレスを自動的に生成することに
よって高速データ伝送速度でもってバーストデータを同
期的に与えてＳＤＲＡＭにデータを格納したり、ＳＤＲ
ＡＭからデータを取出すことができる。この書込みバー
ストシーケンスにおけるいかなるデータもデバイス内に
書込まれないようにシステムによってマスクされること
ができる。このマスク機能は代表的には専用のピンを通
してＳＤＲＡＭに与えられるマスク制御信号によって制
御される。
力信号がシステムクロックのアクティブな立ち上がり端
又は立ち下がり端に同期するように同期メモリシステム
内において動作する。大部分のＳＤＲＡＭはバーストモ
ードにおいてカラムアドレスを自動的に生成することに
よって高速データ伝送速度でもってバーストデータを同
期的に与えてＳＤＲＡＭにデータを格納したり、ＳＤＲ
ＡＭからデータを取出すことができる。この書込みバー
ストシーケンスにおけるいかなるデータもデバイス内に
書込まれないようにシステムによってマスクされること
ができる。このマスク機能は代表的には専用のピンを通
してＳＤＲＡＭに与えられるマスク制御信号によって制
御される。
【０００６】一般的に、メモリブロック内のメモリセル
に対するアクセス動作が実行される前に、メモリブロッ
ク内のビットライン対又はＬＩＯ信号ラインは全て特定
の電圧レベルに予昇される。メモリアクセス動作には書
込み及び読出しの双方が含まれる。電圧予昇の動作はビ
ットラインの電圧レベルを公知のレベルに均一化してメ
モリセルへのデータ書込みの信頼性を高めるとともに、
セルから読出されるデータの高速な検知を可能にするこ
とである。１つのカラム内の全てのメモリセルには同一
のＬＩＯ信号ラインの対が用いられているので、各メモ
リ動作の前にビットラインが電圧予昇又は均一化されて
いないと、カラム内のメモリセルに対して高速アクセス
する場合にはＬＩＯ信号ラインがまず予昇電圧レベルか
ら公知の電圧レベルに均一化され、次に適切な論理電圧
レベルに持ち上げることが要求される。従って、メモリ
の動作を高速化するためには、メモリブロック内のＬＩ
Ｏ信号ラインが典型的には各メモリ動作の後に次のメモ
リ動作を予想して、特定の公知の電圧レベルに全て予昇
されている。これはメモリ動作の間、ＬＩＯ信号ライン
が適切な電圧レベルに確実に持ち上げられることを可能
にする。
に対するアクセス動作が実行される前に、メモリブロッ
ク内のビットライン対又はＬＩＯ信号ラインは全て特定
の電圧レベルに予昇される。メモリアクセス動作には書
込み及び読出しの双方が含まれる。電圧予昇の動作はビ
ットラインの電圧レベルを公知のレベルに均一化してメ
モリセルへのデータ書込みの信頼性を高めるとともに、
セルから読出されるデータの高速な検知を可能にするこ
とである。１つのカラム内の全てのメモリセルには同一
のＬＩＯ信号ラインの対が用いられているので、各メモ
リ動作の前にビットラインが電圧予昇又は均一化されて
いないと、カラム内のメモリセルに対して高速アクセス
する場合にはＬＩＯ信号ラインがまず予昇電圧レベルか
ら公知の電圧レベルに均一化され、次に適切な論理電圧
レベルに持ち上げることが要求される。従って、メモリ
の動作を高速化するためには、メモリブロック内のＬＩ
Ｏ信号ラインが典型的には各メモリ動作の後に次のメモ
リ動作を予想して、特定の公知の電圧レベルに全て予昇
されている。これはメモリ動作の間、ＬＩＯ信号ライン
が適切な電圧レベルに確実に持ち上げられることを可能
にする。
【０００７】図１には従来の技術において１対のＬＩＯ
信号ラインに対して均一化及び電圧予昇回路を提供する
ＳＤＲＡＭ回路の関連する部分が示されている。この均
一化及び電圧予昇回路は３つのトランジスタＭ１，Ｍ
２，Ｍ３を含んでいる。トランジスタＭ１，Ｍ２のドレ
インは共に電源電圧ＶＣＣに接続されている。トランジ
スタＭ１のソースはトランジスタＭ３のドレインと信号
ラインＬＩＯとに接続されている。トランジスタＭ２の
ソースはトランジスタＭ３のソースと信号ラインＬＩＯ
＿とに接続されている。トランジスタＭ１，Ｍ２，Ｍ３
のゲートは全て相互接続されるとともに均一化制御信号
ラインＬＩＯＥＱに接続されている。このメモリ回路に
おいて、均一化制御信号ラインＬＩＯＥＱはメモリアク
セス動作間のスタンバイ時及び電圧予昇時には論理高電
圧レベル(logical high voltage lebel)になっている。
他の全ての時には均一化制御信号ラインＬＩＯＥＱは論
理低電圧になっている。
信号ラインに対して均一化及び電圧予昇回路を提供する
ＳＤＲＡＭ回路の関連する部分が示されている。この均
一化及び電圧予昇回路は３つのトランジスタＭ１，Ｍ
２，Ｍ３を含んでいる。トランジスタＭ１，Ｍ２のドレ
インは共に電源電圧ＶＣＣに接続されている。トランジ
スタＭ１のソースはトランジスタＭ３のドレインと信号
ラインＬＩＯとに接続されている。トランジスタＭ２の
ソースはトランジスタＭ３のソースと信号ラインＬＩＯ
＿とに接続されている。トランジスタＭ１，Ｍ２，Ｍ３
のゲートは全て相互接続されるとともに均一化制御信号
ラインＬＩＯＥＱに接続されている。このメモリ回路に
おいて、均一化制御信号ラインＬＩＯＥＱはメモリアク
セス動作間のスタンバイ時及び電圧予昇時には論理高電
圧レベル(logical high voltage lebel)になっている。
他の全ての時には均一化制御信号ラインＬＩＯＥＱは論
理低電圧になっている。
【０００８】読出し及び書込み動作の間、信号ラインＬ
ＩＯはアドレス指定されたメモリセルから読出され、あ
るいは書込まれるべきデータを表す論理電圧を搬送す
る。読出し及び書込み動作の間、信号ラインＬＩＯ＿は
信号ラインＬＩＯのデータの反転データを表す論理電圧
を搬送する。信号ラインＬＩＯ及びＬＩＯ＿はデータア
ンプ１０とセンスアンプアレイ１２とに接続されてい
る。センスアンプ(sense amplifier)１２はビットライ
ンＢｉｔｎ及びＢｉｔｎ＿に接続されている。ビットラ
インＢｉｔｎ＿はビットラインＢｉｔｎ上のデータの反
転データを表す論理電圧を搬送する。読出し動作の間、
アドレス指定されたメモリセルからのデータはセンスア
ンプ１２にラッチされる。このラッチされたデータは信
号ラインＬＩＯ及びＬＩＯ＿にも現れている。データア
ンプ１０は次に読出し動作の間は信号ラインＬＩＯ及び
ＬＩＯ＿における変化を予昇電圧のレベルから、アドレ
ス指定されたメモリセルから読出されているデータを表
すレベルまで増幅する。書込み動作の場合にはセンスア
ンプ１２が書込み動作の間、信号ラインＬＩＯ及びＬＩ
Ｏ＿上のデータの適切なセンス(sense)を決定し、この
データを選択されたセンスアンプのビットラインＢｉｔ
ｎ及びＢｉｔｎ＿に搬送する。
ＩＯはアドレス指定されたメモリセルから読出され、あ
るいは書込まれるべきデータを表す論理電圧を搬送す
る。読出し及び書込み動作の間、信号ラインＬＩＯ＿は
信号ラインＬＩＯのデータの反転データを表す論理電圧
を搬送する。信号ラインＬＩＯ及びＬＩＯ＿はデータア
ンプ１０とセンスアンプアレイ１２とに接続されてい
る。センスアンプ(sense amplifier)１２はビットライ
ンＢｉｔｎ及びＢｉｔｎ＿に接続されている。ビットラ
インＢｉｔｎ＿はビットラインＢｉｔｎ上のデータの反
転データを表す論理電圧を搬送する。読出し動作の間、
アドレス指定されたメモリセルからのデータはセンスア
ンプ１２にラッチされる。このラッチされたデータは信
号ラインＬＩＯ及びＬＩＯ＿にも現れている。データア
ンプ１０は次に読出し動作の間は信号ラインＬＩＯ及び
ＬＩＯ＿における変化を予昇電圧のレベルから、アドレ
ス指定されたメモリセルから読出されているデータを表
すレベルまで増幅する。書込み動作の場合にはセンスア
ンプ１２が書込み動作の間、信号ラインＬＩＯ及びＬＩ
Ｏ＿上のデータの適切なセンス(sense)を決定し、この
データを選択されたセンスアンプのビットラインＢｉｔ
ｎ及びＢｉｔｎ＿に搬送する。
【０００９】図２には図１の均一化及び電圧予昇回路に
おける動作のタイミングチャートを示す。図２の(a) に
は信号ラインＬＩＯ及びＬＩＯ＿の信号の大きさを表す
波形が示されている。図２の(b) には均一化制御信号ラ
インＬＩＯＥＱの信号の大きさを表す波形が示されてい
る。図２の(b) に示されるように、均一化制御信号ライ
ンＬＩＯＥＱは初期スタンバイ時には論理高電圧レベル
になっている。このスタンバイ時の間、均一化制御信号
ラインＬＩＯＥＱが論理高電圧のレベルにある時にはト
ランジスタＭ１，Ｍ２，Ｍ３は全てＯＮであり、信号ラ
インＬＩＯ及びＬＩＯ＿は共にトランジスタの閾値電圧
ＶＴよりは小さいが電源電圧ＶＣＣのレベルに等しい電
圧レベルに電圧予昇されている。
おける動作のタイミングチャートを示す。図２の(a) に
は信号ラインＬＩＯ及びＬＩＯ＿の信号の大きさを表す
波形が示されている。図２の(b) には均一化制御信号ラ
インＬＩＯＥＱの信号の大きさを表す波形が示されてい
る。図２の(b) に示されるように、均一化制御信号ライ
ンＬＩＯＥＱは初期スタンバイ時には論理高電圧レベル
になっている。このスタンバイ時の間、均一化制御信号
ラインＬＩＯＥＱが論理高電圧のレベルにある時にはト
ランジスタＭ１，Ｍ２，Ｍ３は全てＯＮであり、信号ラ
インＬＩＯ及びＬＩＯ＿は共にトランジスタの閾値電圧
ＶＴよりは小さいが電源電圧ＶＣＣのレベルに等しい電
圧レベルに電圧予昇されている。
【００１０】第１及びそれに続くメモリアクセス動作の
間、信号ラインＬＩＯ及びＬＩＯ＿のレベルはメモリ動
作の間におけるアドレス指定されたメモリセルから読出
されたり又は書込まれるデータに基づき、電圧予昇され
たレベルから変化する。第１及びそれに続くメモリアク
セス動作の後、均一化制御信号ラインＬＩＯＥＱは次に
論理高電圧のレベルに立ち上げられてトランジスタＭ
１，Ｍ２，Ｍ３をＯＮし、次のメモリアクセス動作の前
に信号ラインＬＩＯ及びＬＩＯ＿のレベルを予昇電圧す
るとともに均一化する。しかし、図２に示されるよう
に、高速アクセスメモリにおける典型的な電圧予昇動作
の間、電圧予昇サイクルは信号ラインＬＩＯ及びＬＩＯ
＿のレベルをＶＣＣ−ＶＴに等しいレベルまで電圧予昇
するのに十分な時間、継続されない。図２の(a) に示さ
れるように、高速アクセスメモリデバイスでは電圧予昇
サイクルの継続時間が制限されるので、信号ラインＬＩ
Ｏ及びＬＩＯ＿の予昇電圧レベルは電圧予昇時間を越え
ると、初期のＶＣＣ−ＶＴレベルから低下する。この低
下は制限された電圧レベルの範囲において操作されるこ
とが最適であるデータアンプ１０の動作に問題を引き起
こすことがある。この最適の範囲から外れた動作はデー
タアンプ１０の動作に遅延を招く。
間、信号ラインＬＩＯ及びＬＩＯ＿のレベルはメモリ動
作の間におけるアドレス指定されたメモリセルから読出
されたり又は書込まれるデータに基づき、電圧予昇され
たレベルから変化する。第１及びそれに続くメモリアク
セス動作の後、均一化制御信号ラインＬＩＯＥＱは次に
論理高電圧のレベルに立ち上げられてトランジスタＭ
１，Ｍ２，Ｍ３をＯＮし、次のメモリアクセス動作の前
に信号ラインＬＩＯ及びＬＩＯ＿のレベルを予昇電圧す
るとともに均一化する。しかし、図２に示されるよう
に、高速アクセスメモリにおける典型的な電圧予昇動作
の間、電圧予昇サイクルは信号ラインＬＩＯ及びＬＩＯ
＿のレベルをＶＣＣ−ＶＴに等しいレベルまで電圧予昇
するのに十分な時間、継続されない。図２の(a) に示さ
れるように、高速アクセスメモリデバイスでは電圧予昇
サイクルの継続時間が制限されるので、信号ラインＬＩ
Ｏ及びＬＩＯ＿の予昇電圧レベルは電圧予昇時間を越え
ると、初期のＶＣＣ−ＶＴレベルから低下する。この低
下は制限された電圧レベルの範囲において操作されるこ
とが最適であるデータアンプ１０の動作に問題を引き起
こすことがある。この最適の範囲から外れた動作はデー
タアンプ１０の動作に遅延を招く。
【００１１】また、図２の(a) に示されるように、最初
の数回のメモリアクセス動作の後、電圧予昇サイクルの
継続が制限されることに起因し、信号ラインＬＩＯ及び
ＬＩＯ＿は各メモリアクセス動作の前に十分に均一化さ
れない。この均一化レベルは信号ラインＬＩＯ及びＬＩ
Ｏ＿の予昇電圧のレベルが電源電圧ＶＣＣの１／２に達
するレベルまで低下しないと許容されることがない。予
昇電圧のレベルがこのレベルまで低下すると、図１に示
される均一化及び電圧予昇回路は電圧予昇サイクルの間
に信号ラインＬＩＯ及びＬＩＯ＿をこのレベルまで均一
化することができる。しかし、初期の電圧予昇サイクル
の間に信号ラインＬＩＯ及びＬＩＯ＿が均一化されない
ことは初期のメモリアクセス動作の間に機能的な問題を
引き起こすことがある。
の数回のメモリアクセス動作の後、電圧予昇サイクルの
継続が制限されることに起因し、信号ラインＬＩＯ及び
ＬＩＯ＿は各メモリアクセス動作の前に十分に均一化さ
れない。この均一化レベルは信号ラインＬＩＯ及びＬＩ
Ｏ＿の予昇電圧のレベルが電源電圧ＶＣＣの１／２に達
するレベルまで低下しないと許容されることがない。予
昇電圧のレベルがこのレベルまで低下すると、図１に示
される均一化及び電圧予昇回路は電圧予昇サイクルの間
に信号ラインＬＩＯ及びＬＩＯ＿をこのレベルまで均一
化することができる。しかし、初期の電圧予昇サイクル
の間に信号ラインＬＩＯ及びＬＩＯ＿が均一化されない
ことは初期のメモリアクセス動作の間に機能的な問題を
引き起こすことがある。
【００１２】
【課題を解決するための手段】均一化及び電圧予昇回路
はメモリ回路における各メモリアクセス動作の間にロー
カル入力／出力（ＬＩＯ）信号ラインを電圧予昇すると
ともに均一化する。均一化及び電圧予昇回路はローカル
電圧回路を含み、これはスタンバイ時の間にはＬＩＯ信
号ラインのレベルをスタンバイ電圧レベルに維持する。
好ましくは、スタンバイ電圧レベルは電源電圧ＶＣＣの
１／２にほぼ等しい。別々の電圧予昇及び均一化回路が
含まれていて、メモリアクセス動作とメモリアクセス動
作との間において複数のＬＩＯ信号ラインを電圧予昇す
るとともに均一化する。電圧予昇の期間の間、予昇電圧
制御信号ＬＩＯＰＣはメモリアクセス動作とメモリアク
セス動作との間の所定の時間、論理高電圧レベルである
ことが好ましく、これによって一定のパルス幅に形成で
きるとともに、ＬＩＯ信号を公知の予昇電圧のレベルに
立ち上げることができる。ＬＩＯ信号は電圧予昇及び均
一化の期間の間、スタンバイ電圧に電圧Ｖ（ｔ）を加え
た公知のレベルに予昇電圧される。電圧Ｖ（ｔ）は予昇
電圧制御信号ＬＩＯＰＣの一定のパルス幅の継続時間に
依存する。
はメモリ回路における各メモリアクセス動作の間にロー
カル入力／出力（ＬＩＯ）信号ラインを電圧予昇すると
ともに均一化する。均一化及び電圧予昇回路はローカル
電圧回路を含み、これはスタンバイ時の間にはＬＩＯ信
号ラインのレベルをスタンバイ電圧レベルに維持する。
好ましくは、スタンバイ電圧レベルは電源電圧ＶＣＣの
１／２にほぼ等しい。別々の電圧予昇及び均一化回路が
含まれていて、メモリアクセス動作とメモリアクセス動
作との間において複数のＬＩＯ信号ラインを電圧予昇す
るとともに均一化する。電圧予昇の期間の間、予昇電圧
制御信号ＬＩＯＰＣはメモリアクセス動作とメモリアク
セス動作との間の所定の時間、論理高電圧レベルである
ことが好ましく、これによって一定のパルス幅に形成で
きるとともに、ＬＩＯ信号を公知の予昇電圧のレベルに
立ち上げることができる。ＬＩＯ信号は電圧予昇及び均
一化の期間の間、スタンバイ電圧に電圧Ｖ（ｔ）を加え
た公知のレベルに予昇電圧される。電圧Ｖ（ｔ）は予昇
電圧制御信号ＬＩＯＰＣの一定のパルス幅の継続時間に
依存する。
【００１３】本発明の１実施の形態によれば、メモリ回
路内の１又は複数の信号ラインを電圧予昇する方法は、
信号ラインを電源電圧のレベルよりも小さいスタンバイ
電圧のレベルに維持する工程と、メモリ回路への各メモ
リアクセス動作の前に信号ラインをスタンバイ電圧のレ
ベルよりも大きくかつ電源電圧のレベルよりも小さい予
昇電圧のレベルに電圧予昇する工程とを含む。この方法
はさらにメモリ回路への各メモリアクセス動作の前に信
号ラインを予昇電圧のレベルに均一化する工程を含む。
スタンバイ電圧のレベルは好ましくは電源電圧のレベル
のほぼ１／２である。電圧予昇の工程は一定の継続時間
の間、実行される。
路内の１又は複数の信号ラインを電圧予昇する方法は、
信号ラインを電源電圧のレベルよりも小さいスタンバイ
電圧のレベルに維持する工程と、メモリ回路への各メモ
リアクセス動作の前に信号ラインをスタンバイ電圧のレ
ベルよりも大きくかつ電源電圧のレベルよりも小さい予
昇電圧のレベルに電圧予昇する工程とを含む。この方法
はさらにメモリ回路への各メモリアクセス動作の前に信
号ラインを予昇電圧のレベルに均一化する工程を含む。
スタンバイ電圧のレベルは好ましくは電源電圧のレベル
のほぼ１／２である。電圧予昇の工程は一定の継続時間
の間、実行される。
【００１４】本発明の他の実施の形態によれば、メモリ
回路内の１又は複数の信号ラインを電圧予昇する装置
は、メモリ回路に対する読出し及び書込みに用いられる
１又は複数の信号ラインと、信号ラインに接続され、ス
タンバイ時間の間は電源電圧のレベルよりも小さいスタ
ンバイ電圧のレベルに信号ラインを維持するスタンバイ
回路と、信号ラインに接続され、メモリ回路に対する各
メモリアクセス動作の前に信号ラインをスタンバイ電圧
のレベルよりも大きく電源電圧のレベルよりも小さい予
昇電圧のレベルに電圧予昇する電圧予昇回路とを含む。
スタンバイ回路及び電圧予昇回路は共にさらに電源電圧
の印加端子に接続されている。この装置は更にメモリ回
路に対する各メモリアクセス動作の前に信号ラインをス
タンバイ電圧のレベルに均一化する均一化回路を含む。
電圧予昇回路は更に一定のパルス幅を有する予昇電圧制
御信号の入力端子に接続され、電圧予昇回路は予昇電圧
制御信号に対応して動作する。スタンバイ回路は更にス
タンバイ制御信号の入力端子に接続され、均一化回路は
更に均一化制御信号の入力端子に接続されている。
回路内の１又は複数の信号ラインを電圧予昇する装置
は、メモリ回路に対する読出し及び書込みに用いられる
１又は複数の信号ラインと、信号ラインに接続され、ス
タンバイ時間の間は電源電圧のレベルよりも小さいスタ
ンバイ電圧のレベルに信号ラインを維持するスタンバイ
回路と、信号ラインに接続され、メモリ回路に対する各
メモリアクセス動作の前に信号ラインをスタンバイ電圧
のレベルよりも大きく電源電圧のレベルよりも小さい予
昇電圧のレベルに電圧予昇する電圧予昇回路とを含む。
スタンバイ回路及び電圧予昇回路は共にさらに電源電圧
の印加端子に接続されている。この装置は更にメモリ回
路に対する各メモリアクセス動作の前に信号ラインをス
タンバイ電圧のレベルに均一化する均一化回路を含む。
電圧予昇回路は更に一定のパルス幅を有する予昇電圧制
御信号の入力端子に接続され、電圧予昇回路は予昇電圧
制御信号に対応して動作する。スタンバイ回路は更にス
タンバイ制御信号の入力端子に接続され、均一化回路は
更に均一化制御信号の入力端子に接続されている。
【００１５】本発明の更に他の実施の形態によれば、メ
モリ回路は、複数のロウと複数のカラムとに配列された
複数のメモリセルと、各対がメモリセルに対応して設け
られる複数対の信号ラインと、信号ラインに接続され、
信号ラインをスタンバイ期間の間は信号ラインを電源電
圧のレベルよりも小さいスタンバイ電圧のレベルに維持
するスタンバイ回路と、信号ラインに接続され、各メモ
リアクセスの前に信号ラインをスタンバイ電圧のレベル
より大きくかつ電源電圧のレベルより小さい予昇電圧の
レベルに電圧予昇する電圧予昇回路とを含む。このメモ
リ回路は更に信号ラインに接続され、メモリ回路に対す
る各メモリアクセス動作の前に信号ラインをスタンバイ
電圧のレベルに均一化する均一化回路を含む。スタンバ
イ電圧のレベルは好ましくは電源電圧のほぼ１／２であ
る。電圧予昇回路は更に一定のパルス幅を有する予昇電
圧制御信号の入力端子に接続され、電圧予昇回路は予昇
電圧制御信号に対応して動作する。スタンバイ回路は更
にスタンバイ制御信号の入力端子に接続され、均一化回
路は更に均一化制御信号の入力端子に接続されている。
スタンバイ回路及び電圧予昇回路は共にさらに電源電圧
の印加端子に接続されている。スタンバイ回路は電圧発
生回路を含む。この電圧発生回路は相互に等しい抵抗値
を有する第１の抵抗及び第２の抵抗を有する分圧回路を
含むのが好ましい。信号ラインは好ましくはローカル入
力／出力信号ラインである。メモリ回路は好ましくはＳ
ＤＲＡＭ回路である。他方、メモリ回路はＳＲＡＭ、Ｄ
ＲＲＡＭ、ＤＤＲＡＭを含む他の方式のメモリ回路とす
ることもできる。
モリ回路は、複数のロウと複数のカラムとに配列された
複数のメモリセルと、各対がメモリセルに対応して設け
られる複数対の信号ラインと、信号ラインに接続され、
信号ラインをスタンバイ期間の間は信号ラインを電源電
圧のレベルよりも小さいスタンバイ電圧のレベルに維持
するスタンバイ回路と、信号ラインに接続され、各メモ
リアクセスの前に信号ラインをスタンバイ電圧のレベル
より大きくかつ電源電圧のレベルより小さい予昇電圧の
レベルに電圧予昇する電圧予昇回路とを含む。このメモ
リ回路は更に信号ラインに接続され、メモリ回路に対す
る各メモリアクセス動作の前に信号ラインをスタンバイ
電圧のレベルに均一化する均一化回路を含む。スタンバ
イ電圧のレベルは好ましくは電源電圧のほぼ１／２であ
る。電圧予昇回路は更に一定のパルス幅を有する予昇電
圧制御信号の入力端子に接続され、電圧予昇回路は予昇
電圧制御信号に対応して動作する。スタンバイ回路は更
にスタンバイ制御信号の入力端子に接続され、均一化回
路は更に均一化制御信号の入力端子に接続されている。
スタンバイ回路及び電圧予昇回路は共にさらに電源電圧
の印加端子に接続されている。スタンバイ回路は電圧発
生回路を含む。この電圧発生回路は相互に等しい抵抗値
を有する第１の抵抗及び第２の抵抗を有する分圧回路を
含むのが好ましい。信号ラインは好ましくはローカル入
力／出力信号ラインである。メモリ回路は好ましくはＳ
ＤＲＡＭ回路である。他方、メモリ回路はＳＲＡＭ、Ｄ
ＲＲＡＭ、ＤＤＲＡＭを含む他の方式のメモリ回路とす
ることもできる。
【００１６】本発明の更に他の実施の形態によれば、メ
モリ回路は、複数のロウと複数のカラムとに配列された
複数のメモリセルと、各対がメモリセルに対応して設け
られる複数対の信号ラインと、信号ラインと電源電圧の
印加端子とに接続され、スタンバイ期間の間は信号ライ
ンを電源電圧のレベルよりも小さいスタンバイ電圧のレ
ベルに維持する分圧回路を含むスタンバイ回路と、信号
ラインと電源電圧の印加端子とに接続され、各メモリア
クセスの前に信号ラインをスタンバイ電圧のレベルより
大きくかつ電源電圧のレベルより小さい予昇電圧のレベ
ルに電圧予昇する電圧予昇回路と、信号ラインに接続さ
れ、各メモリアクセス動作の前に信号ラインをスタンバ
イ電圧のレベルに均一化する均一化回路とを含む。電圧
予昇回路は更に一定のパルス幅を有する予昇電圧制御信
号の入力端子に接続され、電圧予昇回路は予昇電圧制御
信号に対応して動作する。スタンバイ電圧のレベルは好
ましくは電源で圧のレベルのほぼ１／２である。
モリ回路は、複数のロウと複数のカラムとに配列された
複数のメモリセルと、各対がメモリセルに対応して設け
られる複数対の信号ラインと、信号ラインと電源電圧の
印加端子とに接続され、スタンバイ期間の間は信号ライ
ンを電源電圧のレベルよりも小さいスタンバイ電圧のレ
ベルに維持する分圧回路を含むスタンバイ回路と、信号
ラインと電源電圧の印加端子とに接続され、各メモリア
クセスの前に信号ラインをスタンバイ電圧のレベルより
大きくかつ電源電圧のレベルより小さい予昇電圧のレベ
ルに電圧予昇する電圧予昇回路と、信号ラインに接続さ
れ、各メモリアクセス動作の前に信号ラインをスタンバ
イ電圧のレベルに均一化する均一化回路とを含む。電圧
予昇回路は更に一定のパルス幅を有する予昇電圧制御信
号の入力端子に接続され、電圧予昇回路は予昇電圧制御
信号に対応して動作する。スタンバイ電圧のレベルは好
ましくは電源で圧のレベルのほぼ１／２である。
【００１７】
【発明の実施の形態】本発明の均一化及び電圧予昇回路
はスタンバイモードの間、信号ラインＬＩＯ及びＬＩＯ
＿のレベルをスタンバイ電圧のレベルに維持するローカ
ル電圧発生回路を含む。好ましくは、スタンバイ電圧の
レベルは電源電圧ＶＣＣのほぼ１／２である。スタンバ
イ制御信号ＬＩＯＳＢは電圧発生回路を制御し、スタン
バイ期間の間、信号ラインＬＩＯ及びＬＩＯ＿をスタン
バイ電圧のレベルに維持するために用いられる。別々の
電圧予昇回路及び均一化回路はメモリアクセス動作とメ
モリアクセス動作との間に信号ラインＬＩＯ及びＬＩＯ
＿を電圧予昇し均一化するために含まれている。電圧予
昇回路は予昇電圧制御信号ＬＩＯＰＣによって制御さ
れ、均一化回路は均一化制御信号ＬＩＯＥＱによって制
御される。電圧予昇サイクルの間、予昇電圧制御信号Ｌ
ＩＯＰＣは所定の時間、論理高電圧のレベルであるのが
好ましい。予昇電圧制御信号ＬＩＯＰＣは一定のパルス
幅であるので、信号ラインＬＩＯ及びＬＩＯ＿はスタン
バイ電圧に電圧Ｖ（ｔ）を加えた公知のレベルに昇電圧
される。この電圧Ｖ（ｔ）は電圧予昇回路内のトランジ
スタの大きさと予昇電圧制御信号ＬＩＯＰＣのパルスの
継続時間の関数である。均一化の間、均一化制御信号Ｌ
ＩＯＥＱは所定の時間、論理高電圧のレベルであるのが
好ましい。信号ラインＬＩＯ及びＬＩＯ＿ はスタンバ
イ電圧の近傍で動作するので、上述のように及び図１に
示されるように、従来技術における電圧予昇及び均一化
回路に比し、信号ラインＬＩＯ及びＬＩＯ＿ のレベル
を均一化するに必要な時間は比較的短い。従って、各メ
モリアクセスとメモリアクセスの動作の間において、信
号ラインＬＩＯ及びＬＩＯ＿はたとえ初期のメモリアク
セス動作であっても共に予昇電圧のレベルに昇電圧され
る。これはデータアンプがより最適な範囲で効率よく動
作することを許容する。
はスタンバイモードの間、信号ラインＬＩＯ及びＬＩＯ
＿のレベルをスタンバイ電圧のレベルに維持するローカ
ル電圧発生回路を含む。好ましくは、スタンバイ電圧の
レベルは電源電圧ＶＣＣのほぼ１／２である。スタンバ
イ制御信号ＬＩＯＳＢは電圧発生回路を制御し、スタン
バイ期間の間、信号ラインＬＩＯ及びＬＩＯ＿をスタン
バイ電圧のレベルに維持するために用いられる。別々の
電圧予昇回路及び均一化回路はメモリアクセス動作とメ
モリアクセス動作との間に信号ラインＬＩＯ及びＬＩＯ
＿を電圧予昇し均一化するために含まれている。電圧予
昇回路は予昇電圧制御信号ＬＩＯＰＣによって制御さ
れ、均一化回路は均一化制御信号ＬＩＯＥＱによって制
御される。電圧予昇サイクルの間、予昇電圧制御信号Ｌ
ＩＯＰＣは所定の時間、論理高電圧のレベルであるのが
好ましい。予昇電圧制御信号ＬＩＯＰＣは一定のパルス
幅であるので、信号ラインＬＩＯ及びＬＩＯ＿はスタン
バイ電圧に電圧Ｖ（ｔ）を加えた公知のレベルに昇電圧
される。この電圧Ｖ（ｔ）は電圧予昇回路内のトランジ
スタの大きさと予昇電圧制御信号ＬＩＯＰＣのパルスの
継続時間の関数である。均一化の間、均一化制御信号Ｌ
ＩＯＥＱは所定の時間、論理高電圧のレベルであるのが
好ましい。信号ラインＬＩＯ及びＬＩＯ＿ はスタンバ
イ電圧の近傍で動作するので、上述のように及び図１に
示されるように、従来技術における電圧予昇及び均一化
回路に比し、信号ラインＬＩＯ及びＬＩＯ＿ のレベル
を均一化するに必要な時間は比較的短い。従って、各メ
モリアクセスとメモリアクセスの動作の間において、信
号ラインＬＩＯ及びＬＩＯ＿はたとえ初期のメモリアク
セス動作であっても共に予昇電圧のレベルに昇電圧され
る。これはデータアンプがより最適な範囲で効率よく動
作することを許容する。
【００１８】図３には本発明の好ましい実施の形態の均
一化及び電圧予昇回路を実施するメモリ回路の関連する
部分が示されている。説明の簡単化のため、図３には本
発明の好ましい実施の形態のメモリ回路の関連する部分
のみを示している。しかし、図３に示されるメモリ回路
がメモリセルアレイ及びそれに対応する回路要素を含む
他の多くの従来の部品を含んでいることは当業者には明
らかであろう。均一化及び電圧予昇回路１００は電圧予
昇回路２０、均一化回路３０及び電圧発生回路４０を含
む。電圧予昇回路２０はトランジスタＭ１０、Ｍ２０を
含む。トランジスタＭ１０、Ｍ２０のドレインは共に電
源電圧ＶＣＣに接続されている。トランジスタＭ１０、
Ｍ２０のゲートは共に予昇電圧制御信号ＬＩＯＰＣの入
力端子に接続されている。均一化回路３０はトランジス
タＭ３０を含む。トランジスタＭ１０のソースはトラン
ジスタＭ３０のドレインと信号ラインＬＩＯに接続され
ている。トランジスタＭ２０のソースはとトランジスタ
Ｍ３０のソースと信号ラインＬＩＯ＿に接続されてい
る。信号ラインＬＩＯ及びＬＩＯ＿は共にデータアンプ
５０とセンスアンプ６０とに接続されている。上述のよ
うに、信号ラインＬＩＯはメモリアクセス動作の間、ア
ドレス指定されたメモリセルから読出された又メモリセ
ルに書込まれるべきデータを表す論理値を搬送する。信
号ラインＬＩＯ＿はメモリアクセス動作の間、信号ライ
ンＬＩＯ上のデータの反転データを表す論理値を搬送す
る。センスアップ６０はビットラインＢｉｔｎ、Ｂｉｔ
ｎ＿に接続されている。ビットラインＢｉｔｎ＿はビッ
トラインＢｉｔｎ上のデータの反転データを表す論理値
を搬送する。読出し動作の間、アドレス指定されたメモ
リセルのデータはセンスアンプ６０にラッチされる。ま
た、このラッチされたデータは信号ラインＬＩＯ及びＬ
ＩＯ＿にも現れる。データアンプ５０は次に読出し動作
の間、信号ラインＬＩＯ及びＬＩＯ＿における変化を予
昇電圧レベルから、メモリセルから読出されたデータを
表すレベルに増幅する。書込み動作の間、センスアップ
６０は書込み動作の間における信号ラインＬＩＯ及びＬ
ＩＯ＿上のデータの適切なセンスを決定し、このデータ
を選択されたセンスアンプのビットラインＢｉｔｎ、Ｂ
ｉｔｎ＿に伝送する。
一化及び電圧予昇回路を実施するメモリ回路の関連する
部分が示されている。説明の簡単化のため、図３には本
発明の好ましい実施の形態のメモリ回路の関連する部分
のみを示している。しかし、図３に示されるメモリ回路
がメモリセルアレイ及びそれに対応する回路要素を含む
他の多くの従来の部品を含んでいることは当業者には明
らかであろう。均一化及び電圧予昇回路１００は電圧予
昇回路２０、均一化回路３０及び電圧発生回路４０を含
む。電圧予昇回路２０はトランジスタＭ１０、Ｍ２０を
含む。トランジスタＭ１０、Ｍ２０のドレインは共に電
源電圧ＶＣＣに接続されている。トランジスタＭ１０、
Ｍ２０のゲートは共に予昇電圧制御信号ＬＩＯＰＣの入
力端子に接続されている。均一化回路３０はトランジス
タＭ３０を含む。トランジスタＭ１０のソースはトラン
ジスタＭ３０のドレインと信号ラインＬＩＯに接続され
ている。トランジスタＭ２０のソースはとトランジスタ
Ｍ３０のソースと信号ラインＬＩＯ＿に接続されてい
る。信号ラインＬＩＯ及びＬＩＯ＿は共にデータアンプ
５０とセンスアンプ６０とに接続されている。上述のよ
うに、信号ラインＬＩＯはメモリアクセス動作の間、ア
ドレス指定されたメモリセルから読出された又メモリセ
ルに書込まれるべきデータを表す論理値を搬送する。信
号ラインＬＩＯ＿はメモリアクセス動作の間、信号ライ
ンＬＩＯ上のデータの反転データを表す論理値を搬送す
る。センスアップ６０はビットラインＢｉｔｎ、Ｂｉｔ
ｎ＿に接続されている。ビットラインＢｉｔｎ＿はビッ
トラインＢｉｔｎ上のデータの反転データを表す論理値
を搬送する。読出し動作の間、アドレス指定されたメモ
リセルのデータはセンスアンプ６０にラッチされる。ま
た、このラッチされたデータは信号ラインＬＩＯ及びＬ
ＩＯ＿にも現れる。データアンプ５０は次に読出し動作
の間、信号ラインＬＩＯ及びＬＩＯ＿における変化を予
昇電圧レベルから、メモリセルから読出されたデータを
表すレベルに増幅する。書込み動作の間、センスアップ
６０は書込み動作の間における信号ラインＬＩＯ及びＬ
ＩＯ＿上のデータの適切なセンスを決定し、このデータ
を選択されたセンスアンプのビットラインＢｉｔｎ、Ｂ
ｉｔｎ＿に伝送する。
【００１９】トランジスタＭ４０のソースは信号ライン
ＬＩＯに接続されている。トランジスタＭ５０のソース
は信号ラインＬＩＯ＿に接続されている。トランジスタ
Ｍ４０、Ｍ５０のゲートは共にスタンバイ制御信号ＬＩ
ＯＳＢの入力端子に接続されている。トランジスタＭ４
０、Ｍ５０のドレインは共に抵抗Ｒ１０の第１の終端及
び抵抗Ｒ２０の第１の終端に接続されている。抵抗Ｒ１
０の第２の終端は電源電圧ＶＣＣに接続されている。抵
抗Ｒ２０の第２の終端は接地されている。ローカル電圧
回路４０は好ましくは抵抗Ｒ１０、Ｒ２０に構成される
分圧器を含む。抵抗Ｒ１０、Ｒ２０の第１の終端によっ
て形成されたノードはスタンバイ電圧のレベルを与え
る。好ましくは、抵抗Ｒ１０、Ｒ２０の第１の終端にお
いてスタンバイ電圧のレベルが電源電圧ＶＣＣのほぼ１
／２となるように抵抗Ｒ１０、Ｒ２０は等しい抵抗値で
ある。
ＬＩＯに接続されている。トランジスタＭ５０のソース
は信号ラインＬＩＯ＿に接続されている。トランジスタ
Ｍ４０、Ｍ５０のゲートは共にスタンバイ制御信号ＬＩ
ＯＳＢの入力端子に接続されている。トランジスタＭ４
０、Ｍ５０のドレインは共に抵抗Ｒ１０の第１の終端及
び抵抗Ｒ２０の第１の終端に接続されている。抵抗Ｒ１
０の第２の終端は電源電圧ＶＣＣに接続されている。抵
抗Ｒ２０の第２の終端は接地されている。ローカル電圧
回路４０は好ましくは抵抗Ｒ１０、Ｒ２０に構成される
分圧器を含む。抵抗Ｒ１０、Ｒ２０の第１の終端によっ
て形成されたノードはスタンバイ電圧のレベルを与え
る。好ましくは、抵抗Ｒ１０、Ｒ２０の第１の終端にお
いてスタンバイ電圧のレベルが電源電圧ＶＣＣのほぼ１
／２となるように抵抗Ｒ１０、Ｒ２０は等しい抵抗値で
ある。
【００２０】メモリ回路がスタンバイ期間にある時、ス
タンバイ制御信号ＬＩＯＳＢは好ましくは論理高電圧の
レベルである。スタンバイ期間の間、スタンバイ制御信
号ＬＩＯＳＢが論理高電圧のレベルになると、トランジ
スタＭ４０、Ｍ５０が共にＯＮとなり、信号ラインＬＩ
Ｏ及びＬＩＯ＿はスタンバイ電圧のレベルに維持され
る。非スタンバイ期間の間、スタンバイ制御信号ＬＩＯ
ＳＢが論理低電圧のレベルであり、トランジスタＭ４
０、Ｍ５０が共にＯＦＦされ、信号ラインＬＩＯ及びＬ
ＩＯ＿は電圧予昇期間の間に電圧予昇回路２９及び均一
化回路３０によって制御され、読出し書込み期間の間に
メモリ回路内の他の回路によってメモリアクセス動作が
制御される。
タンバイ制御信号ＬＩＯＳＢは好ましくは論理高電圧の
レベルである。スタンバイ期間の間、スタンバイ制御信
号ＬＩＯＳＢが論理高電圧のレベルになると、トランジ
スタＭ４０、Ｍ５０が共にＯＮとなり、信号ラインＬＩ
Ｏ及びＬＩＯ＿はスタンバイ電圧のレベルに維持され
る。非スタンバイ期間の間、スタンバイ制御信号ＬＩＯ
ＳＢが論理低電圧のレベルであり、トランジスタＭ４
０、Ｍ５０が共にＯＦＦされ、信号ラインＬＩＯ及びＬ
ＩＯ＿は電圧予昇期間の間に電圧予昇回路２９及び均一
化回路３０によって制御され、読出し書込み期間の間に
メモリ回路内の他の回路によってメモリアクセス動作が
制御される。
【００２１】メモリ回路のメモリアクセスとメモリアク
セスの動作の間において、電圧予昇期間の間には予昇電
圧制御信号ＬＩＯＰＣが好ましくは所定の期間、論理高
電圧のレベルとなる。予昇電圧制御信号ＬＩＯＰＣが論
理高電圧のレベルになると、トランジスタＭ１０、Ｍ２
０が共にＯＮされ、信号ラインＬＩＯ及びＬＩＯ＿が各
メモリアクセス動作の前に昇電圧される。また、メモリ
アクセスとメモリアクセスの動作の間、均一化制御信号
ＬＩＯＥＱは好ましく所定の期間、論理高電圧のレベル
にある。均一化制御信号ＬＩＯＥＱが論理高電圧のレベ
ルになると、トランジスタＭ３０がＯＮされ、信号ライ
ンＬＩＯ及びＬＩＯ＿に分配して電圧を与えることによ
って信号ラインＬＩＯ及びＬＩＯ＿が均一化される。
セスの動作の間において、電圧予昇期間の間には予昇電
圧制御信号ＬＩＯＰＣが好ましくは所定の期間、論理高
電圧のレベルとなる。予昇電圧制御信号ＬＩＯＰＣが論
理高電圧のレベルになると、トランジスタＭ１０、Ｍ２
０が共にＯＮされ、信号ラインＬＩＯ及びＬＩＯ＿が各
メモリアクセス動作の前に昇電圧される。また、メモリ
アクセスとメモリアクセスの動作の間、均一化制御信号
ＬＩＯＥＱは好ましく所定の期間、論理高電圧のレベル
にある。均一化制御信号ＬＩＯＥＱが論理高電圧のレベ
ルになると、トランジスタＭ３０がＯＮされ、信号ライ
ンＬＩＯ及びＬＩＯ＿に分配して電圧を与えることによ
って信号ラインＬＩＯ及びＬＩＯ＿が均一化される。
【００２２】電圧予昇の期間の間、予昇電圧制御信号Ｌ
ＩＯＰＣは所定の期間、論理高電圧レベルにある。予昇
電圧制御信号ＬＩＯＰＣは一定のパルス幅であるので、
信号ラインＬＩＯ及びＬＩＯ＿は各予昇電圧の期間の
間、スタンバイ電圧のレベルに電圧Ｖ（ｔ）を加えた電
圧レベルに電圧予昇される。この電圧Ｖ（ｔ）はトラン
ジスタの大きさと予昇電圧制御信号ＬＩＯＰＣのパルス
の継続時間の関数である。予昇電圧制御信号ＬＩＯＰＣ
の一定のパルス幅に起因し、及び信号ラインＬＩＯ及び
ＬＩＯ＿が好ましくはスタンバイ電圧レベルの等しいレ
ベルの近傍で動作を開始するので、信号ラインＬＩＯ及
びＬＩＯ＿の予昇電圧レベルの変動は最小化される。
ＩＯＰＣは所定の期間、論理高電圧レベルにある。予昇
電圧制御信号ＬＩＯＰＣは一定のパルス幅であるので、
信号ラインＬＩＯ及びＬＩＯ＿は各予昇電圧の期間の
間、スタンバイ電圧のレベルに電圧Ｖ（ｔ）を加えた電
圧レベルに電圧予昇される。この電圧Ｖ（ｔ）はトラン
ジスタの大きさと予昇電圧制御信号ＬＩＯＰＣのパルス
の継続時間の関数である。予昇電圧制御信号ＬＩＯＰＣ
の一定のパルス幅に起因し、及び信号ラインＬＩＯ及び
ＬＩＯ＿が好ましくはスタンバイ電圧レベルの等しいレ
ベルの近傍で動作を開始するので、信号ラインＬＩＯ及
びＬＩＯ＿の予昇電圧レベルの変動は最小化される。
【００２３】図４には図３には示される本発明の均一化
及び電圧予昇回路の動作のタイミングチャートを示す。
図４（ａ）には信号ラインＬＩＯ及びＬＩＯ＿の値を表
す波形を示す。図４（ｂ）には均一化制御信号ラインＬ
ＩＯＥＱの値を表す波形を示す。図４（ｃ）には予昇電
圧制御信号ラインＬＩＯＰＣの値を表す波形を示す。図
４（ｄ）はスタンバイ制御信号ラインＬＩＯＳＢの値を
表す波形を示す。
及び電圧予昇回路の動作のタイミングチャートを示す。
図４（ａ）には信号ラインＬＩＯ及びＬＩＯ＿の値を表
す波形を示す。図４（ｂ）には均一化制御信号ラインＬ
ＩＯＥＱの値を表す波形を示す。図４（ｃ）には予昇電
圧制御信号ラインＬＩＯＰＣの値を表す波形を示す。図
４（ｄ）はスタンバイ制御信号ラインＬＩＯＳＢの値を
表す波形を示す。
【００２４】図４（ｄ）に示されるように、スタンバイ
制御信号ラインＬＩＯＳＢは最初のスタンバイサイクル
の間、論理高電圧のレベルであり、トランジスタＭ４
０、Ｍ５０がＯＮされ、図４（ａ）に示される信号ライ
ンＬＩＯ及びＬＩＯ＿がスタンバイ電圧レベルに維持さ
れる。好ましくは、スタンバイ電圧のレベルは電源電圧
ＶＣＣのほぼ１／２である。また、この初期のスタンバ
イサイクルの間、均一化制御信号ラインＬＩＯＥＱは論
理高電圧のレベルにあり、トランジスタＭ３０がＯＮさ
れ、信号ラインＬＩＯ及びＬＩＯ＿が均一化された電圧
レベルに維持される。スタンバイサイクルの終期におい
て、最初の電圧予昇期間の間にはメモリ回路が最初のメ
モリアクセス動作のための準備がなされると、予昇電圧
制御信号ラインＬＩＯＰＣが論理高電圧のレベルに立ち
上がり、スタンバイ制御信号ラインＬＩＯＳＢは論理低
電圧のレベルに立ち下げられる。予昇電圧制御信号ライ
ンＬＩＯＰＣが論理高電圧のレベルに立ち上がると、ト
ランジスタＭ１０、Ｍ２０がＯＮされ、信号ラインＬＩ
Ｏ及びＬＩＯ＿がスタンバイ電圧のレベルを越える電圧
レベルに立ち上げられる。上述のように、各電圧予昇の
期間の間、信号ラインＬＩＯ及びＬＩＯ＿はスタンバイ
電圧に電圧Ｖ（ｔ）を加えた電圧レベルに立ち上げられ
る。ここで、電圧Ｖ（ｔ）は電圧予昇の継続期間に依存
する。電圧予昇期間の終期において、信号ラインＬＩＯ
及びＬＩＯ＿ がスタンバイ電圧に電圧Ｖ（ｔ）を加え
た予昇電圧レベルになると、予昇電圧制御信号ＬＩＯＰ
Ｃ及び均一化制御信号ＬＩＯＥＱが共に論理低電圧のレ
ベルに立ち下げられ、トランジスタＭ１０、Ｍ２０、Ｍ
３０はＯＦＦされる。
制御信号ラインＬＩＯＳＢは最初のスタンバイサイクル
の間、論理高電圧のレベルであり、トランジスタＭ４
０、Ｍ５０がＯＮされ、図４（ａ）に示される信号ライ
ンＬＩＯ及びＬＩＯ＿がスタンバイ電圧レベルに維持さ
れる。好ましくは、スタンバイ電圧のレベルは電源電圧
ＶＣＣのほぼ１／２である。また、この初期のスタンバ
イサイクルの間、均一化制御信号ラインＬＩＯＥＱは論
理高電圧のレベルにあり、トランジスタＭ３０がＯＮさ
れ、信号ラインＬＩＯ及びＬＩＯ＿が均一化された電圧
レベルに維持される。スタンバイサイクルの終期におい
て、最初の電圧予昇期間の間にはメモリ回路が最初のメ
モリアクセス動作のための準備がなされると、予昇電圧
制御信号ラインＬＩＯＰＣが論理高電圧のレベルに立ち
上がり、スタンバイ制御信号ラインＬＩＯＳＢは論理低
電圧のレベルに立ち下げられる。予昇電圧制御信号ライ
ンＬＩＯＰＣが論理高電圧のレベルに立ち上がると、ト
ランジスタＭ１０、Ｍ２０がＯＮされ、信号ラインＬＩ
Ｏ及びＬＩＯ＿がスタンバイ電圧のレベルを越える電圧
レベルに立ち上げられる。上述のように、各電圧予昇の
期間の間、信号ラインＬＩＯ及びＬＩＯ＿はスタンバイ
電圧に電圧Ｖ（ｔ）を加えた電圧レベルに立ち上げられ
る。ここで、電圧Ｖ（ｔ）は電圧予昇の継続期間に依存
する。電圧予昇期間の終期において、信号ラインＬＩＯ
及びＬＩＯ＿ がスタンバイ電圧に電圧Ｖ（ｔ）を加え
た予昇電圧レベルになると、予昇電圧制御信号ＬＩＯＰ
Ｃ及び均一化制御信号ＬＩＯＥＱが共に論理低電圧のレ
ベルに立ち下げられ、トランジスタＭ１０、Ｍ２０、Ｍ
３０はＯＦＦされる。
【００２５】第１及びこれに続くメモリアクセス動作の
間、信号ラインＬＩＯ及びＬＩＯ＿の値は次にメモリ動
作の間における読出され又は書込まれるべきデータに基
づいて予昇電圧のレベルから変化する。第１及びこれに
続くメモリアクセス動作の後、均一化制御信号ラインＬ
ＩＯＥＱ及び予昇電圧制御信号ラインＬＩＯＰＣは所定
の期間の間、論理高電圧のレベルに立ち上げられ、信号
ラインＬＩＯ及びＬＩＯ＿は共にスタンバイ電圧のレベ
ルに維持される。
間、信号ラインＬＩＯ及びＬＩＯ＿の値は次にメモリ動
作の間における読出され又は書込まれるべきデータに基
づいて予昇電圧のレベルから変化する。第１及びこれに
続くメモリアクセス動作の後、均一化制御信号ラインＬ
ＩＯＥＱ及び予昇電圧制御信号ラインＬＩＯＰＣは所定
の期間の間、論理高電圧のレベルに立ち上げられ、信号
ラインＬＩＯ及びＬＩＯ＿は共にスタンバイ電圧のレベ
ルに維持される。
【００２６】メモリアクセスとメモリアクセスの動作の
間において、予昇電圧制御信号ラインＬＩＯＰＣは一定
の期間、論理高電圧レベルに立ち上げられる。これは信
号ラインＬＩＯ及びＬＩＯ＿がスタンバイ電圧のレベル
に電圧Ｖ（ｔ）を加えた公知のレベルに予昇電圧される
ことを可能にする。また、均一化制御信号ラインＬＩＯ
ＥＱは所定の時間、論理高電圧のレベルにある。信号ラ
インＬＩＯ及びＬＩＯ＿がスタンバイ電圧のレベルに等
しいレベルの近傍で動作をするので、信号ラインＬＩＯ
及びＬＩＯ＿は比較的短い期間で均一化される。従っ
て、メモリアクセスとメモリアクセスの動作の間におい
て、信号ラインＬＩＯ及びＬＩＯ＿は各メモリアクセス
動作の前に公知の予昇電圧のレベルに電圧予昇され、デ
ータアンプが最適な範囲内において効率よく動作するの
を可能にする。
間において、予昇電圧制御信号ラインＬＩＯＰＣは一定
の期間、論理高電圧レベルに立ち上げられる。これは信
号ラインＬＩＯ及びＬＩＯ＿がスタンバイ電圧のレベル
に電圧Ｖ（ｔ）を加えた公知のレベルに予昇電圧される
ことを可能にする。また、均一化制御信号ラインＬＩＯ
ＥＱは所定の時間、論理高電圧のレベルにある。信号ラ
インＬＩＯ及びＬＩＯ＿がスタンバイ電圧のレベルに等
しいレベルの近傍で動作をするので、信号ラインＬＩＯ
及びＬＩＯ＿は比較的短い期間で均一化される。従っ
て、メモリアクセスとメモリアクセスの動作の間におい
て、信号ラインＬＩＯ及びＬＩＯ＿は各メモリアクセス
動作の前に公知の予昇電圧のレベルに電圧予昇され、デ
ータアンプが最適な範囲内において効率よく動作するの
を可能にする。
【００２７】本発明は発明の構成及び動作の理解を容易
にすべく特定の実施の形態に用いて詳細に説明された。
ここで、特定の実施の形態の説明は本発明の請求の範囲
を限定するものではない。本発明の精神及び特徴を逸脱
することなく、図示された実施の形態を改良できること
は当業者には明らかであろう。特に、本発明の好ましい
実施の形態はＳＤＲＡＭにおいて実施されたが、本発明
の技術が他の適切なメモリ回路において容易に実施でき
ることは当業者には明白である。
にすべく特定の実施の形態に用いて詳細に説明された。
ここで、特定の実施の形態の説明は本発明の請求の範囲
を限定するものではない。本発明の精神及び特徴を逸脱
することなく、図示された実施の形態を改良できること
は当業者には明らかであろう。特に、本発明の好ましい
実施の形態はＳＤＲＡＭにおいて実施されたが、本発明
の技術が他の適切なメモリ回路において容易に実施でき
ることは当業者には明白である。
【図１】 従来のＳＤＲＡＭ回路における均一化及び電
圧予昇回路を示す概略構成図である。
圧予昇回路を示す概略構成図である。
【図２】 （ａ）は、図１の均一化及び電圧予昇回路の
動作の間における信号ラインＬＩＯ及びＬＩＯ＿と
（ｂ）は、信号ラインＬＩＯＥＱの信号波形を示す図で
ある。
動作の間における信号ラインＬＩＯ及びＬＩＯ＿と
（ｂ）は、信号ラインＬＩＯＥＱの信号波形を示す図で
ある。
【図３】 本発明の好ましい実施の形態によるＳＤＲＡ
Ｍ回路における均一化及び電圧予昇回路を示す概略構成
図である。
Ｍ回路における均一化及び電圧予昇回路を示す概略構成
図である。
【図４】 （ａ）は、図３の均一化及び電圧予昇回路の
動作の間における信号ラインＬＩＯ及びＬＩＯ＿、
（ｂ）は、信号ラインＬＩＯＥＱ、（ｃ）は、信号ライ
ンＬＩＯＰＣ及び（ｄ）は、信号ラインＬＩＯＳＢの信
号波形を示す図である。
動作の間における信号ラインＬＩＯ及びＬＩＯ＿、
（ｂ）は、信号ラインＬＩＯＥＱ、（ｃ）は、信号ライ
ンＬＩＯＰＣ及び（ｄ）は、信号ラインＬＩＯＳＢの信
号波形を示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニエル・エフ・マックローリン アメリカ合衆国95054カリフォルニア州サ ンタ・クララ、ミル・クリーク・レイン 592番、ナンバー210
Claims (26)
- 【請求項１】 メモリ回路内の１又は複数の信号ライン
を予昇電圧する方法であって： (a). スタンバイ期間の間に、信号ラインを電源電圧の
レベルよりも小さいスタンバイ電圧のレベルに維持する
工程と; (b). メモリ回路への各メモリアクセス動作の前に信号
ラインをスタンバイ電圧のレベルよりも大きくかつ電源
電圧のレベルよりも小さい予昇電圧のレベルに電圧予昇
する工程と、を備えたことを特徴とするメモリ回路の信
号ライン電圧予昇方法。 - 【請求項２】 メモリ回路への各メモリアクセス動作の
前に信号ラインを予昇電圧のレベルに均一化する工程を
さらに備えた請求項１記載のメモリ回路の信号ライン電
圧予昇方法。 - 【請求項３】 スタンバイ電圧のレベルが電源電圧のレ
ベルのほぼ１／２である請求項２記載のメモリ回路の信
号ライン電圧予昇方法。 - 【請求項４】 電圧予昇の工程が一定の継続時間の間、
実行される請求項１記載のメモリ回路の信号ライン電圧
予昇方法。 - 【請求項５】 メモリ回路内の１又は複数の信号ライン
を電圧予昇する装置であって： (a). メモリ回路に対する読出し及び書込みに用いられ
る１又は複数の信号ラインと; (b). 信号ラインに接続され、スタンバイ時間の間は電
源電圧のレベルよりも小さいスタンバイ電圧のレベルに
信号ラインを維持するスタンバイ回路と; (c). 信号ラインに接続され、メモリ回路に対する各メ
モリアクセス動作の前に信号ラインをスタンバイ電圧の
レベルよりも大きく電源電圧のレベルよりも小さい予昇
電圧のレベルに電圧予昇する電圧予昇回路と; を備えた
ことを特徴とするメモリ回路の信号ライン電圧予昇装
置。 - 【請求項６】 スタンバイ回路及び電圧予昇回路が共に
さらに電源電圧を受けるために接続されている請求項５
記載のメモリ回路の信号ライン電圧予昇装置。 - 【請求項７】 信号ラインに接続され、メモリ回路に対
する各メモリアクセス動作の前に信号ラインを予昇電圧
のレベルに均一化する均一化回路を更に備えた請求項５
記載のメモリ回路の信号ライン電圧予昇装置。 - 【請求項８】 スタンバイ電圧のレベルが電源電圧のレ
ベルのほぼ１／２である請求項７記載のメモリ回路の信
号ライン電圧予昇装置。 - 【請求項９】 電圧予昇回路が更に一定のパルス幅を有
する予昇電圧制御信号を受け取るために接続され、電圧
予昇回路が予昇電圧制御信号に対応して動作するように
なした請求項８記載のメモリ回路の信号ライン電圧予昇
装置。 - 【請求項１０】 スタンバイ回路が更にスタンバイ制御
信号を受け取るために接続され、均一化回路が更に均一
化制御信号を受け取るために接続されている請求項９記
載のメモリ回路の信号ライン電圧予昇装置。 - 【請求項１１】 (a).複数のロウと複数のカラムとに配
列された複数のメモリセルと; (b). 各対が各メモリセルに対応して設けられる複数対
の信号ラインと; (c). 信号ラインに接続され、信号ラインをスタンバイ
期間の間は信号ラインを電源電圧のレベルよりも小さい
スタンバイ電圧のレベルに維持するスタンバイ回路と; (d). 信号ラインに接続され、各メモリアクセス動作の
前に信号ラインをスタンバイ電圧のレベルより大きくか
つ電源電圧のレベルより小さい予昇電圧のレベルに電圧
予昇する電圧予昇回路と; を備えたことを特徴とするメ
モリ回路。 - 【請求項１２】 信号ラインに接続され、メモリ回路に
対する各メモリアクセス動作の前に信号ラインを予昇電
圧のレベルに均一化する均一化回路をさらに備えた請求
項１１記載のメモリ回路。 - 【請求項１３】 スタンバイ電圧のレベルが電源電圧の
ほぼ１／２である請求項１２記載のメモリ回路。 - 【請求項１４】 電圧予昇回路が更に一定のパルス幅を
有する予昇電圧制御信号を受け取るために接続され、電
圧予昇回路が予昇電圧制御信号に対応して動作するよう
になした請求項１３記載のメモリ回路。 - 【請求項１５】 スタンバイ回路は更にスタンバイ制御
信号を受け取るために接続され、均一化回路は更に均一
化制御信号を受け取るために接続されている請求項１４
記載のメモリ回路。 - 【請求項１６】 スタンバイ回路及び電圧予昇回路は共
にさらに電源電圧の印加端子に接続されている請求項１
５記載のメモリ回路。 - 【請求項１７】 スタンバイ回路が電圧発生回路を含む
請求項１６記載のメモリ回路。 - 【請求項１８】 電圧発生回路が相互に等しい抵抗値の
第１の抵抗及び第２の抵抗を有する分圧回路を含む請求
項１７記載のメモリ回路。 - 【請求項１９】 信号ラインがローカル入力／出力信号
ラインである請求項１７記載のメモリ回路。 - 【請求項２０】 メモリ回路がＳＤＲＡＭ回路である請
求項１９記載のメモリ回路。 - 【請求項２１】 メモリ回路がＳＲＡＭ回路である請求
項１９記載のメモリ回路。 - 【請求項２２】 メモリ回路がＤＲＲＡＭ回路である請
求項１９記載のメモリ回路。 - 【請求項２３】 メモリ回路がＤＤＲＡＭ回路である請
求項１９記載のメモリ回路。 - 【請求項２４】 (a).複数のロウと複数のカラムとに配
列された複数のメモリセルと; (b). 各対が各メモリセルに対応して設けられる複数対
の信号ラインと; (c). 信号ラインと電源電圧を受けるために接続され、
スタンバイ期間の間は信号ラインを電源電圧のレベルよ
りも小さいスタンバイ電圧のレベルに維持する分圧回路
を含むスタンバイ回路と; (d). 信号ラインと電源電圧を受けるために接続され、
各メモリアクセス動作の前に信号ラインをスタンバイ電
圧のレベルより大きくかつ電源電圧のレベルより小さい
予昇電圧のレベルに電圧予昇する電圧予昇回路と; (e). 信号ラインに接続され、各メモリアクセス動作の
前に信号ラインを予昇電圧のレベルに均一化する均一化
回路と; を備えたことを特徴とするメモリ回路。 - 【請求項２５】 電圧予昇回路は更に一定のパルス幅を
有する予昇電圧制御信号を受け取るために接続され、電
圧予昇回路が予昇電圧制御信号に対応して動作するよう
になした請求項２４記載のメモリ回路。 - 【請求項２６】 スタンバイ電圧のレベルが電源電圧レ
ベルのほぼ１／２である請求項２５記載のメモリ回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12798299P | 1999-04-06 | 1999-04-06 | |
| US60/127982 | 1999-07-20 | ||
| US09/357,739 US6141275A (en) | 1999-04-06 | 1999-07-20 | Method of and apparatus for precharging and equalizing local input/output signal lines within a memory circuit |
| US09/357739 | 1999-07-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000357393A true JP2000357393A (ja) | 2000-12-26 |
Family
ID=26826147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000105025A Pending JP2000357393A (ja) | 1999-04-06 | 2000-04-06 | メモリ回路のローカル入力／出力信号ラインの電圧予昇及び均一化方法とその装置 |
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| Country | Link |
|---|---|
| US (1) | US6141275A (ja) |
| JP (1) | JP2000357393A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322372A (ja) * | 2004-05-10 | 2005-11-17 | Hynix Semiconductor Inc | マルチポートメモリ素子 |
| JP2006294209A (ja) * | 2005-04-08 | 2006-10-26 | Hynix Semiconductor Inc | マルチ−ポートメモリ素子 |
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|---|---|---|---|---|
| KR100656452B1 (ko) * | 2005-11-29 | 2006-12-11 | 주식회사 하이닉스반도체 | 프리차지 장치 |
| KR100813526B1 (ko) * | 2006-02-07 | 2008-03-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100691017B1 (ko) | 2006-03-30 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치용 로컬입출력라인 프리차지 제어회로및 그 제어방법 |
| KR100763253B1 (ko) * | 2006-05-30 | 2007-10-04 | 삼성전자주식회사 | 반도체 메모리 장치 및 그에 따른 프리차아지 방법 |
| KR100757935B1 (ko) * | 2006-09-13 | 2007-09-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 프리 차지 회로 |
| KR100761382B1 (ko) * | 2006-09-29 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
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| KR101038998B1 (ko) * | 2010-01-08 | 2011-06-03 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 비트라인 프리차지 전압 생성 회로 |
| KR20130080733A (ko) * | 2012-01-05 | 2013-07-15 | 에스케이하이닉스 주식회사 | 프리차지회로 및 반도체메모리장치 |
| JP2014149884A (ja) * | 2013-01-31 | 2014-08-21 | Micron Technology Inc | 半導体装置 |
| US20230274770A1 (en) * | 2022-02-25 | 2023-08-31 | Changxin Memory Technologies, Inc. | Local sensing amplifier and memory |
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|---|---|---|---|---|
| US5297089A (en) * | 1992-02-27 | 1994-03-22 | International Business Machines Corporation | Balanced bit line pull up circuitry for random access memories |
| KR960006271B1 (ko) * | 1993-08-14 | 1996-05-13 | 삼성전자주식회사 | 고속동작을 위한 입출력라인구동방식을 가지는 반도체메모리장치 |
| US5581506A (en) * | 1994-06-03 | 1996-12-03 | Matsushita Electric Industrial Co., Ltd. | Level-shifter, semiconductor integrated circuit, and control methods thereof |
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| US5995431A (en) * | 1997-06-11 | 1999-11-30 | Texas Instruments Incorporated | Bit line precharge circuit with reduced standby current |
| KR100300035B1 (ko) * | 1998-02-07 | 2001-09-06 | 김영환 | 전하재활용센스앰프 |
-
1999
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-
2000
- 2000-04-06 JP JP2000105025A patent/JP2000357393A/ja active Pending
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|---|---|---|---|---|
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| JP4596831B2 (ja) * | 2004-05-10 | 2010-12-15 | 株式会社ハイニックスセミコンダクター | マルチポートメモリ素子 |
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| US6141275A (en) | 2000-10-31 |
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