CN109872748B - 一种sram的辅助电路 - Google Patents

Abstract

本发明实施例公开了一种SRAM的辅助电路，包括：存储单元阵列、字线以及时钟信号线，所述字线连接至所述存储单元阵列，适于响应于所述时钟信号线的时钟信号产生字线信号，以选中所述存储单元阵列中的存储单元，所述辅助电路包括：字线电压降低单元，适于降低所述字线信号的电压值；以及字线电压抬升单元，与所述字线电压降低单元耦接，适于响应于所述字线信号，减少所述字线电压降低单元对所述字线信号的电压值的降低量。所述SRAM的辅助电路读写速度较快。

Description

一种SRAM的辅助电路

技术领域

本发明涉及集成电路技术领域，尤其涉及一种SRAM的辅助电路。

背景技术

存储器是集成电路技术领域中不可或缺的重要组成部分，静态随机存取存储器(Static Random Access Memory，SRAM)作为存储器中读写速度较快的一种，一直是集成电路技术领域中研究的热点。

SRAM主要用作高速缓存，对SRAM的读写速度有较高的要求。另一方面，随着半导体技术的发展，器件的特征尺寸越来越小，并且SRAM的电源电压越来越低。

由于特征尺寸的减小和SRAM电源电压的降低，使得SRAM的存储单元的静态噪声容限降低，导致SRAM在进行操作时容易发生干扰，内部存储的数据被破坏。因此，SRAM设置辅助电路来减少读写过程的失效。

但是，目前设置有辅助电路的SRAM的速度有待提升。

发明内容

本发明实施例解决的技术问题是提升SRAM的速度。

为解决上述技术问题，本发明实施例提供一种SRAM的辅助电路，包括：存储单元阵列、字线以及时钟信号线，所述字线连接至所述存储单元阵列，适于响应于所述时钟信号线的时钟信号产生字线信号，以选中所述存储单元阵列中的存储单元，所述辅助电路包括：字线电压降低单元，适于降低所述字线信号的电压值；以及字线电压抬升单元，与所述字线电压降低单元耦接，适于响应于所述字线信号，减少所述字线电压降低单元对所述字线信号的电压值的降低量。

可选的，所述字线电压降低单元包括多个分压子单元，所述分压子单元处于使能状态时，降低所述字线信号的电压值。

可选的，所述SRAM还包括：耦接至所述字线的字线电源线，所述字线信号的电压值跟随所述字线电源线的电压值变化；所述分压子单元连接至所述字线电源线，且在处于使能状态时，对所述字线电源线分压，降低所述字线电源线的电压值，以降低所述字线信号的电压值。

可选的，所述分压子单元包括：第一PMOS管，所述第一PMOS管的栅极连接至所述字线电压抬升单元，所述第一PMOS管的源极连接至所述字线电源线，所述第一PMOS管的漏极接地，且所述第一PMOS管处于打开状态时，所述分压子单元处于使能状态。

可选的，所述分压子单元连接至所述字线，所述分压子单元处于使能状态时，对所述字线分压，降低所述字线信号的电压值。

可选的，所述分压子单元包括：第二PMOS管，所述第二PMOS管的栅极连接至所述字线电压抬升单元，所述第二PMOS管的源极连接至所述字线，所述第二PMOS管的漏极接地，所述第二PMOS管处于打开状态时，所述分压子单元处于使能状态。

可选的，所述字线电压抬升单元，适于逐步关断所述多个分压子单元，以逐步阶跃式抬升所述字线信号的电压值。

可选的，所述字线电压抬升单元包括：初始控制信号生成子单元，适于响应于所述字线信号，生成初始控制信号；抬升顺序控制子单元，适于根据所述初始控制信号，生成与所述分压子单元数量一致的分控制信号，所述分控制信号分别输入至所述多个分压子单元。

可选的，所述初始控制信号的电压值按预设速率随时间变化。

可选的，所述初始控制信号生成子单元包括一个或多个漏电通路，所述漏电通路连通参考电压线和地，所述参考电压线的电压信号作为所述初始控制信号，处于使能状态的漏电通路的数量越多，所述初始控制信号的电压值随时间变化的速率越大。

可选的，所述漏电通路包括：第一NMOS管以及第二NMOS管；其中，所述第一NMOS管的栅极接收所述字线信号，所述第一NMOS管的漏极连接至所述参考电压线；所述第二NMOS管的栅极接入漏电通路数量控制信号，所述第二NMOS管的漏极连接至所述第一NMOS管的源极，所述第二NMOS管的源极接地。

可选的，所述初始控制信号生成子单元还包括预充电模块，所述预充电模块连接至所述参考电压线，适于在所述漏电通路关断时对所述参考电压线充电。

可选的，所述预充电模块包括：第三PMOS管，所述第三PMOS管的栅极连接至所述字线信号，所述第三PMOS管的源极连接至电源线，所述第三PMOS管的漏极连接至所述参考电压线。

可选的，所述抬升顺序控制子单元包括：与所述分压子单元数量相同的分控制模块，所述分控制模块的适于根据所述初始控制信号的电压值生成所述分控制信号。

可选的，所述分控制模块包括：反相器，所述反相器的输入端连接至所述初始控制信号，所述反相器的输出信号作为所述分压子单元的使能信号。

可选的，不同分控制模块的反相器的翻转电平不同。

可选的，所述抬升顺序控制子单元包括：与所述分压子单元数量相同的延时电路模块，各延时电路模块的延时时长均不相同。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

通过设置字线电压降低单元，可以降低字线信号的电压值，增加SRAM的静态噪声容限(Static Noise Margin，SNM)，通过设置字线电压抬升单元，可以响应于所述字线信号，减少所述字线电压降低单元对所述字线信号的电压值的降低量，进而可以在字线信号产生后，逐步升高字线信号的电压值。由于在字线打开初期，字线电压对SNM影响较大，通过字线电压降低单元降低字线信号的电压值，可以提升SNM。在字线信号产生后，字线电压抬升单元在一定程度上抬高字线信号的电压值，可以提升SRAM的速度。故所述SRAM的辅助电路可以改善SNM并且提升SRAM的读写速度。

进一步，设置连接至字线电源线的分压子单元，对字线电源线分压，通过降低字线电源线的电压可以降低任意一条字线的字线信号的电压值，电路结构较为简单。

进一步，设置连接至字线的分压子单元，对字线分压，可以对多条字线分别操作，可以在降低一条字线的字线信号的电压值时，避免对其它字线的影响。

进一步，设置多个分压子单元，字线电压抬升单元逐步关断多个分压子单元，可以逐步阶跃式升高所述字线信号的电压值，进而可以方便的对升高字线信号的电压值的过程进行控制。

附图说明

图1是本发明实施例中一种SRAM的辅助电路的结构示意图；

图2是本发明实施例中SRAM的辅助电路的一种具体实施的结构示意图；

图3是本发明实施例中SRAM的辅助电路的一种具体实施的部分结构示意图；

图4是本发明实施例中一种字线信号的电压值变化的示意图。

具体实施方式

如背景技术所述，通过设置辅助电路，可以减少对SRAM进行操作时的干扰，但目前设置有辅助电路的SRAM的速度有待提升。

本领域技术人员可以理解的是，SRAM可以包括存储单元阵列，字线以及时钟信号线，字线连接至存储单元阵列，适于响应于时钟信号线的时钟信号产生字线信号，根据字线与存储阵列的连接方式，可以选中存储阵列中的一行或者一列的存储单元。

在一种设置有辅助电路的SRAM中，通过辅助电路降低字线信号的电压值，对SRAM的存储单元进行低压操作，以避免干扰SRAM的内部存储数据。但是，由于字线信号的电压被降低，会影响读写速度。

在本发明实施例中，通过设置字线电压降低单元，降低字线信号的电压值，增加SRAM的静态噪声容限。在字线打开初期，字线电压对SNM影响较大，通过字线电压降低单元降低字线信号的电压值，可以较好的改善SNM。在字线信号产生后，通过字线电压抬升单元逐步升高字线信号的电压值，可以提升SRAM的速度。故本发明实施例的技术方案中，可以较好的兼顾SNM以及SRAM的读写速度。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1是本发明实施例中一种SRAM的辅助电路的结构示意图，图2是本发明实施例中SRAM的辅助电路的一种具体实施的结构示意图。图1中的SRAM的辅助电路的各单元、子单元和模块，可以通过图2所示的电路实现，本领域技术人员可以理解，图1中的SRAM的辅助电路也可以利用不同与图2所示的电路实现。以下结合图1和图2，对本发明实施例中的SRAM的辅助电路进行说明。

参见图1，所述辅助电路具体可以包括：

字线电压降低单元11，适于降低所述字线信号的电压值；以及字线电压抬升单元12，与所述字线电压降低单元耦接，适于响应于所述字线信号，减少所述字线电压降低单元对所述字线信号的电压值的降低量。

在具体实施中，字线电压降低单元11可以包括多个分压子单元111，所述分压子单元111处于使能状态时，可以降低所述字线信号的电压值。处于使能状态的分压子单元111越多，对字线信号的电压值的降低量越多。

分压子单元111的数量也可以是一个，分压子单元111的数量可以根据需要确定。字线电压抬升单元12可以通过控制分压子单元111的使能状态来逐渐抬升字线信号的电压值，设置分压子单元111可以更灵活的控制字线信号的电压值。

在具体实施中，SRAM还可以包括耦接至字线的字线电源线，所述字线信号的电压值跟随所述字线电源线的电压值变化。例如，结合参考图3，字线电源线WLVCC可以通过控制电路31耦接至字线WL，连接至不同字线WL的控制电路的结构31可以是相同的。虽然图中示出了一种控制电路，但也可以是其它的形式。可以理解的是，图3中仅示出了两条字线WL以及对应的控制电路，实际字线的数量可以更多。

在本发明实施例中，分压子单元111可以连接至所述字线电源线，分压子单元111处于使能状态时，可以对所述字线电源线分压，降低所述字线电源线的电压值，以降低所述字线信号的电压值。

分压子单元111也可以连接至字线，在分压子单元111处于使能状态时，直接对字线分压，降低所述字线信号的电压值。

或者，也可以部分分压子单元111连接至字线电源线，部分分压子单元111连接至字线。

设置连接至字线电源线的分压子单元111，对字线电源线分压，通过降低字线电源线的电压可以降低任意一条字线的字线信号的电压值，电路结构较为简单；设置连接至字线的分压子单元111，对字线分压，可以对多条字线分别操作，可以在降低一条字线的字线信号的电压值时，避免对其它字线的影响。

具体地，结合参考图1和图3，对分压子单元111连接至字线电源线的具体实施方式进行进一步说明。

图3中的PMOS管MP31、PMOS管MP32、PMOS管MP33以及PMOS管MP34中的全部或部分均可以包含于图1中分压子单元111。上述各个PMOS管均连接至字线电源线WLVCC，当PMOS管打开时，分压子单元111处于使能状态。

具体地，PMOS管MP31、PMOS管MP32、PMOS管MP33以及PMOS管MP34的漏极均接地，栅极连均可以连接至所述字线电压抬升单元12，源极均连接至字线电源线WLVCC。依上述连接方式连接的PMOS管均为第一PMOS管，第一PMOS管的数量可以是一个或多个。

类似地，在分压子单元111连接至字线的具体实施方式中，分压子单元可以包括第二PMOS管，第二PMOS管的源极连接至所述字线，第二PMOS管的漏极接地，第二PMOS管处于打开状态时，所述分压子单元111处于使能状态。第二PMOS管的数量也可以为一个或多个。

在具体实施中，字线电压抬升单元12适于逐步关断多个分压子单元111，以逐步阶跃式抬升所述字线信号的电压值。图4是本发明实施例中一种字线信号的示意图。如图4所示，字线信号的电压值可以被逐步阶跃式抬升。阶跃式抬升的次数以及每次阶跃式抬升的时间间隔可以根据需要设定。

继续参见图1，字线电压抬升单元12可以包括：初始控制信号生成子单元121以及抬升顺序控制子单元122，其中：

初始控制信号生成子单元121，适于响应于所述字线信号，生成初始控制信号；抬升顺序控制子单元122，适于根据所述初始控制信号，生成与所述分压子单元111数量一致的分控制信号，所述分控制信号111分别输入至所述多个分压子单元。

分控制信号分别输入多个分压子单元111，可以对多个分压子单元111的使能状态进行控制，例如，结合图3，对应于PMOS管MP31、PMOS管MP32以及PMOS管MP33的分控制信号，可以分别对上述三个PMOS管进行控制，例如可以先关断PMOS管MP31，再关断PMOS管MP32，之后再关断PMOS管MP33，以逐步阶跃式抬升字线信号。

在具体实施中，初始控制信号的电压值可以按预设的速率随时间变化，例如，其电压值可以逐步降低，降低的速率可以设定。

例如，在初始控制信号生成子单元121中，可以设置一个或者多个漏电通路1211，处于使能状态的漏电通路1211的数量越多，初始控制信号的电压值随时间变化的速率越大。

以下结合图1和图2进行进一步说明，漏电通路1211可以包括两个NMOS管：NMOS管MN21和NMOS管MN22。NMOS管MN21的栅极可以直接或间接的接收字线信号，也即，可以接收字线信号，或根据字线信号产生的信号，以在字线信号产生后，打开NMOS管MN21。在具体实施中，字线信号可以是读信号，或者也可以是写信号，根据实际需要进行确定。

具体地，NMOS管MN21的漏极连接至参考电压线Vref，源极连接至NMOS管MN22的漏极，NMOS管MN22的栅极接入漏电通路1211数量控制信号，以控制漏电通路1211的使能状态，NMOS管MN22的源极接地。

按照NMOS管MN21的连接方式进行连接的NMOS管为第一NMOS管，按照NMOS管MN22的连接方式进行连接的NMOS管为第二NMOS管，漏电通路1211可以包括第一NMOS管和第二NMOS管，第一NMOS管和第二NMOS管的数量可以是多个。

漏电通路1211的数量可以是多个，例如图中还示出了包括NMOS管MN23和NMOS管MN24的漏电通路，以及包括NMOS管MN25和NMOS管MN26的漏电通路。

通过漏电通路1211的数量控制信号，可以控制处于使能状态漏电通路1211的数量，以控制初始控制信号的电压值随时间变化的速率，例如可以控制NMOS管MN22、NMOS管MN24以及NMOS管MN26中打开的数量，打开的数量越多，初始控制信号的电压值随时间变化的速率越大。使能的漏电通路的数量可以根据实际需要，例如根据实验结果进行确定。

在具体实施中，初始控制信号生成子单元121还可以包括预充电模块(图中未示出)，预充电模块连接至所述参考电压线，适于在所述漏电通路1211关断时对所述参考电压线充电。

结合参考图1和图2进行进一步的说明，初始控制信号生成子单元121可以包括PMOS管MP21，其栅极适于直接或间接的接收所述字线信号，其源极连接至电源线VDD，其漏极连接至参考电压线Vref。在字线信号未到来时，PMOS管MP21打开，对参考电源线Vref充电。

在具体实施中，抬升顺序控制子单元122可以包括：与分压子单元111数量相同的分控制模块1221，所述分控制模块1221的适于根据所述初始控制信号的电压值生成所述分控制信号。

更进一步地，分控制模块1221可以包括反相器，反相器的输入端连接至所述初始控制信号，所述反相器的输出信号作为所述分压子单元的使能信号。

不同的分控制模块1221中的反相器的翻转电平可以不同，以生成不同的分控制信号，控制分压子单元111在不同的时间关断，进而逐步阶跃式的抬升字线信号。

继续结合参考图1和图2，反向相器INV21、反相器INV22或者反相器INV23，可以分别位于不同的分控制模块1221中。三者的翻转电平可以不同。例如，反相器INV21的翻转电平值可以最低，反相器INV23的翻转电平值可以最高，反相器INV22的翻转电平值可以在二者之间。

相应地，若在字线信号产生后，参考电压线Vref的电压值随时间减小，则首先到达反相器INV21的翻转电平，反相器INV21翻转，输出信号变为高电平，改变分压子单元111的使能状态，关断分压子单元111，以抬升字线信号的电压值。分压子单元111可以包括PMOS管MP22，其连接方式可以参见前述第一PMOS管或第二PMOS管。

在反相器INV21翻转后，反相器INV22翻转，可以关断PMOS管MP23；之后反相器INV23翻转，关断PMOS管MP24。

在本发明其它具体实施方式中，抬升顺序控制子单元122也可以包括：与所述分压子单元数量相同的延时电路模块，各延时电路模块的延时时长均不相同。

相应地，初始控制信号生成子单元121生成的初始控制信号的电压值大小可以是不变的，响应于字线信号生成高电平的信号，经过延时电路模块，逐渐关断分压子单元111。

本领域技术人员可以理解的是，在具体实施中，分压子单元111也可以是高电平有效，即分控制信号为低电平时，关断分压子单元111。

在本发明实施例中，通过设置字线电压降低单元，可以降低字线信号的电压值，增加SRAM的静态噪声容限。在字线打开初期，字线电压对SNM影响较大，通过字线电压降低单元降低字线信号的电压值，可以较好的改善SNM。在字线信号产生后，通过字线电压抬升单元逐步升高字线信号的电压值，可以提升SRAM的速度。故本发明实施例的技术方案中，可以较好的兼顾SNM以及SRAM的读写速度。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种SRAM的辅助电路，所述SRAM包括存储单元阵列、字线以及时钟信号线，所述字线连接至所述存储单元阵列，适于响应于所述时钟信号线的时钟信号产生字线信号，以选中所述存储单元阵列中的存储单元，其特征在于，所述辅助电路包括：

字线电压降低单元，适于降低所述字线信号的电压值；以及

字线电压抬升单元，与所述字线电压降低单元耦接，适于响应于所述字线信号，减少所述字线电压降低单元对所述字线信号的电压值的降低量。

2.根据权利要求1所述的SRAM的辅助电路，其特征在于，所述字线电压降低单元包括多个分压子单元，所述分压子单元处于使能状态时，降低所述字线信号的电压值。

3.根据权利要求2所述的SRAM的辅助电路，其特征在于，所述SRAM还包括：耦接至所述字线的字线电源线，所述字线信号的电压值跟随所述字线电源线的电压值变化；所述分压子单元连接至所述字线电源线，且在处于使能状态时，对所述字线电源线分压，降低所述字线电源线的电压值，以降低所述字线信号的电压值。

4.根据权利要求3所述的SRAM的辅助电路，其特征在于，所述分压子单元包括：第一PMOS管，所述第一PMOS管的栅极连接至所述字线电压抬升单元，所述第一PMOS管的源极连接至所述字线电源线，所述第一PMOS管的漏极接地，且所述第一PMOS管处于打开状态时，所述分压子单元处于使能状态。

5.根据权利要求2所述的SRAM的辅助电路，其特征在于，所述分压子单元连接至所述字线，所述分压子单元处于使能状态时，对所述字线分压，降低所述字线信号的电压值。

6.根据权利要求5所述的SRAM的辅助电路，其特征在于，所述分压子单元包括：第二PMOS管，所述第二PMOS管的栅极连接至所述字线电压抬升单元，所述第二PMOS管的源极连接至所述字线，所述第二PMOS管的漏极接地，所述第二PMOS管处于打开状态时，所述分压子单元处于使能状态。

7.根据权利要求2所述的SRAM的辅助电路，其特征在于，所述字线电压抬升单元，适于逐步关断所述多个分压子单元，以逐步阶跃式抬升所述字线信号的电压值。

8.根据权利要求7所述的SRAM的辅助电路，其特征在于，所述字线电压抬升单元包括：

初始控制信号生成子单元，适于响应于所述字线信号，生成初始控制信号；

抬升顺序控制子单元，适于根据所述初始控制信号，生成与所述分压子单元数量一致的分控制信号，所述分控制信号分别输入至所述多个分压子单元。

9.根据权利要求8所述的SRAM的辅助电路，其特征在于，所述初始控制信号的电压值按预设速率随时间变化。

10.根据权利要求9所述的SRAM的辅助电路，其特征在于，所述初始控制信号生成子单元包括一个或多个漏电通路，所述漏电通路连通参考电压线和地，所述参考电压线的电压信号作为所述初始控制信号，处于使能状态的漏电通路的数量越多，所述初始控制信号的电压值随时间变化的速率越大。

11.根据权利要求10所述的SRAM的辅助电路，其特征在于，所述漏电通路包括：第一NMOS管以及第二NMOS管；其中，

所述第一NMOS管的栅极接收所述字线信号，所述第一NMOS管的漏极连接至所述参考电压线；

所述第二NMOS管的栅极接入漏电通路数量控制信号，所述第二NMOS管的漏极连接至所述第一NMOS管的源极，所述第二NMOS管的源极接地。

12.根据权利要求10所述的SRAM的辅助电路，其特征在于，所述初始控制信号生成子单元还包括预充电模块，所述预充电模块连接至所述参考电压线，适于在所述漏电通路关断时对所述参考电压线充电。

13.根据权利要求12所述的SRAM的辅助电路，其特征在于，所述预充电模块包括：第三PMOS管，所述第三PMOS管的栅极连接至所述字线信号，所述第三PMOS管的源极连接至电源线，所述第三PMOS管的漏极连接至所述参考电压线。

14.根据权利要求8所述的SRAM的辅助电路，其特征在于，所述抬升顺序控制子单元包括：与所述分压子单元数量相同的分控制模块，所述分控制模块适于根据所述初始控制信号的电压值生成所述分控制信号。

15.根据权利要求14所述的SRAM的辅助电路，其特征在于，所述分控制模块包括：反相器，所述反相器的输入端连接至所述初始控制信号，所述反相器的输出信号作为所述分压子单元的使能信号。

16.根据权利要求15所述的SRAM的辅助电路，其特征在于，不同分控制模块的反相器的翻转电平不同。

17.根据权利要求8所述的SRAM的辅助电路，其特征在于，所述抬升顺序控制子单元包括：与所述分压子单元数量相同的延时电路模块，各延时电路模块的延时时长均不相同。

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