FR2610135A1

FR2610135A1 - Memoire a semiconducteurs a lignes de donnees differentielles

Info

Publication number: FR2610135A1
Application number: FR8800971A
Authority: FR
Inventors: Kenneth E Young
Original assignee: Cypress Semiconductor Corp
Current assignee: Cypress Semiconductor Corp
Priority date: 1987-01-28
Filing date: 1988-01-28
Publication date: 1988-07-29
Anticipated expiration: 2008-01-28
Also published as: FR2610135B1; GB2201560A; US4785427A; GB8801722D0; JPS63276781A; GB2201560B; DE3802363A1

Abstract

L'INVENTION CONCERNE UNE MEMOIRE A SEMICONDUCTEURS POUR MEMORISER DES DONNEES BINAIRES COMPRENANT UNE PAIRE DE LIGNES DE BIT DIFFERENTIELLES 22, 23 RECEVANT DES SIGNAUX CORRESPONDANT A UNE DONNEE BINAIRE; UN COMPOSANT DE MEMOIRE A SEMICONDUCTEURS 21 MEMORISANT UNE DONNEE BINAIRE, CE COMPOSANT DE MEMOIRE A SEMICONDUCTEURS ETANT RELIE ENTRE LA PAIRE DE LIGNES DE BIT DIFFERENTIELLES AFIN DE PRODUIRE LESDITS SIGNAUX CORRESPONDANT A LA DONNEE BINAIRE LORS DE LA LECTURE DU COMPOSANT DE MEMOIRE A SEMICONDUCTEURS AU COURS D'UN CYCLE DE LECTURE; DES MOYENS D'HORLOGE DELIVRANT UN SIGNAL D'HORLOGE PENDANT CE CYCLE DE LECTURE. SELON L'INVENTION, IL EST PREVU EN OUTRE UN COMPOSANT A SEMICONDUCTEURS M1; M2 RELIE ENTRE LA PAIRE DE LIGNES DE BIT DIFFERENTIELLES AFIN DE FORMER SELECTIVEMENT UN PASSAGE DE COURANT ENTRE LA PAIRE DE LIGNES DE BIT DIFFERENTIELLES, ET AYANT UN ELEMENT DE COMMANDE QUI Y CONTROLE LE PASSAGE DU COURANT, CET ELEMENT DE COMMANDE ETANT RELIE AUX MOYENS D'HORLOGE DE SORTE QUE, LORS DE LA LECTURE DU COMPOSANT DE MEMOIRE A SEMICONDUCTEURS, LE PASSAGE DE COURANT SOIT OUVERT, AFIN DE REDUIRE L'EXCURSION DE TENSION ENTRE LA PAIRE DE LIGNES DE BIT DIFFERENTIELLES AU COURS DU CYCLE DE LECTURE.

Description

La présente invention concerne les composants de mémoire à semiconducteurs

utilisant des lignes de donnée différentielles pour la détection et la détermination de données binaires et, en particulier, les éléments concernés par la lecture et l'écriture dans des composants de mémoire à semiconducteurs. Les mémoire à semiconducteurs de l'art antérieur qui utilisent des lignes de donnée (lignes de bit) mettent habituellement en oeuvre une colonne de cellules de mémoire entre deux lignes de bit différentielles. Chacune des cellules de mémoire est reliée aux deux lignes de bit différentielles, et un amplificateur de détection, également relié à chacune des lignes de bit différentielles, détecte l'état binaire de l'une des cellules de mémoire de la colonne de cellules de mémoire disposées entre les lignes de bit différentielles

(voir par exemple la figure 1).

Habituellement, plusieurs colonnes sont disposées sur une puce à semiconducteurs, et chacune de ces colonnes se trouve remplie par un nombre croissant de cellules de mémoire, qui

vont en s'amenuisant pour prendre moins de place sur la puce.

Ces cellules de mémoire plus petites mémorisent une charge plus faible, charge qui doit créer sur la ligne de bit et la ligne de bit complémenté des excursions de tension à détecter par l'amplificateur de détection. Habituellement, on sélectionne pour la lecture une cellule de mémoire de toute la colonne de cellules de mémoire en appliquant un signal de lecture sur une ligne de mot reliée à la cellule de mémoire particulière. Ce signal de lecture réalise la liaison de la cellule de mémoire aux deux lignes de bit, o l'on compare la différence de tension entre les deux lignes de bits par l'amplificateur de détection. Cette différence détermine le signal de sortie de l'amplificateur de détection, qui représente l'état logique binaire de la cellule de mémoire qui

a été sélectionnée et lue.

La minuaturisation croissante a fait en sorte que les cellules de mémoire conservent une charge plus faible, charge qui doit créer des excursions de tension sur les lignes de bit différentielles. De plus, les réseaux de plus grandes dimensions ont augmenté les capacités parasites des lignes de bit (en particulier, la capacité produite par de longues lignes de bit isolées du substrat semiconducteur), de sorte qu'il faut un temps plus long pour charger et décharger les charges capacitives parasites, avec des cellules de mémoire plus petites qui conservent une charge plus faible. Une solution de l'art antérieur à ce problème utilise le pré- chargement des lignes de bit à une valeur particulière, qui est généralement une valeur intermédiaire entre les niveaux de tension qui représentent les deux extrêmes des états logiques binaires. De la sorte, si par exemple le niveau haut extrême représentant un '1' binaire vaut 5 V et le niveau bas extrême représentant un '0' binaire vaut 0 V, le pré- chargement des lignes de bit appliquera 2,5 V sur chaque ligne de bit, de sorte qu'une cellule de mémoire particulière n'aura qu'à entrainer chacune des lignes de bit

différentielles que sur 2,5 V dans le sens approprié.

Une forme particulière de l'art antérieur fait usage d'une impulsion de récupération avant la lecture effective du composant de cellule de mémoire. L'impulsion de récupération n'intervient pas au cours de la lecture de la cellule de mémoire. Un tel composant de l'art antérieur est illustré sur la figure 1, o l'on a représenté une partie d'une mémoire à semiconducteurs. La mémoire comprend une pluralité de cellules de mémoire 21 qui conservent des données binaires. Les cellules de mémoire sont disposées en colonnes, deux colonnes de cellules de mémoire étant illustrées sur la figure 1. Une paire de lignes de bit différentielles, disposées comme les

deux colonnes, entoure chaque colonne de cellules de mémoire.

De la sorte, une ligne de bit différentielle 22 (ligne de bit) est associée à son inverse, qui est l'autre ligne de bit différentielle 23 (ligne de bit complémenté). Chaque cellule de mémoire 21 possède une première sortie 12 et une seconde sortie 13 qui relient la cellule de mémoire entre les lignes de bit différentielles afin de délivrer des signaux qui correspondent à la donnée binaire conservée dans la cellule de mémoire lors de la lecture de cette cellule de mémoire. Bien entendu, ces lignes 12 et 13 délivrent les signaux correspondant à un état binaire lors de l'écriture de la

cellule de mémoire. Un amplificateur de détection 11, qui-

possède des entrées différentielles comme cela est bien connu dans la technique, est également relié entre chaque paire de lignes de bit différentielles. La ligne de mot 27 et la ligne de mot 28, disposées en rangées, sont reliées aux cellules de mémoire comme illustré sur la figure 1. Ainsi, par exemple, la ligne de mot 28 est reliée à chaque cellule de mémoire 21 qui est reliée via les sorties 12 et 13 à la ligne de bit 22 et à la ligne de bit complémenté 23. Des moyens d'horloge de lecture/écriture sont généralement reliés aux lignes de mot afin de délivrer un signal de lecture ou d'écriture sur la ligne de mot vers la cellule de mémoire afin de permettre à la

cellule de mémoire d'être écrite ou d'être lue.

Un composant MOS a effet de champ M20 est également relié entre la paire de lignes de bit différentielles, comme illustré sur la figure 1, sa grille étant reliée à un signal d'horloge 1 (CLK1); ce composant à effet de champ sert à égaliser les lignes de bit différentielles au cours d'une impulsion de récupération qui arrive avant la lecture effective de la cellule de mémoire. Une séquence de fonctionnement typique de cette mémoire de l'art antérieur illustrée sur la figure 1 sera décrite, illustrant ainsi le rôle de l'impulsion de récupération. Supposons qu'un cycle de lecture (pour lire la cellule inférieure gauche 21 entre les lignes 22 et 23) se termine avec la ligne de bit 22 au niveau haut à environ 5 V, et la ligne de bit complémenté 23 au niveau bas à environ 0 V. Avant la lecture qui suit de la cellule de mémoire 21, l'impulsion de récupération arrive en appliquant le signal d'horloge CLK1 à la grille de M20, qui est reliée à une horloge qui délivre un signal CLK1. Dans le mode de réalisation illustré sur la figure 1, CLK1 donne un signal au niveau haut (par exemple à 5 V) pendant l'impulsion de récupération, permettant ainsi l'établissement d'un passage de courant entre la paire de lignes de bit différentielles, ce qui fait en sorte que cette paire de lignes de bit

différentielles est égalisée pratiquement à la même tension.

Dans cet exemple particulier, l'impulsion d'horloge CLK1 fait en sorte que les lignes de bit différentielles sont égalisées à une tension qui sera de l'ordre de 2,5 V, valeur intermédiaire entre les valeurs extrêmes des gammes de tension allouées aux données binaires. L'impulsion de récupération dure un certain temps, cette durée étant prévue de manière à s'assurer que la paire de lignes de bit différentielles sera

pratiquement égalisée à la fin de l'impulsion de récupération.

A cet effet, la largeur de grille des composants tels que M20 est habituellement importante, afin de permettre un passage de courant considérable. Après l'impulsion de récupération, on sélectionne une cellule de mémoire pour la lecture en désignant la ligne de mot appropriée. Par exemple, on applique à cet effet un signal de lecture à la ligne de mot 28, ce qui fait en sorte que les cellules de mémoire 21 des deux colonnes illustrées sur la figure 1 sont activées pour la lecture par les amplificateurs de détection 11. Les cellules de mémoire 21 produisent leur signal de sortie aux sorties 12 et 13; le signal de sortie de la cellule inférieure gauche 21 entre les lignes 22 et 23 amènent, dans cet exemple particulier, la ligne de bit 22 au niveau haut (à environ 5 V) et la ligne de bit complémenté 23 au niveau bas, à environ 0 V. On peut voir que, même avec les impulsions de récupération, il se produit des excursions de tension importantes sur les lignes de bit différentielles. En raison des charges capacitives parasites et des petites cellules de mémoire, un certain temps est nécessaire pour que ces lignes de bit différentielles soient entraînées sur ces excursions de tension importantes. Si l'on n'utilise pas d'impulsion de récupération ni de pré-chargement des lignes de bit différentielles, il apparaît des excursions de tension encore plus importantes sur les lignes de bit différentielles, ce qui nécessite encore plus de temps pour charger et décharger les charges capacitives parasites. Que l'on utilise ou non une impulsion de récupération, les excursions de tension importantes produisent des pics de consommation sur les lignes d'alimentation, comme par exemple Vcc qui est généralement une tension d'alimentation (par exemple 5 V), de même que sur Vss, seconde ligne d'alimentation qui est souvent la masse. Les tensions que l'on a décrit ici sont en général données par

rapoort à la masse. En outre, toute la description sera faite

avec une logique positive (5V).

L'un des buts de la présente invention est de maintenir à un niveau réduit les excursions de tension analogiques sur les lignes de bit différentielles dans les composants de mémoire lors de l'exécution d'une opération de lecture. De plus, l'un des buts de la présente invention est d'éviter les pics de consommation survenant sur les lignes d'alimentation en raison des excursions de tension d'alimentation importantes. Un autre but de la présente invention est également de disposer de composants de mémoire à semiconducteurs ayant un temps d'accès

plus réduit lors de la lecture de ces composants de mémoire.

A cet effet, la présente invention propose un dispositif et un procédé pour mémoire à semiconducteurs ayant un temps d'accès plus réduit, par effet de limitation d'une paire de lignes de bit différentielles reçevant des signaux correspondant à la donnée binaire conservée dans les composants de mémoire à semiconducteurs reliés entre la paire de lignes de bit différentielles. La mémoire comprend une paire de lignes de bit différentielles entre lesquelles un composant limiteur à semiconducteurs est relié, ce composant étant conçu de manière à procurer un passage de courant entre la paire de lignes de bit différentielles. Ce passage de courant est contrôlé par un élément de commande qui contrôle le courant passant entre l'une des extrémités du passage de courant et l'autre extrémité du passage de courant. La première de ces extrémités est reliée à l'une des lignes de bit différentielles, et l'autre extrémité du passage de courant est reliée à l'autre ligne de bit différentielle, afin de former un passage de courant entre ces lignes de bit différentielles. Le passage de courant est formé chaque fois qu'on lit les composants de mémoire à semiconducteurs qui sont reliés entre les lignes de bit différentielles. Des moyens d'horloge délivrent un signal d'horloge à l'élément de commande du composant limiteur à semiconducteurs, signal d'horloge qui apparaît au cours de chaque cycle de lecture, habituellement pendant tout le cycle de lecture. Ainsi, pendant un cycle de lecture, un passage de courant est formé entre les lignes de bit différentielles, passage de courant qui réduit la différence de tension entre les lignes de bit différentielles à une valeur dépendant de la résistance du

passage de courant du composant limiteur à semiconducteurs.

Ceci a pour effet que l'amplificateur de détection, dans l'un des états binaires, détecte que l'un des côtés du passage de courant (formé par le composant limiteur à semiconducteurs) est au niveau haut tandis que l'autre côté est au niveau bas; et, dans l'autre état binaire, l'amplificateur détecte que l'autre côté du passage de courant est au niveau haut tandis

que le premier côté est au niveau bas.

Plus précisément, selon un premier aspect de la présente invention il est proposé une mémoire à semiconducteurs pour mémoriser des données binaires, cette mémoire comprenant: - une paire de lignes de bit différentielles recevant des signaux correspondant à une donnée binaire, - un composant de mémoire à semiconducteurs mémorisant une donnée binaire, ce composant de mémoire à semiconducteurs étant relié entre la paire de lignes de bit différentielles afin de produire lesdits signaux correspondant à la donnée binaire lors de la lecture du composant de mémoire à semiconducteurs au cours d'un cycle de lecture, - des moyens d'horloge délivrant un signal d'horloge pendant ce cycle de lecture, - un composant à semiconducteurs relié entre la paire de lignes de bit différentielles afin de former sélectivement un passage de courant entre la paire de lignes de bit différentielles, et ayant un élément de commande qui contrôle le passage du courant de sorte que ce passage de courant soit fermé ou bien ouvert, cet élément de commande étant relié aux moyens d'horloge de manière à recevoir le signal d'horloge de sorte que, lors de la lecture du composant de mémoire à semiconducteurs, le passage de courant soit ouvert afin de réduire, grâce à ce passage de courant, la différence de tension entre la paire de lignes de bit différentielles au

cours du cycle de lecture.

Selon un second aspect de la présente invention, il est proposé une mémoire à semiconducteurs pour mémoriser des états logiques binaires, ces états logiques binaires étant inscrits dans la mémoire à semiconducteurs au cours de cycles d'écriture et étant lus dans cette mémoire à semiconducteurs au cours de cycles de lecture, cette mémoire à semiconducteurs comprenant: - une paire de lignes de bit différentielles reçevant des signaux correspondant aux états logiques binaires pendant les cycles de lecture et délivrant des signaux correspondant aux états logiques binaires pendant les cycles d'écriture, - une cellule de mémoire à semiconducteurs mémorisant des états logiques binaires et ayant une première et une seconde sortie, la première sortie étant sélectivement reliée à l'une des lignes de bit différentielles de la paire de lignes de bit différentielles et la seconde sortie étant sélectivement reliée à l'autre ligne de bit différentielle, - des moyens d'horloge de lecture/écriture délivrant un signal de lecture pendant le cycle de lecture et un signal d'écriture pendant chaque cycle d'écriture, ces moyens d'horloge de lecture/écriture étant reliés à la cellule de mémoire à semiconducteurs de manière à relier ladite première sortie à l'une des lignes de bit différentielles et à relier ladite seconde sortie à l'autre ligne de bit différentielle pendant les cycles de lecture et pendant les cycles d'écriture, - des moyens d'horloge pour délivrer un signal d'horloge pendant chaque cycle de lecture, - un composant limiteur à semiconducteurs avec un passage contrôlé de courant et un élément de commande qui contrôle le courant passant entre l'une des extrémités du passage contrôlé de courant et l'autre extrémité de ce passage contrôlé de courant de sorte que ce passage contrôlé de courant puisse être soit fermé soit ouvert, la première extrémité de ce passage contrôlé de courant étant reliée à l'une des lignes de bit différentielles et l'autre extrémité de ce passage contrôlé de courant étant reliée à l'autre ligne de bit différentielle, cet élément de commande étant relié aux moyens d'horloge de manière à recevoir le signal d'horloge au cours de chaque cycle de lecture, le passage contrôlé de courant étant ouvert au cours des cycles de lecture afin de permettre un passage substantiel de courant entre la paire de lignes de bit différentielles, les états logiques binaires que l'on va chercher dans la cellule de mémoire à semiconducteurs au cours d'un cycle de lecture particulier correspondant à la différence de tension entre la paire de lignes de bit différentielles au cours de ce cycle de lecture particulier, cette différence de tension au cours de ce cycle de lecture particulier étant limitée par le passage contrôlé de courant à une valeur fonction de la résistance de ce passage contrôlé de courant lorsqu'il ouvert, de sorte que les excursions de tension sur la paire de lignes de bit différentielles soient

limitées par ledit composant limiteur à semiconducteurs.

Selon un troisième aspect de la présente invention, il est proposé une mémoire MOS statique pour mémoriser des états logiques binaires, ces états logiques binaires étant inscrits dans la mémoire MOS statique au cours de cycles d'écriture et étant lus dans cette mémoire MOS statique au cours de cycles de lecture, cette mémoire à semiconducteurs comprenant: - une paire de lignes de bit différentielles relevant des signaux correspondant aux états logiques binaires pendant les cycles de lecture et délivrant des signaux correspondant aux états logiques binaires pendant les cycles d'écriture, - une circuit mémoire bistable à semiconducteurs mémorisant des états logiques binaires et ayant une première et une seconde sortie, la première sortie étant sélectivement reliée à l'une des lignes de bit différentielles de la paire de lignes de bit différentielles et la seconde sortie étant sélectivement reliée à l'autre ligne de bit différentielle de la paire de lignes de bit différentielles, la première sortie représentant la valeur binaire complémentée de la seconde sortie, - des moyens d'horloge de lecture/écriture délivrant un signal de lecture pendant le cycle de lecture et un signal d'écriture pendant chaque cycle d'écriture, ces moyens d'horloge de lecture/écriture étant reliés au circuit mémoire bistable à semiconducteurs de manière à relier ladite première sortie à l'une des lignes de bit différentielles et à relier

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ladite seconde sortie à l'autre ligne de bit différen.tielle pendant les cycles de lecture et pendant les cycles d'écriture, - des moyens d'horloge pour délivrer un signal d'horloge pendant chaque cycle de lecture, ces moyens d'horloge présentant un changement du niveau de tension au cours ce chaque cycle de lecture, - un composant MOS à effet de champ ayant une grille, une source et un drain, l'une des électrodes de drain ou de source étant reliée à l'une des lignes de bit différentielles et l'autre électrode de drain ou de source étant reliée à l'autre ligne de bit différentielle afin de former un passage contrôlé de courant entre la paire de lignes de bit différentielles, la grille étant reliée aux moyens d'horloge de manière à recevoir le signal d'horloge au cours de chaque cycle de lecture, la grille contrôlant le passage contrôlé de courant de sorte que ce passage contrôlé de courant soit ouvert ou bien fermé, le passage contrôlé de courant étant ouvert au cours des cycles de lecture afin de permettre un passage substantiel de courant entre la paire de lignes de bit différentielles, le passage contrôlé de courant étant ouvert pendant la totalité de chaque cycle de lecture, l'état logique binaire que l'on va chercher dans le circuit mémoire bistable à semiconducteurs au cours d'un cycle de lecture particulier correspondant à la différence de tension entre la paire de lignes de bit différentielles au cours de ce cycle de lecture particulier, cette différence de tension au cours de ce cycle de lecture particulier étant diminuée par le passage contrôlé de courant à une valeur fonction- de la résistance de ce passage contrôlé de courant lorsqu'il ouvert, de sorte que les excursions de tension sur la paire de lignes de bit différentielles soient limitées par ledit composant MOS à effet de champ, de sorte qu'il faille moins de temps pour lire le circuit mémoire bistable à semiconducteurs du fait des faibles excursions de

tension entre les paires de lignes de bit différentielles.

D'autres caractéristiques et avantages apparaîtront à la

lecture de la description détaillée ci-dessous, faite en

référence aux dessins annexés sur lesquels: - la figure 1 est une illustration schématique d'une mémoire à semiconducteurs de l'art antérieur disposée en rangées et en colonnes, - la figure 2a est une illustration schématique d'un mode de réalisation de la présente invention, - la figure 2b est une illustration schématique d'un autre mode de réalisation de la présente invention, et montre un exemple de composant de cellule de mémoire, et - la figure 3 montre quatre courbes de la tension en fonction du temps; permettant de comparer l'invention aux

techniques de l'art antérieur.

On décrira la présente invention, par son dispositif et son procédé, en référence aux dessins qui illustrent des modes de réalisation de la présente invention. C'est pour permettre une compréhension complète de l'invention que l'on décrira des détails particuliers qui concernent de près la présente invention; cependant, pour ne pas obscurcir inutilement la

présente description, certains éléments ne seront décrits que

de façon très générale car ils font partie des connaissances habituelles de l'homme de l'art. Ainsi, les circuits bien connus et les architectures générales des mémoires à semiconducteurs seront illustrés sous forme de schémas par

blocs et décrits de façon globale.

L'architecture générale des mémoires à semiconducteurs est bien connue de la technique, et peut être étudiée en référence à divers livres et brevets (par exemple Principles of CMOS VLSI Design de N. West et K. Eshraghian, chez Addison-Wesley, 1985, ou Introduction to VLSI Systemns de C. Mead et L. Conway, chez Addison-Wesley, 1980). Comme indiqué plus haut, l'architecture générale des mémoire à semiconducteurs est semblable au type illustré sur la figure 1, o les colonnes de cellules de mémoire sont disposées entre des paires de lignes de bit différentielles (c'est à dire une ligne de bit avec une ligne de bit complémenté). Un amplificateur de détection 11 est également, en règle générale, relié entre les lignes de bit différentielles formées par la ligne de bit 22 et la ligne

de bit complémenté 23. Typiquement, on prévoit u.

amplificateur de détection pour chaque colonne de cellules de mémoire, et le signal de sortie de chaque amplificateur de détection (reflétant la valeur de la donnée binaire dans l'une des cellules de la colonne) est habituellement délivré à d'autres circuits qui utilisent la donnée ainsi retrouvée dans la cellule de mémoire. Les données binaires sont inscrites dans les cellules de mémoire au cours de cycles d'écriture, et sont lues dans ces cellules de mémoire au cours de cycles de lecture. La figure 2a montre un mode de réalisation de la présente invention. Une paire de lignes de bit différentielles (ligne de bit 22 et ligne de bit complémenté 23) est disposée en deux colonnes, et une ligne de mot 27 est disposée perpendiculairement à ces deux colonnes et elle est reliée à une cellule de mémoire 21 qui est disposée entre la paire de lignes de bit différentielles. On notera que l'invention est habituellement utilisée lorsque l'on a une pluralité de cellules de mémoire (non représentées sur la figure 2a) disposées en colonne entre les deux colonnes formées par la paire de lignes de bit différentielles, un amplificateur de détection 11 étant également relié entre ces lignes. Un composant limiteur à semiconducteurs Ml est relié entre la paire de lignes de bit différentielles. Comme illustré sur la figure 2a, le composant limiteur & semiconducteurs Ml est un composant à effet de champ MOS du type à enrichissement ayant une grille, une source, et un drain. La source et le drain de Ml forment un passage contrôlé de courant, qui est contrôlé par la grille de Ml qui forme élément de commande contrôlant le courant passant entre l'une des extrémités du passage contrôlé de courant et l'autre extrémité de ce passage. Comme illustré sur la figure 2a le noeud 30 correspond à l'une des extrémités du passage contrôlé de courant et le noeud 31

correspond à l'autre extrémité de ce passage.

Des moyens d'horloge sont prévus, de manière à produire un signal d'horloge CLK2 qui est appliqué à l'élément de commande; pour le mode de réalisation illustré sur la figure 2a, le signal CLK2 passe au niveau haut (par exemple à 5 V) au cours de chaque cycle de lecture. Les moyens d'horloge pour délivrer un signal CLK2 sont bien connus dans l'art antérieur; par exemple, les moyens d'horloge qui délivrent le signal d'horloge CLK2 peuvent être semblables aux moyens d'horloge de lecture/écriture, reliés aux lignes de mot, qui délivrent les signaux de lecture et d'écriture utilisés pour accéder aux diverses cellules de mémoire. Les moyens d'horloge, qui sont reliés à la grille de Ml pour y appliquer le signal d'horloge CLK2, présentent typiquement une variation du niveau de tension au cours de chaque cycle de lecture. La courbe supérieure ("A") de la figure 3 illustre une telle variation du niveau de tension. Au cours du cycle de lecture, le signal d'horloge CLK2 qui apparaît sur la grille de Ml va rester au niveau haut pendant tout le cycle de lecture, faisant en sorte que le courant va passer entre la source et le drain de MI, ce qui va ouvrir le passage de courant formé par la source et le drain de Mi. Pendant un cycle d'écriture, Ml ne conduira pas lorsque le signal d'horloge CLK2 sera au niveau bas, faisant en sorte que le passage de courant de Ml sera fermé; en d'autres termes, pratiquement aucun courant ne passera entre les noeuds 30 et 31 au cours d'un cycle d'écriture. Au cours d'un cycle d'écriture, la ligne de bit et la ligne de bit complémenté sont chargées de façon appropriée (par exemple, la ligne de bit au niveau haut et la ligne de bit complémenté au niveau bas, ou vice versa), puis un signal d'écriture est appliqué aux lignes de mot, comme par exemple à la ligne de mot 27, ce qui permet à la cellule de mémoire 21 de recevoir les charges placées sur la ligne de bit et la ligne de bit complémenté pendant le cycle d'écriture. Ainsi, si par exemple la ligne de bit est au niveau haut, alors la ligne de bit complémenté 23 sera au niveau bas et la cellule de mémoire 21 mémorisera ces valeurs en conséquence, de sorte que, lorsque l'on lira cette cellule de mémoire, la valeur de niveau haut apparaîtra sur la ligne de bit 22 et la valeur de

niveau bas apparaîtra sur la ligne de bit complémenté 23.

La lecture de la cellule de mémoire 21 illustrée sur la figure 2a est opérée de la manière suivante. Des moyens d'horloge de lecture/écriture, qui sont reliés à la ligne de mot 27, délivrent un signal de lecture sur la ligne de mot, ce qui permet à la cellule de mémoire 21 de délivrer sur ses sorties 12 et 13 les états logiques différentiels conserves dans la cellule de mémoire 21. Ainsi, si par exemple la ligne de bit 22 avait été mémorisée au niveau haut et la ligne de bit complémenté 23 avait été mémorisée au niveau bas, la cellule de mémoire 21, lors de sa lecture, produira un signal haut sur la ligne de bit 22 et un signal bas sur la ligne de bit complémenté 23. Pratiquement au même moment que celui o les moyens d'horloge de lecture/écriture délivrent un signal de lecture sur la ligne de mot 27, les moyens d'horloge délivrent le signal CLK2 sur la grille de Ml produisant ainsi la conduction de Ml, de sorte que le passage de courant entre les noeuds 30 et 31 va s'ouvrir. En conséquence, la différence de tension entre la paire de lignes de bit lors de la lecture va dépendre pratiquement de la résistance entre la source et le drain de Ml (c'est à dire de la résistance du passage contrôlé de courant lorsquecelui-ci est ouvert). Ainsi, lorsque la ligne de bit 22 est au niveau haut et la ligne de bit complémenté 23 est au niveau bas, le noeud 30 sera au niveau haut et le noeud 31 sera au niveau bas, et la - différence de tension entre ces noeuds sera déterminée par la résistance de Ml lorsque ce composant est passant (c'est à dire lorsqu'un courant important passe entre la source et le drain). Le signal d'horloge CLK2 sera normalement présent sur la grille de Ml pendant toute la lecture de la cellule de mémoire 21, empêchant ainsi la paire de lignes= de bit différentielles de présenter des excursions de tension qui dépassent la différence de tension déterminée par la résistance de Ml lorsqu'un courant important traverse Mi. On notera que, en pratique, il y a un amplificateur de détection

qui détecte celui des noeuds 30 et 31 qui est au niveau haut.

Le composant à semiconducteurs Ml est typiquement un composant de plus petite taille (en ce qui concerne la largeur de grille) que le composant M20 de l'art antérieur, car la taille de Ml est fonction de la différence de tension maximale souhaitée entre la paire de lignes de bit différentielles. Le composant de l'art antérieur M20 était dimensionné de manière à avoir une grille large pour de permettre à M20 de présenter une très faible résistance entre la source et le drain, de manière à pratiquement égaliser les lignes de bit différentielles. On peut voir que le but poursuivi par Ml est différent, du fait que sa taille doit déterminer la différence de tension maximale entre la paire de lignes de bit différentielles. La différence de tension entre les lignes de bit est fonction de la taille de Ml par rapport à la taille des transistors de la cellule de mémoire, qui sont

pratiquement conducteurs lors de la lecture de cette cellule.

Par exemple, lorsqu'on lit la cellule de mémoire 21 illustrée sur la figure 2b de sorte que la ligne de bit différentielle 22 soit amenée au niveau haut tandis que la ligne de bit différentielle complémentée 23 est amenée au niveau bas, les transistors conducteurs seront M3 et M4; de la sorte, la différence de tension entre les lignes 22 et 23 dépendra du rapport M3xM4/M2; les valeurs de M2, M3 et M4 sont les largeurs de grille (et non la longueur de grille, qui est la distance que les porteurs de charge majoritaires parcourent de la source au drain, souvent appelée longueur de canal; voir page 40 de l'ouvrage Principles of CMOS VLSI Design, cité supra). Dans la pratique, les tailles des transistors des cellules de mémoire sont maintenues constantes, et l'on fera varier la taille du composant limiteur à semiconducteurs, tel Ml ou M2, afin d'ajuster la différence maximale de tension entre la paire de lignes de bit différentielles. Dans le mode de réalisation actuellement préféré, illustré sur la figure 2a, Ml est un composant à effet de champ MOS à enrichissement avec un seuil qui pourrait avoir une valeur typique de 0,7 V. La longueur de grille est habituellement maintenue constante, tandis que l'on fait varier la largeur de grille afin d'obtenir la différence de tension souhaitée entre la ligne de bit et la ligne de bit complémenté lors de la détection de la cellule de mémoire. Un exemple de taille pour Ml pourrait être avec une largeur de grille de 10 pm tandis qu'un transistor de transmission, tel que M3 illustré sur la figure 2b, aurait une

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largeur de grille de 1,4 gm; une telle configuration développerait une tension différentielle entre les ligne de bit et la ligne de bit complémenté d'environ 200 mV. Le composant limiteur à semiconducteurs, tel que Ml ou M2, pourrait être dimensionné avec un taille plus réduite (en ce qui concerne la largeur de grille) dans l'hypothèse de différences de tension plus importantes entre la ligne de bit et la ligne de bit complémenté; en d'autres termes, des largeurs de grille plus faibles produisent un passage de 0 courant plus réduit, et produisent ainsi des différences de tension plus importantes entre la paire de lignes de bit différentielles. On peut également faire varier la longueur de grille, qui est la distance entre la source et le drain que les porteurs de charge majoritaires doivent parcourir dans la L5 région du canal. Des longueurs de grille plus réduites pour Ml ou M2 peuvent être utilisées pour réduire la différence de tension entre la paire de lignes de bit différentielles, du fait de la diminution de la résistance entre la source et le

drain qui accompagne des longueurs de grille plus faibles.

Il y a lieu de noter que l'amplificateur de détection que l'on choisit d'utiliser avec les semiconducteurs de la présente invention (utilisant le composant limiteur à semiconducteurs tel que Ml ou M2) doit être suffisamment sensible pour détecter la différence de tension entre la paire de lignes de bit différentielles. De tels amplificateurs de détection existent et sont bien connus de l'art antérieur

(voir par exemple le US-A-4 081 701).

Un autre mode de réalisation de la présente invention est illustré sur la figure 2b, o un composant MOS à canal p à enrichissement est utilisé comme composant limiteur à semiconducteurs, référencé M2, relié entre les lignes de bit différentielles aux noeuds 30 et 31. Un signal d'horloge complémenté CLK2/ est appliqué à la grille de M2. On notera que CLK2/ est inverse de CLK2, de sorte que CLK2/ présente une tension inférieure au cours des signaux de lecture, et une tension supérieure au cours des cycles d'écriture. La figure 2b montre également un exemple d'un composant de mémoire 21 qui, dans ce cas, est une mémoire vive statique SRAM à six transistors réalisée en technologie CMOS. On notera que de très nombreux types de composants de mémoire à semiconducteurs peuvent être utilisés pour la cellule de mémoire à semiconducteurs 21. Le mode de réalisation particulier du composant de cellule de mémoire illustré sur la figure 2b est un circuit mémoire bistable à semiconducteurs (par exemple, une bascule bistable) ayant deux sorties différentielles en 12

et 13, l'une des sorties étant inverse de l'autre sortie.

Le fonctionnement de la mémoire à semiconducteurs de la présente invention sera illustré en référence aux figures 2a et 3. La figure 3 montre quatre courbes de la tension en fonction du temps (A, B, C et D). La courbe A montre la tension (signal CLK2) sur la grille de Ml en fonction du temps, tandis que la courbe B de la figure 3 montre le signal d'horloge CLK1 (de l'art antérieur) sur la grille de M20. La courbe C montre le signal de sortie de donnée de la mémoire à semiconducteurs de la présente invention, tandis que la courbe D montre la sortie de donnée des mémoires de l'art antérieur qui se basent sur le signal d'horloge CLK1 sur la grille de

M20.

Dans la présente invention, le signal d'horloge CLK2 est au niveau bas (c'est à dire à environ 0 V) pendant le cycle d'écriture, ce qui rend Ml bloquant du fait que pratiquement aucun courant ne passe; ceci permet à la ligne de bit 22 et à la ligne de bit complémenté 23 illustrées sur la figure 2a d'être chargées autant que possible, jusqu'aux limites des gammes associées aux états binaires logiques. Ainsi, dans un exemple typique, la ligne de bit 22 sera chargée à une tension proche de 5 V, tandis que ligne de bit complémenté 23 sera chargée à une tension proche de 0 V, faisant en sorte que le composant de mémoire se charge et que, lorsqu'on lira ultérieurement ce composant de mémoire, la ligne de bit 22 se chargera au niveau haut (à 5 V environ) et la ligne de bit complémenté 23 passera au niveau bas (à 0 V environ). On notera que, au cours de l'écriture de la cellule de mémoire 21, la ligne de mot 27 est activée, ce qui permet à la cellule de mémoire de recevoir les signaux sur les lignes de bit différentielles au cours de l'écriture. Pendant l'écriture de

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la cellule de mémoire, la ligne de mot reçoit un signal de lecture qui permet à la cellule de mémoire de piloter les lignes de bit différentielles. Au même moment, le signal CLK2 apparaît au niveau haut sur la grille de Ml, ce qui rend conducteur (ouvre) le passage contrôlé de courant formé par la source et le drain, limitant ainsi la différence de tension maximale entre la paire de lignes de bit différentielles 22 et 23. Comme la ligne de bit 22 avait été mémorisée au niveau haut, le noeud 30 sera au niveau haut par rapport au noeud 31 et l'amplificateur de détection détectera la différence plus rapidement que dans la mémoire de l'art antérieur qui utilisait une impulsion de récupération. Grâce à l'invention, une donnée valide apparaît ainsi plus rapidement, comme on le voir sur la courbe C de la figure 3, que dans la sortie de donnée de l'art antérieur, illustrée sur la courbe D de la figure 3. Le composant M20 de l'art antérieur n'est passant qu'entre les cycles de lecture, ou à la fin d'un cycle d'écriture, mais n'est pas passant pendant la lecture

proprement dite du composant de mémoire à semiconducteurs 21.

Si l'on n'utilisait aucune impulsion de récupération, donc sans transistor M20 relié entre les lignes de bit, une donnée valide prendrait encore plus de temps à apparaître en sortie de la mémoire que dans la mémoire de l'art antérieur qui

utilisait l'impulsion de récupération.

Claims

REVENDICATIONS

1. Une mémoire à semiconducteurs pour mémoriser des données binaires, cette mémoire comprenant: - une paire de lignes de bit différentielles (22, 23) recevant des signaux correspondant à une donnée binaire, - un composant de mémoire à semiconducteurs (21) mémorisant une donnée binaire, ce composant de mémoire à semiconducteurs étant relié entre la paire de lignes de bit différentielles afin de produire lesdits signaux correspondant à la donnée binaire lors de la lecture du composant de mémoire à semiconducteurs au cours d'un cycle de lecture, et - des moyens d'horloge délivrant un signal d'horloge pendant ce cycle de lecture, caractérisée par un composant à semiconducteurs (M1; M2) relié entre la paire de lignes de bit différentielles afin de former sélectivement un passage de courant entre la paire de lignes de bit différentielles, et ayant un élément de commande qui contrôle le passage du courant de sorte que ce passage de courant soit fermé ou bien ouvert, cet élément de commande étant relié aux moyens d'horloge de manière à recevoir le signal d'horloge de sorte que, lors de la lecture du composant de mémoire à semiconducteurs, le passage de courant soit ouvert afin de réduire, grâce à ce passage de courant, la différence de tension entre la paire de lignes de bit

différentielles au cours du cycle de lecture.

2. La mémoire à semiconducteurs de la revendication 1, dans laquelle la donnée binaire est inscrite dans le composant de mémoire à semiconducteurs au cours de cycles d'écriture, et dans laquelle on va chercher cette donnée dans le composant de

mémoire à semiconducteurs au cours du cycle de lecture.

3. La mémoire à semiconducteurs de la revendication 1, dans laquelle le passage de courant est ouvert pendant la totalité

du cycle de lecture.

4. La mémoire à semiconducteurs de la revendication 3, dans laquelle le composant de mémoire à semiconducteurs est une cellule de mémoire statique MOS ayant une première et une seconde sortie, la première sortie (12) étant sélectivement reliée à l'une des lignes de bit différentielles de la paire de lignes de bit différentielles et la seconde sortie (1.3) étant sélectivement reliée à l'autre ligne de bit différentielle, la première sortie représentant la valeur

binaire complér- tée de la seconde sortie.

5. La mémoire semiconducteurs de la revendication 4, dans laquelle la dcn::e binaire est inscrite dans le composant de mémoire à semiconducteurs au cours de cycles d'écriture, et dans laquelle on va chercher cette donnée binaire dans le composant de mémoire à semiconducteurs pendant ce cycle de lecture, cette mémoire comprenant en outre des moyens d'horloge de lecture/écriture délivrant un signal de lecture pendant le cycle de lecture et un signal d'écriture pendant chaque cycle d'écriture, ces moyens d'horloge de lecture/écriture étant reliés au composant de mémoire à semiconducteurs de manière à relier ladite première sortie à l'une des lignes de bit différentielles et de relier ladite seconde sortie à l'autre ligne de bit différentielle pendant

le cycle de lecture et pendant les cycles d'écriture.

6. Une mémoire à semiconducteurs pour mémoriser des états logiques binaires, ces états logiques binaires étant inscrits dans la mémoire à semiconducteurs au cours de cycles d'écriture et étant lus dans cette mémoire à semiconducteurs au cours de cycle4 de lecture, cette mémoire à semiconducteurs comprenant: - une paire'de lignes de bit différentielles (22, 23) relevant des signaux correspondant aux états logiques binaires pendant les cycles de lecture et délivrant des signaux correspondant aux états logiques binaires pendant les cycles d'écriture, - une cellule de mémoire à semiconducteurs (21) mémorisant des états logiques binaires et ayant une première et une seconde sortie, la première sortie étant sélectivement reliée à l'une des lignes de bit différentielles de la paire de lignes de bit différentielles et la seconde sortie étant sélectivement reliée à l'autre ligne de bit différentielle, - des moyens d'horloge de lecture/écriture délivrant un signal de lecture pendant le cycle de lecture et un signal d'écriture pendant chaque cycle d'écriture, ces moyens d'horloge de lecture/écriture étant reliés à la cellule de mémoire à semiconducteurs de manière à relier ladite première sortie à l'une des lignes de bit différentielles et à relier ladite seconde sortie à l'autre ligne de bit différentielle pendant les cycles de lecture et pendant les cycles d'écriture, et - des moyens d'horloge pour délivrer un signal d'horloge pendant chaque cycle de lecture, caractérisée par un composant limiteur à semiconducteurs (Ml; M2) avec un passage contrôlé de courant et un élément de commande qui contrôle le courant passant entre l'une des extrémités du passage contrôlé de courant et l'autre extrémité de ce passage contrôlé de courant de sorte que ce passage contrôlé de courant puisse être soit fermé soit ouvert, la première extrémité de ce passage contrôlé de courant étant reliée à l'une des lignes de bit différentielles et l'autre extrémité de ce passage contrôlé de courant étant reliée à l'autre ligne de bit différentielle, cet élément de commande étant relié aux moyens d'horloge de manière à recevoir le signal d'horloge au cours de chaque cycle de lecture, le passage contrôlé de courant étant ouvert au cours des cycles de lecture afin de permettre un passage substantiel de courant entre la paire de lignes de bit différentielles, les états logiques binaires que l'on va chercher dans la cellule de mémoire à semiconducteurs au cours d'un cycle de lecture particulier correspondant à la différence de tension entre la paire de lignes de bit différentielles au cours de ce cycle de lecture particulier, cette différence de tension au cours de ce cycle de lecture particulier étant limitée par le passage contrôlé de courant à une valeur fonction de la résistance de ce passage contrôlé de courant lorsqu'il ouvert, de sorte que les excursions de tension sur la paire de lignes de bit différentielles soient limitées par ledit composant limiteur & semiconducteurs.

7. Une mémoire MOS statique pour mémoriser des états logiques binaires, ces états logiques binaires étant inscrits dans la mémoire MOS statique au cours de cycles d'écriture et étant lus dans cette mémoire MOS statique au cours de cycles de lecture, cette mémoire à semiconducteurs comprenant: - une paire de lignes de bit différentielles (22, 23) reçevant des signaux correspondant aux états logiques binaires pendant les cycles de lecture et délivrant des signaux correspondant aux états logiques binaires pendant les cycles d'écriture, - un circuit mémoire bistable à semiconducteurs (21) mémorisant des états logiques binaires et ayant une première et une seconde sortie, la première sortie (12) étant sélectivement reliée à l'une des lignes de bit différentielles de la paire de lignes de bit différentielles et la seconde sortie (13) étant sélectivement reliée à l'autre ligne de bit différentielle de la paire de lignes de bit différentielles, la première sortie représentant la valeur binaire complémentée de la seconde sortie, - des moyens d'horloge de lecture/écriture délivrant un signal de lecture pendant le cycle de lecture et un signal d'écriture pendant chaque cycle d'écriture, ces moyens d'horloge de lecture/écriture étant reliés au circuit mémoire bistable à semiconducteurs de manière à relier ladite première sortie à l'une des lignes de bit différentielles et à relier ladite seconde sortie à l'autre ligne de bit différentielle pendant les cycles de lecture et pendant les cycles d'écriture, et - des moyens d'horloge pour délivrer un signal d'horloge pendant chaque cycle de lecture, ces moyens d'horloge présentant un changement du niveau de tension au cours de chaque cycle de lecture, caractérisée par un composant MOS à effet de champ (M2) ayant une grille, une source et un drain, l'une des électrodes de drain ou de source étant reliée à l'une des lignes de bit différentielles et l'autre électrode de drain ou de source étant reliée à l'autre ligne de bit différentielle afin de former un passage contrôlé de courant entre la paire de lignes de bit différentielles, la grille étant reliée aux moyens d'horloge de manière à recevoir le signal d'horloge au cours de chaque cycle de lecture, la grille contrôlant le passage contrôlé de courant de sorte que ce passage contrôlé de courant soit ouvert ou bien fermé, le passage contrôlé de courant étant ouvert au cours des cycles de lecture afin de permettre un passage substantiel de courant entre la paire de lignes de bit différentielles, le passage contrôlé de courant étant ouvert pendant la totalité de chaque cycle de lecture, l'état logique binaire que l'on va chercher dans le circuit mémoire bistable à semiconducteurs au cours d'un cycle de lecture particulier correspondant à la différence de tension entre la paire de lignes de bit différentielles au cours de ce cycle de lecture particulier, cette différence de tension au cours de ce cycle de lecture particulier étant diminuée par le passage contrôlé de courant à une valeur fonction de la résistance de ce passage contrôlé de courant lorsqu'il ouvert, de sorte que les excursions de tension sur la paire de lignes de bit différentielles soient limitées par ledit composant MOS à effet de champ, de sorte qu'il faille moins de temps pour lire le circuit mémoire bistable à semiconducteurs du fait des faibles excursions de tension entre les paires de lignes de

bit différentielles.

8. La mémoire MOS statique de la revendication 7, comprenant en outre: un amplificateur de détection pour détecter l'état logique binaire du circuit mémoire bistable à semiconducteurs au cours des cycles de lecture, cet amplificateur de détection ayant une première et une seconde entrée et une sortie de donnée, la première entrée étant reliée à l'une des lignes de bit différentielles et la seconde entrée étant reliée à l'autre ligne de bit différentielle, la valeur apparaissant sur la sortie de donnée pendant ledit cycle de lecture particulier correspondant à l'état logique binaire que l'on va chercher

dans le circuit de mémoire bistable à semiconducteurs.

9. La mémoire MOS statique de la revendication 8, dans laquelle l'une des lignes de bit différentielles forme une première colonne et l'autre ligne de bit différentielle forme une seconde colonne, la première colonne et la seconde colonne étant parallèles et disposées sur un substrat semiconducteur, une pluralité de circuits mémoire bistables à semiconducteurs étant disposés de manière à former une troisième colonne entre la première et la seconde colonne, et chacun des circuits mémoire bistables à semiconducteurs étant sélectivement relié

entre la paire de lignes de bit différentielles.

10. La mémoire MOS statique de la revendication 9, dans laquelle le composant MOS à effet de champ est un composant à

canal n.

11. La mémoire MOS statique de la revendication 10, dans laquelle le passage contrôlé de courant est fermé pendant les

cycles d'écriture.