DE102006041000A1 - Anordnung und Verfahren zum Lesen einer Speicherzelle eines Halbleiterspeichers - Google Patents

Abstract

Die vorliegende Erfindung betrifft einen Halbleiterspeicher und ein Verfahren zum Betreiben desselben. Die Erfindung betrifft besonders integrierte Halbleiterspeicher mit Sense-Verstärkern. Ein integrierter Halbleiterspeicher umfasst eine Vielzahl von Sense-Verstärkern und Bitleitungen zum Schreiben und Auslesen von Speicherzellen. Die Erfindung betrifft einen zwischen Bitleitungen (BLl, /BLl) ausgebildeten Vorverstärker (60), der in Abhängigkeit von extern zugeführten Steuersignalen mit vorhandenen Sense-Verstärkern kleine Zellkapazitäten bewerten kann oder den Chipflächenaufwand für die Realisierung von Sense-Verstärkern verkleinert. In einer Ausführungsform ist eine ohne zusätzlichen Bedarf an Chipfläche beanspruchende Halbleiteranordnung realisiert.

Description

• Die vorliegende Erfindung betrifft einen Halbleiterspeicher und ein Verfahren zum Betreiben desselben. Die Erfindung betrifft besonders integrierte Halbleiterspeicher mit Sense-Verstärkern
• Bei einem integrierten Halbleiterspeicher, beispielsweise einem DRAM (Dynamic Random Access Memory) Halbleiterspeicher sind die Speicherzellen in einem oder mehreren Speicherzellenfeldern angeordnet. Eine einzelne DRAM-Speicherzelle, die einen Auswahltransistor und einen Speicherkondensator umfasst, ist zum Ein- und Auslesen von Informationen mit einer Bitleitung verbunden. Beim Aktivieren der DRAM-Speicherzelle für einen Lese bzw. Schreibzugriff wird der Auswahltransistor der Speicherzelle durch ein entsprechendes Steuersignal auf einer Wortleitung leitend gesteuert. Der Speicherkondensator der DRAM-Speicherzelle ist über die leitend gesteuerte Strecke des Auswahltransistors mit der Bitleitung verbunden. Bei einem Auslesevorgang verändert die auf dem Speicherkondensator gespeicherte Ladung das Spannungspotenzial der Bitleitung. Wenn der Speicherkondensator auf ein hohes Potenzial aufgeladen ist, das beispielsweise einem logischen "1"-Zustand entspricht, so kommt es beim Auslesen der Speicherzelle auf der Bitleitung zu einer Potenzialanhebung. Wenn die Elektroden des Speicherkondensators auf ein niedriges Spannungspotenzial aufgeladen sind, das beispielsweise dem logischen "0"-Zustand entspricht, so kommt es bei einem Auslesevorgang auf der Bitleitung zu einer Potenzialabsenkung. Die auf den Elektroden des Speicherkondensators vorhandene Ladungsmenge bewirkt jedoch im Allgemeinen nur eine geringe Potenzialschwankung auf der Bitleitung. Die Bitleitung wird deshalb beim Ein- und Auslesen einer Information in die Speicherzelle bzw. aus der Speicherzelle über einen steuerbaren Schalter mit einem Leseverstärker verbunden. Beim Auslesen einer Information verstärkt der Leseverstärker eine Potenzialanhebung auf der Bitleitung ausgangsseitig zu einem hohen Spannungspotenzial, wohingegen er eine Spannungsabsenkung ausgangsseitig in ein niedriges Spannungspotenzial umwandelt.
• Beim Einschreiben einer Information in die Speicherzelle lädt der Leseverstärker den Speicherkondensator der betreffenden Speicherzelle auf das hohe Spannungspotenzial auf, wenn eine logische "1"-Information abgespeichert werden soll, und auf das niedrige Spannungspotenzial auf, wenn eine logische "0"-Information abgespeichert werden soll. Da der Speicherkondensator die auf seinen Elektroden gespeicherte Ladung nur über eine sehr begrenzte Zeit speichern kann, muss die Ladung in einem so genannten Refresh-Vorgang aufgefrischt werden. Dazu wird die Speicherzelle von Zeit zu Zeit intern ausgelesen. Wenn der Leseverstärker auf der Bitleitung bei diesem internen Auslesevorgang eine Potenzialanhebung detektiert, so steuert er die an die Speicherzelle angeschlossene Bitleitung mit dem hohen Spannungspegel an. Wenn der Leseverstärker eine Potentialabsenkung auf der Bitleitung detektiert, so steuert er die mit der Speicherzelle verbundene Bitleitung mit dem niedrigen Spannungspegel an. Dadurch kann gewährleistet werden, dass auf den Elektroden des Speicherkondensators immer ein hoher bzw. niedriger Ladungspegel vorhanden ist. In der Offenbarungsschrift DE 10 2004 010 191 A1 ist ein derart aufgebauter Leseverstärker beschrieben, der über Schalttransistoren mit einem Bitleitungspaar eines linken bzw. rechten Speicherzellenfeldes verbunden wird.
• Minimale Gesamtchipfläche und schnelle Verarbeitung von Daten sind Schlüsselanforderungen für hohe Kosteneffizienz in der Herstellung moderner IC-Bausteine. Ausgehend vom genannten Stand der Technik liegt daher der vorliegenden Erfindung die Aufgabe zu Grunde, möglichst ohne zusätzliche zum Ein- und Auslesen einer Zelle erforderliche Chipfläche die Bewertung des Zellsignals zu beschleunigen. Daher soll ohne Vergröße rung der Zellkapazität eine sichere Bewertung des Zellsignals eines größeren Speicherzellenfelds gewährleistet werden. Eine weitere Aufgabe der Erfindung ist es, ein Verfahren zum Betreiben eines derart ausgebildeten integrierten Halbleiterspeichers anzugeben.
• Diese Aufgabe wird erfindungsgemäß durch einen Halbleiterspeicher mit den Merkmalen des Patentanspruches 1 gelöst. Vorteilhafte Aus- und Weiterbildungen sind in Unteransprüchen gekennzeichnet.
• Gemäß der Erfindung wird die Aufgabe weiterhin durch ein Verfahren gemäß dem Patentanspruch 11 gelöst.
• Der Halbleiterspeicher umfasst einen ersten Teil einer ersten Bitleitung, an deren einem Ende die Speicherzelle angeschlossen ist. Das andere Ende des ersten Teils der ersten Bitleitung wird eingangsseitig mit einem Vorverstärker verbunden. Ausgangsseitig ist der Vorverstärker mit einem Ende eines zweiten Teils einer ersten Bitleitung verbunden, deren anderes Ende der Leseverstärkerschaltungsanordnung zugeführt wird. In gleicher Weise werden eine zweite Speicherzelle mit einem Ende eines ersten Teils einer zweiten Bitleitung und das andere Ende des ersten Teils der zweiten Bitleitung eingangsseitig mit einem Vorverstärker verbunden. Ausgangsseitig ist der Vorverstärker mit einem Ende eines zweiten Teils einer zweiten Bitleitung verbunden, deren anderes Ende der Leseverstärkerschaltungsanordnung zugeführt wird. Eine bekannte mögliche Realisierung einer Leseverstärkerschaltungsanordnung ist eingangs beschrieben worden. Bei der erfindungsgemäßen Ausbildung des Vorverstärkers können zur sicheren Bewertung des Zellsignals längere Bitleitungen oder Bitleitungen bei reduzierten Speicherzellenkapazitäten verwendet werden.
• Eine vorteilhafte Ausgestaltung des Vorverstärkers besteht darin, den Vorverstärker entweder der der logischen "1" auswertenden Einheit oder der der logischen "0" auswertenden Einheit der Leseverstärkerschaltungsanordnung zuzuordnen. Die wie in diesem Fall beschriebene einseitige Verstärkung führt ebenfalls zu einer beschleunigten Auswertung der Zellinformation.
• In einem bevorzugten Ausführungsbeispiel erfolgt eine mögliche Integration des Vorverstärkers im so genannten Bitline-Twistgebiet, das nach allgemeinem Verständnis der passiven Chipfläche zugeordnet wird. Bekanntlich wird zur Verminderung kapazitiver Kopplungen ein abschnittsweises Vertauschen komplementärer Bitleitungen als so genannter Twist bezeichnet. Dieser Vorteil erfordert allerdings eine größere Chipfläche als bei Verdrahtungstechniken ohne Twist. In die bisher für eine Steuerung nicht genutzte Chipfläche kann ein erfindungsgemäßer Vorverstärker integriert werden.
• Eine vorteilhafte Ausgestaltung des erfindungsgemäßen Vorverstärkers sieht vor, auf zusätzliche Wannen unterschiedlichen Dotierungstyps für die Integration der Transistoren eines Vorverstärkers zu verzichten. In die vom Twist beanspruchte Chipfläche kann flächenneutral ein erfindungsgemäßer Vorverstärker ohne Wanne integriert werden, wenn ein erfindungsgemäßer Vorverstärker aus Transistoren eines einzigen Leitungstyps ausgebildet ist und die Twistfläche auf dem Gebiet entgegengesetzten Leitungstyps ausgebildet ist. Beispielsweise werden alle Transistoren eines erfindungsgemäßen Vorverstärkers als N-Kanal-Feldeffekttransistoren realisiert und die Twistfläche ist auf einem p-leitendem Material ausgebildet.
• Eine Verbesserung des Auslesevorgangs kann bereits durch einen erfindungsgemäßen Vorverstärker erzielt werden, der aus einem einer Bitleitung zugeordneten Transistor realisiert ist.
• Ein Transistor eines erfindungsgemäßen Vorverstärkers kann im Unterschwellstrombereich betrieben werden, um ein fehlerfreies Bewerten einer Zellinformation zu ermöglichen.
• Nachstehend wird die Erfindung an einem Ausführungsbeispiel anhand von Zeichnungen näher erläutert. Es zeigen:
• 1 schematisch einen Ausschnitt eines Speicherzellenfeldes gemäß Stand der Technik.
• 2 schematisch die Lage von Bitleitungen, Twistgebiet und Senseverstärkern eines Speicherzellenfelds gemäß Stand der Technik.
• 3 schematisch eine bevorzugte Ausführungsform eines erfindungsgemäßen Vorverstärkers.
• 4 ein Spannungs-/Zeitdiagramm gemäß der Erfindung und im Vergleich zum Stand der Technik.
• 5 ein detailliertes Spannungs-/Zeitdiagramm eines Auslesevorgangs, hier einer logischen "0", einer Speicherzelle gemäß der Erfindung und im Vergleich zum Stand der Technik.
• 6 eine bevorzugte Ausführungsform eines erfindungsgemäßen Vorverstärkers als CAD-Layoutdarstellung.
• 7 eine bevorzugte Ausführungsform eines erfindungsgemäßen Vorverstärkers als CAD-Layoutdarstellung ohne gezeichnete CAD-Verdrahtungs-Komponenten.
• In 1 ist eine aus der DE 10 2004 010 191 A1 bekannte Anordnung eines integrierten Halbleiterspeichers mit einem Sense-Verstärker 100 dargestellt, der über eine Bitleitung BLl und eine dazu komplementäre Bitleitung /BLl ein erstes Speicherzellenfeld zu seiner linken Seite und über eine Bitleitung BLr und eine dazu komplementäre Bitleitung /BLr ein zweites Speicherzellenfeld zu seiner rechten Seite ansteuern kann. Zu seiner linken Seite wird zu diesem Zweck eine interne Signalleitung BSA bzw. eine dazu komplementäre Signalleitung /BSA des Sense-Verstärkers 100 über eine Schalteinheit 50l mit der Bitleitung BLl bzw. der dazu komplementären Bitleitung /BLl des ersten Speicherzellenfeldes verbunden. Bei einem Zugriff auf das zweite Speicherzellenfeld zu seiner rechten Seite kann die interne Signalleitung BSA bzw. die dazu komplementäre Signalleitung /BSA des Leseverstärkers 100 über eine Schalteinheit 50r mit einer Bitleitung BLr bzw. einer dazu komplementären Bitleitung /BLr verbunden werden. Der Sense-Verstärker 100 umfasst weiter eine als Hauptverstärker realisierte Schaltungseinheit 20 zur Verstärkung einer logischen "1"-Information, eine als Hauptverstärker realisierte Schaltungseinheit 30 zur Verstärkung einer logischen "0"-Information, und eine Schaltungseinheit 40, mit der die Bitleitungen BLl und BLr bzw. die komplementären Bitleitungen /BLl und /BLr mit einer lokalen Datenleitung LDQ bzw. einer dazu komplementären lokalen Datenleitung /LDQ verbindbar sind. Die lokalen Datenleitungen LDQ und /LDQ sind im Allgemeinen mit einem hier nicht dargestellten sekundären Sense-Verstärker verbunden. Die Schaltungseinheit 20 umfasst die beiden Schalttransistoren 21 und 22, die beispielsweise als p-Kanal-Transistoren ausgebildet sind. Der Steueranschluss des Schalttransistors 21 ist mit der komplementären Signalleitung /BSA des Leseverstärkers und der Steueranschluss des Schalttransistors 22 ist mit der Signalleitung BSA des Leseverstärkers verbunden. Die beiden Schalttransistoren sind über ihren gemeinsamen Anschluss A20 untereinander verbunden. Der gemeinsame Anschluss A20 ist über einen Schalttransistor TH, der über ein Steuersignal PSET steuerbar ist, mit dem Anschluss zum Anlegen eines hohen Spannungspotentials VBLH, das der logischen "1"-Information entspricht, verbunden. Weiterhin ist der Anschluss A20 über die steuerbare Strecke des Schalttransistors 21 mit der Signalleitung BSA und über die steuerbare Strecke des Schalttransistors 22 mit der komplementären Signalleitung /BSA des Leseverstärkers verbunden. Die Schaltungseinheit 30 umfasst zwei als n-Kanal-Transistoren ausgebildete Schalttransistoren 31 und 32. Ein Steueranschluss des Schalttransistors 31 ist mit der komplementären Signalleitung /BSA des Leseverstärkers verbunden. Ein Steueranschluss des Schalttransistors 32 ist mit der Signalleitung BSA des Leseverstärkers verbunden. Die beiden Schalttransistoren 31 und 32 sind über einen gemeinsamen Anschluss A30 untereinander verbunden. Der Anschluss A30 ist über einen Schalttransistor TL, der über ein Steuersignal NSET steuerbar ist, mit einem Anschluss zum Anlegen eines niedrigen Spannungspotentials VBLL, das der logischen "0"-Information entspricht, verbunden. Über die steuerbare Strecke des Schalttransistors 31 ist der Anschluss A30 mit der Signalleitung BSA und über die steuerbare Strecke des Schalttransistors 32 mit der Signalleitung /BSA verbunden. Die Schaltungseinheit 40 umfasst die beiden Schalttransistoren 41 und 42, die beispielsweise als n-Kanal-Transistoren ausgebildet sind. Die beiden Schalttransistoren sind über ein Steuersignal CSL, das an einem gemeinsamen Steueranschluss CIN angelegt wird, steuerbar. Die Signalleitung BSA des Leseverstärkers 100 ist über die steuerbare Strecke des Schalttransistors 41 mit der lokalen Datenleitung LDQ verbunden. Die komplementäre Signalleitung /BSA des Leseverstärkers 100 ist über die steuerbare Strecke des Schalttransistors 42 mit der komplementären lokalen Datenleitung /LDQ verbunden. Die Signalleitung BSA und die komplementäre Signalleitung /BSA des Leseverstärkers sind über die Schalteinheit 50l mit der Bitleitung BLl bzw. der dazu komplementären Bitleitung /BLl zur Ansteuerung einer Speicherzelle SZ im ersten Speicherzellenfeld verbunden. Die Schalteinheit 50l umfasst dazu einen Schalttransistor 51l und einen Schalttransistor 52l, welche beispielsweise als n-Kanal-Transistoren ausgebildet sind. Die beiden Schalttransistoren sind über einen gemeinsamen Steueranschluss MINI zum Anlegen eines Steuersignals MUXl steuerbar. Über die Schalteinheit 50r ist die Signalleitung BSA bzw. die dazu komplementäre Signalleitung /BSA des Leseverstärkers 100 mit der Bitleitung BLr bzw. der dazu komplementären Bitleitung /BLr zur Ansteuerung einer Speicherzelle im rechten Speicherzellenfeld verbunden. Die Schalteinheit 50r umfasst den Schalttransistor 51r, über dessen steuerbare Strecke die Signalleitung BSA des Sense-Verstärkers mit der Bitleitung BLr verbindbar ist und einen Schalttransistor 52r, über dessen steuerbare Strecke die komplementäre Signalleitung /BSA mit der komplementären Bitleitung /BLr verbindbar ist. Die beiden Schalttransistoren sind über einen gemeinsamen Steueranschluss MINr zum Anlegen eines Steuersignals MUXr steuerbar. Zwischen die Bitleitung BLl und die komplementäre Bitleitung /BLl des ersten Speicherzellenfeldes und die Bitleitung BLr und die komplementäre Bitleitung /BLr des zweiten Speicherzellenfeldes ist jeweils eine Schaltungseinheit 10 zum Vorladen der Bitleitungen auf ein gemeinsames Vorladepotential geschaltet. Die Schaltungseinheiten 10 im ersten und zweiten Speicherzellenfeld umfassen dazu jeweils einen Schalttransistor 11, über den die Bitleitungen BLl und BLr mit ihren komplementären Bitleitungen /BLl und /BLr verbindbar sind. Die Bitleitungen BLl bzw. BLr sind des Weiteren über einen Schalttransistor 12 und einen Strombegrenzer-Transistor TB, der von einem Steuersignal VINT angesteuert wird, mit einem Anschluss VEINl bzw. einem Anschluss VEINr zum Anlegen einer Vorladespannung VBLEQ verbunden. Die komplementären Bitleitungen /BLl und /BLr sind über einen Schalttransistor 13 und den Strombegrenzer-Transistor TB mit dem Anschluss VEINl bzw. VEINr zum Anlegen des Vorladepotentials VBLEQ verbunden. Aus Gründen der besseren Übersichtlichkeit ist nur an die Bitleitung BLl des ersten Speicherzellenfeldes eine Speicherzelle SZ und an die dazu komplementäre Bitleitung /BLl des ersten Speicherzellenfeldes ein Speicherkondensator SC' angeschlossen. Die Speicherzelle SZ ist als DRAM-Speicherzelle ausgebildet und umfasst einen Auswahltransistor AT, über dessen steuerbare Strecke ein Speicherkondensator SC mit der Bitleitung BLl verbunden ist. Der Auswahltransistor AT ist durch das Anlegen eines Steuersignals WL an seinem Steueranschluss WIN steuerbar. Im Folgenden wird die Funktionsweise des Sense-Verstärkers 100 und der mit ihm verbundenen Schaltungskomponenten beschrieben. Zum Ein- bzw. Auslesen einer Information in die Speicherzelle bzw. aus der Speicherzelle wird der Leseverstärker 100 in einen ersten Betriebszustand geschaltet. Durch Ansteuerung der Speicherzelle SZ mit dem Steuersignal WL wird der Auswahltransistor AT leitend gesteuert, so dass der Speicherkondensator SC über die steuerbare Strecke des Auswahltransistors mit der Bitleitung BLl verbunden ist. Im ersten Betriebszustand des Leseverstärkers 100 werden die Schalttransistoren 11, 12 und 13 der Schaltungseinheit 10 des ersten Speicherzellenfeldes durch das Anlegen eines Steuersignals EQL an ihren gemeinsamen Steueranschluss EINl gesperrt betrieben. Die beiden Schalttransistoren 51l und 52l werden durch das Anlegen eines entsprechenden Zustandes des Steuersignals MUXl leitend gesteuert. Die Bitleitungen BLl bzw. die komplementäre Bitleitung /BLl sind über die leitend gesteuerten Strecken der Schalttransistoren 51l und 52l mit der Signalleitung BSA bzw. der komplementären Signalleitung /BSA des Sense-Verstärkers 100 verbunden. Gleichzeitig werden die beiden Schalttransistoren 51r und 52r durch das Anlegen eines entsprechenden Zustands des Steuersignals MUXr an den Steueranschluss MINr gesperrt betrieben, so dass die Signalleitung BSA und die komplementäre Signalleitung /BSA des Sense-Verstärkers 100 von den Bitleitungen BLr und der komplementären Bitleitung /BLr des zweiten Speicherzellenfeldes getrennt sind. Über das Steuersignal NSET bzw. PSET werden die beiden Schalttransistoren TL und TH leitend gesteuert, so dass das hohe Spannungspotenzial VBLH am gemeinsamen Anschluss A20 der beiden p-Kanal-Schalttransistoren 21 und 22 anliegt und das niedrige Spannungspotential VBLL am gemeinsamen Anschluss A30 der beiden Schalttransistoren 31 und 32 anliegt. Wird vorausgesetzt, dass die Bitleitungen und komplementären Bitleitungen vor einem Lesezugriff auf das Vorladepotential VBLEQ aufgeladen sind, so kommt es beim Auslesen einer in der Speicherzelle SZ gespeicherten "1"-Information auf der Bitleitung BLl zu der eingangs beschriebenen Potentialanhebung gegenüber dem Vorladepotential VBLEQ. Die Potentialanhebung wird über den Schalttransistor 51l auf die Signalleitung BSA des Leseverstärkers übertragen. Die Potentialanhebung auf der Signalleitung BSA bewirkt, dass der Schalttransistor 32 leitend gesteuert wird. Auf der komplementären Signalleitung /BSA liegt in diesem Fall das niedrige Spannungspotential VBLL an, das über den leitend gesteuerten Schalttransistor 52l auf die komplementäre Bitleitung /BLl übertragen wird. Der Speicherkondensator SC' lädt sich dadurch auf das niedrige Spannungspotential VBLL auf. Durch den niedrigen Spannungspegel VBLL auf der komplementären Signalleitung /BSA des Leseverstärkers 100 ist der Schalttransistor 31 gesperrt, wohingegen der Schalttransistor 21 leitend gesteuert wird. Über den leitend gesteuerten p-Kanal-Transistor 21 entsteht auf der Signalleitung BSA der hohe Spannungspegel VBLH, der wiederum den Schalttransistor 22 sicher sperrt. In dieser Schaltkonfiguration wird ein der logischen "1"-Information entsprechendes hohes Spannungspotential VBLH in die Speicherzelle SZ zurück geschrieben (Refresh-Vorgang). Zum Auslesen der in der Speicherzelle SZ gespeicherten Information werden zusätzlich die Schalttransistoren 41 und 42 durch das Ansteuern mit einem entsprechenden Zustand des Steuersignals CSL leitend gesteuert, so dass die Signalleitung BSA mit der lokalen Datenleitung LDQ und die komplementäre Signalleitung /BSA mit der komplementären Datenleitung /LDQ verbunden ist. Wenn in der Speicherzelle SZ eine logische "0"-Information abgespeichert worden ist, so kommt es auf der Bitleitung BLl bei Aktivierung des Auswahltransistors AT zu einer Potentialabsenkung gegenüber dem Vorladepotential VBLEQ. Über den leitend gesteuerten Schalttransistor 51l wird die Potentialabsenkung der Bitleitung BLl auf die Signalleitung BSA des Leseverstärkers 100 übertragen. Die Potentialabsenkung auf der Signalleitung BSA bewirkt, dass der p-Kanal-Schalttransistor 22 leitend gesteuert wird. Dadurch entsteht auf der komplementären Signalleitung /BSA der hohe Spannungspegel VBLH, wodurch der Schalttransistor 21 sicher gesperrt wird und der Schalttransistor 31 leitend gesteuert wird. Über den leitend gesteuerten Schalttransistor 31 entsteht auf der Signalleitung BSA der niedrige Spannungspegel VBLL, der wiederum den Schalttransistor 32 sicher sperrt. In dieser Schaltkonfiguration des Leseverstärkers 100 wird der der logischen "0"-Information entsprechende niedrige Spannungspegel VBLL in die Speicherzelle SZ zurück geschrieben (Refresh-Vorgang). Der mit der komplementären Bitleitung /BLl verbundene Speicherkondensator SC' lädt sich hingegen auf den hohen Spannungspegel VBLH auf. Wenn die logische "0"-Information aus der Speicherzelle SZ ausgelesen werden soll, so werden die beiden Schalttransistoren 41 und 42 durch das Ansteuern mit einem entsprechenden Zustand des Signals CSL leitend gesteuert, so dass die Signalleitung BSA mit der lokalen Datenleitung LDQ und die komplementäre Signalleitung /BSA mit der komplementären Datenleitung /LDQ verbunden ist. Wenn eine Information in eine Speicherzelle des zweiten Speicherzellenfeldes auf der rechten Seite des Leseverstärkers 100 eingelesen bzw. aus ihr ausgelesen werden soll, so werden die Schalttransistoren 51l und 52l gesperrt betrieben. Die Schalttransistoren 51r und 52r werden durch das Ansteuern mit einem entsprechenden Zustand des Steuersignals MUXr leitend gesteuert, so dass in diesem Fall die Bitleitungen BLr und /BLr mit den Signalleitungen BSA und /BSA des Leseverstärkers 100 verbunden sind. Die Schalttransistoren 11, 12 und 13 der Schaltungseinheit 10 des zweiten Speicherzellenfeldes werden gesperrt betrieben. Die Funktionsweise des Leseverstärkers 100 und seiner Schaltungskomponenten 20, 30 und 40 entspricht ansonsten der bei einem Zugriff auf das erste Speicherzellenfeld beschriebenen Funktion. Zwischen einem Lese- und Schreibzugriff auf eine Speicherzelle wird der Leseverstärker in einem zweiten Betriebszustand betrieben. Im zweiten Betriebszustand des Leseverstärkers werden die Bitleitungen auf das gemeinsame Vorladepotential VBLEQ aufgeladen. Dazu werden die jeweiligen Schalttransistoren 11, 12 und 13 der Schaltungseinheiten 10 des ersten und zweiten Speicherzellenfeldes durch das Ansteuern mit einem entsprechenden Zustand des Steuersignals EQLl bzw. EQLr leitend gesteuert. Über die jeweiligen Strombegrenzer-Transistoren TB und die jeweilig leitend gesteuerten Schalttransistoren 12 sind die Bitleitungen BLl bzw. BLr mit dem Vorladepotenzial VBLEQ verbunden. Ferner sind die komplementären Bitleitungen /BLl und /BLr über die jeweilig leitend gesteuerten Schalttransistoren 13 und die jeweiligen Strombegrenzer-Transistoren TB ebenfalls mit dem Vorladepotential VBLEQ verbunden. Untereinander sind die Bitleitungen und ihre komplementäre Bitleitungen jeweils über die leitend gesteuerten Schalttransistoren 11 verbunden.
• Eine Reduzierung unerwünschter kapazitiver Kopplungen zweier benachbarter Bitleitungen kann beispielsweise auch dadurch erreicht werden, indem die Bitleitungen als Twist ausgeführt werden. Hierbei werden die Bitleitungen so ausgestaltet, daß invertierte Bitleitungen gegenüber nicht invertierten Bitleitungen verlaufen und somit ein Einfluß gegenüberliegender Bitleitungen optimiert wird. Nach dem Auslesen einer Bitleitung liegt an den Bitleitungen BLl1 und /BLl1 eines ersten Bitleitungspaares eine logische "1"-Information und eine logische "0"-Information vor. Nach dem Auslesen einer Bitleitung liegt an den Bitleitungen BLl2 und /BLl2 eines zweiten gegenüberliegenden Bitleitungspaares ebenfalls eine logische "1"-Information und eine logische "0"-Information vor. Die als Twist angeordneten Bitleitungen bewirken eine gleichmäßige kapazitive Kopplung zwischen den Bitleitungen, beispielsweise /BLl1 und BLl2, weil eine Hälfte des ersten Bitleitungspaares mit einer logischen "1"-Information und eine andere Hälfte eines zweiten Bitleitungspaares mit einer logischen "0"-Information einkoppelt. Eine Realisierung des Twists erfordert aber auch wertvolle zusätzliche Chipfläche als Folge des erhöhten Verdrahtungsaufwands. Nach allgemeinem Verständnis wird der Bedarf an Chipfläche, der für Verbindungen von elektrischen Elementen wie zum Beispiel Transistoren erforderlich ist, als passive Chipfläche bezeichnet. Im Gegensatz dazu erfasst die aktive Chipfläche den Teil der Chipfläche, den elektrische Elemente beanspruchen, beispielsweise Speicherzellenfeld, Verstärker- oder Steuerschaltungen. Nach üblichem Verständnis werden die eingerahmten Funktionsblöcke, wie zum Beispiel 10, 50l, 100, 50r, als Bestandteile einer aktiven Chipfläche, die Bitleitungen BLl, /BLl, BLr und /BLr als Bestandteile einer passiven Chipfläche angesehen. Bekannt ist auch, dass sich eine wie in 1 dargestellte Leseverstärkeranordnung abwechselnd einmal an einem Ende eines Bitleitungspaares und einmal am anderen Ende eines Bitleitungspaares befindet. Die Möglichkeit, großflächige Transistoren oder Speicherkondensatoren zu verwenden, vergrößert eine si chere Bewertung des Zellsignals oder ermöglicht die Verwendung langer Bitleitungen.
• 2 zeigt einen Ausschnitt 101 eines allgemein bekannten Halbleiterspeichers 1000. Beispielhaft ist eine Zelleneinheit 101 ausgeführt, die zum Betreiben eines ersten und eines zweiten Zellenfelds 104l und 104r geeignet ist. Die Ausgestaltung der Bitleitungen des Speichers 1000 wird durch so genannte twisted Bitlines realisiert. In einem ersten Zellenfeld 104l sind die erste, zweite, dritte und vierte Bitleitung 204, 201, 202, 203 untereinander angeordnet und werden in einer Reihenfolge als zweite, vierte, erste und dritte Bitleitung 201, 203, 204, 202 eines zweiten Zellenfelds 104r durch den so genannten Bitline Twist realisiert. Die zweite und dritte Bitleitung 201 und 202 werden mit einer Leseverstärkeranordnung 300l, die vierte und erste Bitleitung 203 und 204 mit einer Leseverstärkeranordnung 300r verbunden. Die Leseverstärkeranordnung 300l misst und verstärkt eine Spannungsdifferenz einer zweiten und dritten Bitleitung 201 und 202. Die Leseverstärkeranordnung 300r misst und verstärkt eine Spannungsdifferenz einer vierten und ersten Bitleitung 203 und 204. Für die Ausgestaltung des Twists ist ein Abschnitt 105 vorgesehen, der der passiven Chipfläche zugeordnet wird. Chipflächen, die für Leseverstärkeranordnungen 103l, 103r und Zellenfelder 104l, 104r verwendet werden, werden aktiven Chipflächen 102l, 102r zugeordnet.
• 3 zeigt schematisch beispielhaft eine mögliche erfindungsgemäße Anordnung, die beispielsweise einen n-Typ-Feldeffekttransistor je Bitleitung als Vorverstärker eines Leseverstärkers aufweist.
• Die erfindungsgemäße Anordnung zeigt einen Vorverstärker 60, der in einem Twistgebiet 105 aus 2 platziert ist und mit den Bitleitungsabschnitten bl_dc2_2 bzw. bl_dt2_2 einer Bitleitung entsprechend 3 verbunden ist. In 3 arbeitet Transistor P1 als Vorverstärker des Leseverstärkers, der mit der invertierten Bitleitung angeschlossen ist, Transistor P2 arbeitet als Vorverstärker des Leseverstärkers, der mit der nicht invertierten Bitleitung verbunden ist. Die Gate Elektrode von P1 ist beispielsweise an die invertierte Bitleitung bl_dc_2_2, die Drain Elektrode von P1 an die nicht invertierte Bitleitung bl_dt_2_2, die Source Elektrode an das Bezugspotential und die Bulk Elektrode an die Source Elektrode angeschlossen. Entsprechendes gilt für den als Vorverstärker ausgebildeten Transistor P2. Die Gate Elektrode von P2 ist beispielsweise an die nicht invertierte Bitleitung bl_dt_2_2, die Drain Elektrode von P2 an die invertierte Bitleitung bl_dc_2_2, die Source Elektrode an das Bezugspotential und die Bulk Elektrode an die Source Elektrode angeschlossen. Ein steuerbares Schaltmittel S verbindet die Source-Elektroden mit Ground. Eine Verstärkung eines Potentialunterschieds zwischen beiden physikalischen Bitleitungen wird mit der erfindungsgemäßen Schaltungsanordnung bereits vor Anlegen des Steuersignals WL der Wortleitung eingeleitet. Idealerweise ist vor Anlegen der Steuersignale WL einer Wortleitung, das das Ausbreiten des Zellsignals auf der Bitleitung erlaubt, durch das Vorladen beider physikalischer Bitleitungen keine Ladungsdifferenz zwischen den physikalischen Bitleitungen vorhanden. In der Literatur ist hierfür der Begriff Pre-Charging üblich. Fertigungsbedingt kann ein unvollständiger Ladungsaustausch zwischen beiden physikalischen Bitleitungen eintreten. Die Literatur spricht hier von „unsauberem equilizing". Breitet sich das Zellsignal auf einer Bitzeile aus, die der erfindungsgemäße Vorverstärker bereits vor Aktivierung des Steuersignals der Wortleitung WL verstärkt, kann das vom bekannten Hauptverstärker verstärkte Signal früher ausgelesen werden. Breitet sich das Zellsignal auf einer Bitzeile aus, deren invertierte Bitzeile durch den erfindungsgemäßen Vorverstärker bereits vor Aktivierung des Steuersignals der Wortleitung WL verstärkt wird, wird die Eigenschaft der Sense-Verstärkeranordnung nicht beeinträchtigt. Der Vorverstärker arbeitet im Unterschwellenbetrieb. Eine kleine Veränderung der Source-Gate Spannung am Vorverstärker P1 oder P2 verändern den Ausgangsstromtrom exponentiell, der absolute Wert ist allerdings so klein, so dass das sich aus breitende Zellsignal den Potenzialunterschied zur invertierten Bitleitung überlagert. Eine bevorzugte Ausführungsform, wie sie in 3 dargestellt ist, weist als Vorverstärker einen als n-Typ-Kanal Feldeffekttransistor pro Bitleitung auf. Der Vorverstärker kann damit ohne weiteren Chipflächenbedarf in das Twistgebiet integriert werden. Weisen die erfindungsgemäße Schaltungsanordnung und eine bekannte Schaltungsanordnung, wie sie beispielsweise in 2 dargestellt ist, gleiche Hauptverstärker auf, können längere Bitleitungsabschnitte mit einer damit verbundenen reduzierten Anzahl von Senseverstärkern realisiert werden. Muss die Speicherdichte pro Flächeneinheit gemäß produktionstechnischer Vorgaben erhöht werden, ermöglicht die erfindungsgemäße Schaltungsanordnung nach 3 bei einer reduzierten Zellkapazität ein fehlerfreies Auslesen des Zellsignals.
• In 4 werden simulierte Signalverläufe eines Speicherzellenzugriffs unter Verwendung einer erfindungsgemäßen Schaltungsanordnung gemäß 3, die in einer bekannten Schaltungsanordnung gemäß 1 verwendet wird, dargestellt. Mit V(BL_DT<0>) wird der Verlauf des Potenzials einer nicht invertierenden Bitleitung einer bekannten Schaltungsanordnung gemäß 1, mit V(BL_DC<0>) wird der Verlauf des Potenzials einer invertierenden Bitleitung, bezeichnet. Mit V(BL_DT<2>) wird der Verlauf des Potenzials einer nicht invertierenden Bitleitung einer erfindungsgemäßen Schaltungsanordnung gemäß 3, mit V(BL_DC<2>) wird der Verlauf des Potenzials einer invertierenden Bitleitung, bezeichnet.
• In bekannter Weise dienen entsprechend 2 zum Einlesen und Auslesen der in einem Kondensator zu speichernden oder gespeicherten Dateninformation Signale zur Steuerung der Wortleitung V(WL1) und V(WL2) und ein Signal NCS zur Steuerung der Leseverstärkereinheit. Wie aus 4 ersichtlich erfolgt in der Simulation bei 10 ns das Steuersignal V(WL), das den Datenzugriff auf einen Speicherkondensator einer nicht invertierten Wortleitung ermöglicht, zuvor ist der erfindungsgemäße Vorverstärker bei 5 ns aktiviert worden. Bei 15 ns wird durch das Steuersignal V(NCS) der entsprechende Senseverstärker aktiviert. Der Vergleich des Verlaufs der Bitleitungspotenziale V(BL_DT<2>) und V(BL_DC<2>) einer erfindungsgemäßen Schaltungsanordnung mit dem Verlauf der Bitleitungspotenziale V(BL_DT<0>) und V(BL_DC<0>) einer bekannten Schaltungsanordnung zeigt, dass die schwache Verstärkung des Zellsignals einer erfindungsgemäßen Schaltungsanordnung vor dem Einsetzen des Hauptverstärkers erfolgt. In 5 liegen zum Zeitpunkt des Einsetzens des Hauptverstärkers bei ca. 15 ns die Bitleitungspotenziale der erfindungsgemäßen Schaltungsanordnung unterhalb der Bitleitungspotenziale der bekannten Schaltungsanordnung.
• 5 zeigt für den Simulationszeitraum 0 bis 20 ns aus 4 den Verlauf der Bitleitungspotenziale V(BL_DT<2>) und V(BL_DC<2>) einer erfindungsgemäßen Schaltungsanordnung und den Verlauf der Bitleitungspotenziale V(BL_DT<0>) und V(BL_DC<0>) einer bekannten Schaltungsanordnung.
• 6 zeigt eine mögliche Realisierung eines Vorverstärkers einer bevorzugten Ausführungsform gemäß 3 im Layout. Aus Vereinfachungsgründen ist ein Ausschnitt der passiven Chipfläche dargestellt, in der beispielhaft die Verbindung zu zwei Leseverstärkerpaaren markiert und beschriftet ist. Die Anschlüsse der Leseverstärker befinden sich an beiden Enden der optisch mit Pfeilen markierten Bitzeilen. In die von den Bitleitungen beanspruchte Fläche sind die Vorverstärker integriert worden.
• 7 zeigt beispielhaft die Lage der Vorverstärkertransistoren gemäß 6 ohne layouttechnische Maßnahmen der Verdrahtung. Unter den senkrecht zu den Bitleitungen verlaufenden streifenartig ausgebildeten und schraffiert gezeichneten Gate-Strukturen der Vorverstärkertransistoren befinden sich die entsprechenden mit Plus-Zeichen ausgefüllten Source- oder Draingebiete.

10

Schaltungseinheit zum Vorladen der Bitleitungen

11,12,13

Schalttransistoren der Schaltungseinheit 10

20

Schaltungseinheit zum Verstärken des hohen Spannungspegels

21,22

Schalttransistoren der Schaltungseinheit 20

30

Schaltungseinheit zum Verstärken des niedrigen Spannungspegels

31,32

Schalttransistoren der Schaltungseinheit 30

40

Schaltungseinheit zum Ein-/Auslesen von Speicherzellen

41, 42

Schalttransistoren der Schaltungseinheit 40

50l, 50r

Schaltungseinheiten zum Verbinden des Leseverstärkers

51, 52

Schalttransistoren der Schaltungseinheit 50

60

Vorverstärker der Senseverstärkeranordnung 70

70

Senseverstärkeranordnung

100

Sense-Verstärker

AT

Auswahltransistor

SC

Speicherkondensator

SZ

Speicherzelle

BLl

Bitleitung links

/BLl

invertierte Bitleitung links

BLr

Bitleitung rechts

/BLr

invertierte Bitleitung rechts

BSA

Signalleitung des Sense-Verstärkers 100

/BSA

invertierte Signalleitung des Sense-Verstärkers 100

CSL

Steuersignal für Sense-Verstärker

EQL

Steuersignal zum Aktivieren des Vorladens

LDQ

Ein-/Auslesesignal

/LDQ

invertiertes Ein-/Auslesesignal

MINI

Steuersignal für Sense-Verstärker links

MINr

Steuersignal für Sense-Verstärker rechts

MUXl

Steuersignal für Sense-Verstärker links

MUXr

Steuersignal für Sense-Verstärker rechts

NSET, PSET

Steuersignale der Schalttransistoren TH, TL

TB

Strombegrenzer-Transistor

TH, TL

Schalttransistor zur Zuführung des hohen (TH) und niedrigen Spannungspotentials (TL)

VBLEQ

Vorladespannung

/VBLEQ

invertierte Vorladespannung

VBLH

hohes Spannungspotential

VBLL

niedriges Spannungspotential

VINT

internes Spannungspotential

WIN

Wortleitungsanschluss

WL

Steuersignal auf Wortleitung

1000

Speicherausschnitt

101

Zelleinheit

102l

aktive Fläche links

102r

aktive Fläche rechts

103l

Fläche für Platzierung eines Sense-Verstärkers und 2 Bitleitungen links

103r

Fläche für Platzierung eines Sense-Verstärkers und 2 Bitleitungen rechts

104l

Zellenfeld und 2 Wortleitungen links

104r

Zellenfeld und 2 Wortleitungen rechts

105

passive Fläche, Twist-Gebiet

201

Bitzeile 1, wahr

202

Bitzeile 1, komplementär

203

Bitzeile 2, wahr

204

Bitzeile 2, komplementär

300l

Schaltungsanordung Sense-Verstärker links

300r

Schaltungsanordung Sense-Verstärker rechts

bl_dc0_[0,1,2,3,4]

Längenabschnitt einer Bitzeile, komplementär, gemäß Stand der Technik

bl_dt0_[0,1,2,3,4]

Längenabschnitt einer Bitzeile, wahr, gemäß Stand der Technik

bl_dc2_[0,1,2,3,4]

Längenabschnitt einer Bitzeile, komplementär, einer erfindungsgemäßen Anordnung

bl_dt0_[0,1,2,3,4]

Längenabschnitt einer Bitzeile, wahr, einer erfindungsgemäßen Anordnung

R10

Widerstand eines Bitleitungsabschnitts

C10

Kapazität eines Bitleitungsabschnitts

V(WL)

Steuersignal für Wortleitung

V(WL2)

Steuersignal für Wortleitung

NCS

Steuersignal des niedrigen Potentialverlaufs des

Schalttransistors TL

V(BL_DC<0>)

Signalverlauf einer komplementären Bitleitung gemäß Stand der Technik

V(BL_DT<0>)

Signalverlauf einer nicht komplementären (wahren) Bitleitung gemäß Stand der Technik

V(BL_DC<2>)

Signalverlauf einer komplementären Bitleitung einer erfindungsgemäßen Anordnung

V(BL_DT<2>)

Signalverlauf einer nicht komplementären Bitleitung einer erfindungsgemäßen Anordnung

Claims (14)

1. Halbleiterspeicher umfassend: – in Zeilen und Spalten angeordnete Speicherzellen; – Bitleitungspaare mit je einer invertierten und einer nicht invertierten Bitleitung; – je einer einem Bitleitungspaar zugeordnetem Sense-Verstärker; – Steuerschaltungen zur jeweiligen Ansteuerung der Sense-Verstärker; dadurch gekennzeichnet, dass – zu jedem Sense-Verstärker zugeordnet ein Vorverstärker ausgebildet ist.
2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass ein Hauptverstärker eines jeweiligen Sense-Verstärkers eine eine logische "0" und eine eine logische "1" auswertende Einheit aufweist und dass der dem Sense-Verstärker zugeordnete Vorverstärker einer der genannten auswertenden Einheiten zugeordnet ist.
3. Halbleiterspeicher nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Bitleitungen der Bitleitungspaare jeweils einen Überkreuzungsbereich aufweisen und dass einer der Vorverstärker in der Nähe oder innerhalb einer der Überkreuzungsbereiche angeordnet ist.
4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass jeder der Vorverstärker aus n-Typ-Feldeffekttransistoren oder p-Typ-Feldeffekttransistoren ausgeführt ist.
5. Halbleiterspeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass jeder der Vorverstärker aus 2 oder mehr n-Typ-Feldeffekttransistoren oder 2 oder mehr p-Typ-Feldeffekttransistoren ausgeführt ist.
6. Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass jeder der Vorverstärker aus 2 n-Typ-Feldeffekttransistoren ausgeführt ist.
7. Halbleiterspeicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass jeder der Vorverstärker aus 2 p-Typ-Feldeffekttransistoren ausgeführt ist.
8. Halbleiterspeicher nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, dass einer der Feldeffekttransistoren einen Drain-Source-Pfad aufweist, dass ein erstes Ende des Drain-Source-Pfads an einer Bitleitung eines der Bitleitungspaare angeschlossen ist und ein zweites Ende des Drain-Source-Pfads an eine Spannungsquelle angeschlossen ist und dass ein Gate-Anschluss des Feldeffekttransistors an der anderen Bitleitung des einen Bitleitungspaares angeschlossen ist.
9. Halbleiterspeicher nach Anspruch 8 dadurch gekennzeichnet, dass ein anderer der Feldeffekttransistoren einen Drain-Source-Pfad aufweist und ein erstes Ende des Drain-Source-Pfads des anderen der Feldeffekttransistoren an die andere Bitleitung angeschlossen ist und ein zweites Ende des Drain-Source-Pfads des anderen der Feldeffekttransistoren an eine Spannungsquelle angeschlossen ist und dass ein Gate-Anschluss des anderen der Feldeffekttransistoren an die eine Bitleitung des Bitleitungspaares angeschlossen ist.
10. Halbleiterspeicher nach Anspruch 9, dadurch gekennzeichnet, dass jeweils die zweiten Enden der Feldeffekttransistoren miteinander verbunden sind und der jeweilige Gate-Anschluß eines der Feldeffekttransistoren an das jeweilige erste Ende des anderen der Feldeffekttransistoren angeschlossen ist.
11. Verfahren zum Betreiben eines Halbleiterspeichers mit einem Sense-Verstärker und einem Vorverstärker nach einem der Ansprüche 1 bis 10, mit den Schritten: – Auswerten und Ausgeben eines Signals abhängig von einer differentiellen Spannung an den Bitleitungen je eines Bitleitungspaares, gekennzeichnet durch den Schritt: – Betreiben der Transistoren des Vorverstärkers im Subthreshhold-Modus.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die Transistoren des Vorverstärkers entweder vom Typ n-Typ-Feldeffekttransistor oder p-Typ-Feldeffekttransistor und im Subthreshhold-Modus betrieben werden.
13. Verfahren nach einem der Ansprüche 11 oder 12, dadurch gekennzeichnet, dass die den Vorverstärker bildenden n-Typ-Feldeffekttransistoren im Subthreshhold-Modus betrieben werden.
14. Verfahren nach einem der Ansprüche 12 bis 13, dadurch gekennzeichnet, dass ein von einer Speicherzelle auf eine der Bitleitungen ausgegebenes Signal durch den Vorverstärker bewertet und anschließend durch den Sense-Verstärker bewertet wird.