JP2001006367A - 半導体記憶装置 - Google Patents
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- G11C7/065—Differential amplifiers of latching type
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 メモリセル情報の読み出し時にビット線対に
生じる電位差が小さいと、差動型センスアンプが正常に
増幅動作をおこなえない。 【解決手段】 差動増幅回路DAに加え、反転増幅回路IA
を設けて、ビット線BLと/BLの間の微小電位差を反転増
幅回路IAで拡大してから、差動増幅回路DAを動作させ
る。
生じる電位差が小さいと、差動型センスアンプが正常に
増幅動作をおこなえない。 【解決手段】 差動増幅回路DAに加え、反転増幅回路IA
を設けて、ビット線BLと/BLの間の微小電位差を反転増
幅回路IAで拡大してから、差動増幅回路DAを動作させ
る。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
係り、特にセンスアンプを備える半導体記憶装置に関す
るものである。
係り、特にセンスアンプを備える半導体記憶装置に関す
るものである。
【０００２】
【従来の技術】図4は、従来の半導体記憶装置のセンス
アンプを示す回路図である。図4を参照して、このセン
スアンプSAはビット線BL,/BLに接続されている。センス
アンプSAは、P型MOSトランジスタPT1,PT2およびN型MOS
トランジスタNT1,NT2を含む。ノードSPとノードSNとの
間にP型MOSトランジスタPT1およびN型MOSトランジスタN
T1が直列に接続される。P型MOSトランジスタPT2およびN
型MOSトランジスタNT2もノードSPとノードSNとの間に直
列に接続される。P型MOSトランジスタPT1とN型MOSトラ
ンジスタNT1のゲートはビット線/BLに接続されるととも
に、P型MOSトランジスタPT2およびN型MOSトランジスタN
T2の間のノードN2に接続される。P型MOSトランジスタPT
2とN型MOSトランジスタNT2のゲートはビット線BLに接続
されるとともに、P型MOSトランジスタPT1およびN型MOS
トランジスタNT1の間のノードN1に接続される。
アンプを示す回路図である。図4を参照して、このセン
スアンプSAはビット線BL,/BLに接続されている。センス
アンプSAは、P型MOSトランジスタPT1,PT2およびN型MOS
トランジスタNT1,NT2を含む。ノードSPとノードSNとの
間にP型MOSトランジスタPT1およびN型MOSトランジスタN
T1が直列に接続される。P型MOSトランジスタPT2およびN
型MOSトランジスタNT2もノードSPとノードSNとの間に直
列に接続される。P型MOSトランジスタPT1とN型MOSトラ
ンジスタNT1のゲートはビット線/BLに接続されるととも
に、P型MOSトランジスタPT2およびN型MOSトランジスタN
T2の間のノードN2に接続される。P型MOSトランジスタPT
2とN型MOSトランジスタNT2のゲートはビット線BLに接続
されるとともに、P型MOSトランジスタPT1およびN型MOS
トランジスタNT1の間のノードN1に接続される。
【０００３】次に図5のタイミング図を参照して、この
センスアンプの動作について説明する。図5ではプリチ
ャージ電位が電源電位Vddと接地電位Vssの中間の電位(V
dd+Vss)/2で、メモリセルに記憶された情報が読み出さ
れてビット線BLの電位がビット線/BLの電位よりΔVだけ
高くなった場合を想定する。メモリセルに記憶された情
報が読み出されてビット線BLと/BLの間にΔVの電位差が
生じた状態で、まずノードSNの電位が(Vdd+Vss)/2から
接地電位Vssに引き下げられる。すると、N型MOSトラン
ジスタNT1およびNT2が導通するが、ビット線BLの電位は
ビット線/BLの電位よりも高いので、N型MOSトランジス
タNT2に流れる電流のほうがN型MOSトランジスタNT1に流
れる電流よりも大きい。したがって、ビット線/BLの電
位のほうが接地電位Vssに向けて低下し、N型MOSトラン
ジスタNT1に流れる電流は減少していくので、ビット線B
Lの電位は少し下がるだけで、ビット線BLと/BLの電位差
は拡大する。
センスアンプの動作について説明する。図5ではプリチ
ャージ電位が電源電位Vddと接地電位Vssの中間の電位(V
dd+Vss)/2で、メモリセルに記憶された情報が読み出さ
れてビット線BLの電位がビット線/BLの電位よりΔVだけ
高くなった場合を想定する。メモリセルに記憶された情
報が読み出されてビット線BLと/BLの間にΔVの電位差が
生じた状態で、まずノードSNの電位が(Vdd+Vss)/2から
接地電位Vssに引き下げられる。すると、N型MOSトラン
ジスタNT1およびNT2が導通するが、ビット線BLの電位は
ビット線/BLの電位よりも高いので、N型MOSトランジス
タNT2に流れる電流のほうがN型MOSトランジスタNT1に流
れる電流よりも大きい。したがって、ビット線/BLの電
位のほうが接地電位Vssに向けて低下し、N型MOSトラン
ジスタNT1に流れる電流は減少していくので、ビット線B
Lの電位は少し下がるだけで、ビット線BLと/BLの電位差
は拡大する。
【０００４】次に、ノードSPの電位が(Vdd+Vss)/2から
電源電位Vddに引き上げられる。すると、ビット線BLの
電位よりもビット線/BLの電位のほうが低いので、P型MO
SトランジスタPT2よりもP型MOSトランジスタPT1に電流
が多く流れる。したがって、ビット線BLの電位は電源電
位Vddに向けて上昇し、ビット線BLの電位の上昇につれ
てP型MOSトランジスタPT2を流れる電流は減少してい
く。その結果、ビット線BLと/BLの電位差はVdd-Vssにま
で増幅される。
電源電位Vddに引き上げられる。すると、ビット線BLの
電位よりもビット線/BLの電位のほうが低いので、P型MO
SトランジスタPT2よりもP型MOSトランジスタPT1に電流
が多く流れる。したがって、ビット線BLの電位は電源電
位Vddに向けて上昇し、ビット線BLの電位の上昇につれ
てP型MOSトランジスタPT2を流れる電流は減少してい
く。その結果、ビット線BLと/BLの電位差はVdd-Vssにま
で増幅される。
【０００５】
【発明が解決しようとする課題】図4に示されたような
差動型のセンスアンプでは、正常な増幅動作をさせるた
めにはメモリセルの情報を読み出したときに生じる電位
差ΔVがある値以上でなければならない。つまり、メモ
リセルのキャパシタの容量値が大きくなければ電位差Δ
Vがある値以上にならないため、メモリセルをむやみに
小さくすることができない。この事がチップ面積の縮小
を阻む一因となっている。
差動型のセンスアンプでは、正常な増幅動作をさせるた
めにはメモリセルの情報を読み出したときに生じる電位
差ΔVがある値以上でなければならない。つまり、メモ
リセルのキャパシタの容量値が大きくなければ電位差Δ
Vがある値以上にならないため、メモリセルをむやみに
小さくすることができない。この事がチップ面積の縮小
を阻む一因となっている。
【０００６】この発明の目的は、メモリセル情報の読み
出し時にビット線対に生じる電位差が小さくても、差動
型センスアンプが正常に増幅動作をおこなえる半導体記
憶装置を得ることである。
出し時にビット線対に生じる電位差が小さくても、差動
型センスアンプが正常に増幅動作をおこなえる半導体記
憶装置を得ることである。
【０００７】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、入力および出力がそれぞれ第１および第２の
ノードに接続され、第１のノードの電位を反転増幅して
第２のノードに与える第１の反転増幅器と、入力および
出力がそれぞれ第２のノードおよび第１のノードに接続
され、第２のノードの電位を反転増幅して第１のノード
に与える第２の反転増幅器とを含む反転増幅回路、およ
び、第１および第２のノードに接続され、反転増幅回路
によって増幅された第１および第２のノードの間の電位
差を差動増幅する差動増幅回路を備えるものである。
憶装置は、入力および出力がそれぞれ第１および第２の
ノードに接続され、第１のノードの電位を反転増幅して
第２のノードに与える第１の反転増幅器と、入力および
出力がそれぞれ第２のノードおよび第１のノードに接続
され、第２のノードの電位を反転増幅して第１のノード
に与える第２の反転増幅器とを含む反転増幅回路、およ
び、第１および第２のノードに接続され、反転増幅回路
によって増幅された第１および第２のノードの間の電位
差を差動増幅する差動増幅回路を備えるものである。
【０００８】また、第１の反転増幅器が、電源電位が与
えられる電源ノードと接地電位が与えられる接地ノード
との間に直列に接続される第１の抵抗素子とゲートが前
記第１のノードに接続される第１のトランジスタ、およ
び第１のトランジスタのドレインと第２のノードとの間
に接続され、ゲートに活性化信号を受ける第２のトラン
ジスタを含むものとし、第２の反転増幅器が、電源ノー
ドと接地ノードとの間に接続される第２の抵抗素子とゲ
ートが第２のノードに接続される第３のトランジスタ、
および第３のトランジスタのドレインと第１のノードと
の間に接続され、ゲートに活性化信号を受ける第４のト
ランジスタを含むものとしたものである。
えられる電源ノードと接地電位が与えられる接地ノード
との間に直列に接続される第１の抵抗素子とゲートが前
記第１のノードに接続される第１のトランジスタ、およ
び第１のトランジスタのドレインと第２のノードとの間
に接続され、ゲートに活性化信号を受ける第２のトラン
ジスタを含むものとし、第２の反転増幅器が、電源ノー
ドと接地ノードとの間に接続される第２の抵抗素子とゲ
ートが第２のノードに接続される第３のトランジスタ、
および第３のトランジスタのドレインと第１のノードと
の間に接続され、ゲートに活性化信号を受ける第４のト
ランジスタを含むものとしたものである。
【０００９】さらに、第１の反転増幅器が、第１のトラ
ンジスタのソースと接地ノードとの間に接続される第３
の抵抗素子を含むものとし、第２の反転増幅器が、第３
のトランジスタのソースと接地ノードとの間に接続され
る第４の抵抗素子を含むものとしたものである。
ンジスタのソースと接地ノードとの間に接続される第３
の抵抗素子を含むものとし、第２の反転増幅器が、第３
のトランジスタのソースと接地ノードとの間に接続され
る第４の抵抗素子を含むものとしたものである。
【００１０】また、第１および第２の反転増幅器が、バ
イアス電圧をプリチャージ電圧と共用するものとしたも
のである。
イアス電圧をプリチャージ電圧と共用するものとしたも
のである。
【００１１】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態であるDRAM(Dynamic Random Access Memory)
について、図1および2に基づき説明する。図1はDRAMの
一部の回路を示す回路図である。図1を参照して、DRAM
は複数のビット線対BL,/BLおよび複数のワード線WLを備
える。図1では代表して1本のワード線が示される。ま
た、このDRAMはビット線対とワード線の交点に対応して
設けられる複数のメモリセルMCを備える。各メモリセル
MCはメモリセルキャパシタMCCおよびこのメモリセルキ
ャパシタMCCと対応のビット線対を構成するビット線BL,
/BLのいずれか1つに接続されるメモリセルトランジスタ
MCTを含む。メモリトランジスタMCCの一方の電極には、
電源電位Vddと接地電位Vssの中間電位(Vdd+Vss)/2がセ
ルプレート電位Vcpとして与えられる。
実施の形態であるDRAM(Dynamic Random Access Memory)
について、図1および2に基づき説明する。図1はDRAMの
一部の回路を示す回路図である。図1を参照して、DRAM
は複数のビット線対BL,/BLおよび複数のワード線WLを備
える。図1では代表して1本のワード線が示される。ま
た、このDRAMはビット線対とワード線の交点に対応して
設けられる複数のメモリセルMCを備える。各メモリセル
MCはメモリセルキャパシタMCCおよびこのメモリセルキ
ャパシタMCCと対応のビット線対を構成するビット線BL,
/BLのいずれか1つに接続されるメモリセルトランジスタ
MCTを含む。メモリトランジスタMCCの一方の電極には、
電源電位Vddと接地電位Vssの中間電位(Vdd+Vss)/2がセ
ルプレート電位Vcpとして与えられる。
【００１２】このDRAMはさらに、複数のビット線対BL,/
BLに対応して設けられる複数のセンスアンプSAを備え
る。各センスアンプSAは、反転増幅回路IAと差動増幅回
路DAとを含む。反転増幅回路IAは、入力および出力がそ
れぞれビット線BL上のノードおよびビット線/BL上のノ
ードに接続され、ビット線BLの電位を反転増幅してビッ
ト線/BLに与える反転増幅器10と、入力および出力がそ
れぞれビット線/BL上のノードおよびビット線BL上のノ
ードに接続され、ビット線/BLの電位を反転増幅してビ
ット線BLに与える反転増幅器20とを含む。
BLに対応して設けられる複数のセンスアンプSAを備え
る。各センスアンプSAは、反転増幅回路IAと差動増幅回
路DAとを含む。反転増幅回路IAは、入力および出力がそ
れぞれビット線BL上のノードおよびビット線/BL上のノ
ードに接続され、ビット線BLの電位を反転増幅してビッ
ト線/BLに与える反転増幅器10と、入力および出力がそ
れぞれビット線/BL上のノードおよびビット線BL上のノ
ードに接続され、ビット線/BLの電位を反転増幅してビ
ット線BLに与える反転増幅器20とを含む。
【００１３】反転増幅器10は、電源電位Vddが与えられ
る電源ノードと接地電位Vssが与えられる接地ノードと
の間に直列に接続される抵抗素子11とゲートがビット線
BLに接続されるN型MOSトランジスタ12を含む。また、こ
の反転増幅器10は、N型MOSトランジスタ12のドレインと
ビット線/BLとの間に接続され、ゲートに反転増幅器活
性化信号/IAEを受けるP型MOSトランジスタ13を含む。ビ
ット線BLの電位が反転増幅されてノードN1に現れる。
る電源ノードと接地電位Vssが与えられる接地ノードと
の間に直列に接続される抵抗素子11とゲートがビット線
BLに接続されるN型MOSトランジスタ12を含む。また、こ
の反転増幅器10は、N型MOSトランジスタ12のドレインと
ビット線/BLとの間に接続され、ゲートに反転増幅器活
性化信号/IAEを受けるP型MOSトランジスタ13を含む。ビ
ット線BLの電位が反転増幅されてノードN1に現れる。
【００１４】反転増幅器20は、電源ノードと接地ノード
との間に接続される抵抗素子21とゲートがビット線/BL
に接続されるN型MOSトランジスタ22を含む。また、この
反転増幅器20は、N型MOSトランジスタ22のドレインとビ
ット線BLとの間に接続され、ゲートに反転増幅器活性化
信号/IAEを受けるN型MOSトランジスタ23を含む。ビット
線/BLの電位が反転増幅されてノードN2に現れる。
との間に接続される抵抗素子21とゲートがビット線/BL
に接続されるN型MOSトランジスタ22を含む。また、この
反転増幅器20は、N型MOSトランジスタ22のドレインとビ
ット線BLとの間に接続され、ゲートに反転増幅器活性化
信号/IAEを受けるN型MOSトランジスタ23を含む。ビット
線/BLの電位が反転増幅されてノードN2に現れる。
【００１５】差動増幅回路DAは、ビット線BLおよび/BL
に接続され、反転増幅回路IAによって増幅されたビット
線BLとビット線/BLの間の電位差を差動増幅する。差動
増幅回路DAは、P型MOSトランジスタPT1,PT2およびN型MO
SトランジスタNT1,NT2を含む。ノードSPとノードSNとの
間にP型MOSトランジスタPT1およびN型MOSトランジスタN
T1が直列に接続される。P型MOSトランジスタPT2およびN
型MOSトランジスタNT2もノードSPとノードSNとの間に直
列に接続される。P型MOSトランジスタPT1とN型MOSトラ
ンジスタNT1のゲートはビット線/BLに接続されるととも
に、P型MOSトランジスタPT2およびN型MOSトランジスタN
T2の間のノードN2に接続される。P型MOSトランジスタPT
2とN型MOSトランジスタNT2のゲートはビット線BLに接続
されるとともに、P型MOSトランジスタPT1およびN型MOS
トランジスタNT1の間のノードN1に接続される。
に接続され、反転増幅回路IAによって増幅されたビット
線BLとビット線/BLの間の電位差を差動増幅する。差動
増幅回路DAは、P型MOSトランジスタPT1,PT2およびN型MO
SトランジスタNT1,NT2を含む。ノードSPとノードSNとの
間にP型MOSトランジスタPT1およびN型MOSトランジスタN
T1が直列に接続される。P型MOSトランジスタPT2およびN
型MOSトランジスタNT2もノードSPとノードSNとの間に直
列に接続される。P型MOSトランジスタPT1とN型MOSトラ
ンジスタNT1のゲートはビット線/BLに接続されるととも
に、P型MOSトランジスタPT2およびN型MOSトランジスタN
T2の間のノードN2に接続される。P型MOSトランジスタPT
2とN型MOSトランジスタNT2のゲートはビット線BLに接続
されるとともに、P型MOSトランジスタPT1およびN型MOS
トランジスタNT1の間のノードN1に接続される。
【００１６】次にこのDRAMの動作について、図2のタイ
ミング図を参照して説明する。図2ではプリチャージ電
位が電源電位Vddと接地電位Vssの中間の電位(Vdd+Vss)/
2で、メモリセルに記憶された情報が読み出されてビッ
ト線BLの電位がビット線/BLの電位よりΔVだけ高くなっ
た場合を想定する。まず、メモリセルMCに記憶された情
報が読み出されるまではビット線BLおよび/BLは中間電
位(Vdd+Vss)/2にプリチャージされており、ノードN1は
抵抗素子11とN型MOSトランジスタ12によって決まるある
一定の電位Vpになる。反転増幅器10および20は同じ特性
を持っているので、ノードN1とノードN2の電位は同じ一
定の電位Vpになる。反転増幅器はバイアス電圧が必要で
あるが、バイアス電圧としてプリチャージ電位を利用し
ている。
ミング図を参照して説明する。図2ではプリチャージ電
位が電源電位Vddと接地電位Vssの中間の電位(Vdd+Vss)/
2で、メモリセルに記憶された情報が読み出されてビッ
ト線BLの電位がビット線/BLの電位よりΔVだけ高くなっ
た場合を想定する。まず、メモリセルMCに記憶された情
報が読み出されるまではビット線BLおよび/BLは中間電
位(Vdd+Vss)/2にプリチャージされており、ノードN1は
抵抗素子11とN型MOSトランジスタ12によって決まるある
一定の電位Vpになる。反転増幅器10および20は同じ特性
を持っているので、ノードN1とノードN2の電位は同じ一
定の電位Vpになる。反転増幅器はバイアス電圧が必要で
あるが、バイアス電圧としてプリチャージ電位を利用し
ている。
【００１７】次に、メモリセルMCに記憶された情報が読
み出されて、ビット線BLの電位が(Vdd+Vss)/2よりΔVだ
け高くなると、ノードN1はVpからΔVに増幅率Aoを乗じ
た電位Ao・ΔVだけ低い電位になる。つまり、ビット線BL
と/BLの間に生じたΔVの電位差が、増幅率Ao倍に増幅さ
れてノードN1とN2の間の電位差として現れる。増幅率Ao
は抵抗素子11の抵抗値をR、N型MOSトランジスタ12の相
互コンダクタンスをgmとすると、Ao=gm・Rで表される。
み出されて、ビット線BLの電位が(Vdd+Vss)/2よりΔVだ
け高くなると、ノードN1はVpからΔVに増幅率Aoを乗じ
た電位Ao・ΔVだけ低い電位になる。つまり、ビット線BL
と/BLの間に生じたΔVの電位差が、増幅率Ao倍に増幅さ
れてノードN1とN2の間の電位差として現れる。増幅率Ao
は抵抗素子11の抵抗値をR、N型MOSトランジスタ12の相
互コンダクタンスをgmとすると、Ao=gm・Rで表される。
【００１８】次に、反転増幅器活性化信号/IAEが非活性
レベルのハイレベルから活性レベルのロウレベルに変化
し、P型MOSトランジスタ13および23が導通すると、ビッ
ト線BLにはノードN2の電位Vpが伝えられ、ビット線/BL
にはノードN1の電位Vp-Ao・ΔVが伝えられる。反転増幅
器20はこのビット線/BLの電位を受けてノードN2を介し
てビット線BLの電位をVp+Ao2・ΔVに上昇させる。このビ
ット線BLの電位が上昇したのを受けて、差動増幅器10は
ノードN1を介してビット線/BLの電位をさらに下げる。
このようにしてビット線BLと/BLの間の電位差が拡大す
る。
レベルのハイレベルから活性レベルのロウレベルに変化
し、P型MOSトランジスタ13および23が導通すると、ビッ
ト線BLにはノードN2の電位Vpが伝えられ、ビット線/BL
にはノードN1の電位Vp-Ao・ΔVが伝えられる。反転増幅
器20はこのビット線/BLの電位を受けてノードN2を介し
てビット線BLの電位をVp+Ao2・ΔVに上昇させる。このビ
ット線BLの電位が上昇したのを受けて、差動増幅器10は
ノードN1を介してビット線/BLの電位をさらに下げる。
このようにしてビット線BLと/BLの間の電位差が拡大す
る。
【００１９】しかし、反転増幅回路IAだけでは、ビット
線BLと/BLの間の電位差が拡大される速度が遅い。した
がって、差動増幅回路DAが正常にビット線BLと/BLの間
の電位差を検知増幅できるほどこの電位差が拡大された
時点で、反転増幅器活性化信号/IAEを非活性レベルのハ
イレベルにしてP型MOSトランジスタ13および23を導通状
態にした後、差動増幅回路DAを動作させて電位差を拡大
する。差動増幅回路DAの動作は、図5を参照して説明し
た従来のセンスアンプの動作と同様である。
線BLと/BLの間の電位差が拡大される速度が遅い。した
がって、差動増幅回路DAが正常にビット線BLと/BLの間
の電位差を検知増幅できるほどこの電位差が拡大された
時点で、反転増幅器活性化信号/IAEを非活性レベルのハ
イレベルにしてP型MOSトランジスタ13および23を導通状
態にした後、差動増幅回路DAを動作させて電位差を拡大
する。差動増幅回路DAの動作は、図5を参照して説明し
た従来のセンスアンプの動作と同様である。
【００２０】以上のように、この実施の形態１のDRAMで
は、反転増幅回路IAを設けて、ビット線BLと/BLに生じ
る微小電位差をこの反転増幅回路IAにより増幅してから
差動増幅回路DAを動作させるようにしたので、メモリセ
ル情報の読み出し時にビット線対に生じる電位差が小さ
くても、差動増幅回路が正常に検知増幅動作をおこなえ
る。
は、反転増幅回路IAを設けて、ビット線BLと/BLに生じ
る微小電位差をこの反転増幅回路IAにより増幅してから
差動増幅回路DAを動作させるようにしたので、メモリセ
ル情報の読み出し時にビット線対に生じる電位差が小さ
くても、差動増幅回路が正常に検知増幅動作をおこなえ
る。
【００２１】実施の形態２．以下、この発明の他の実施
の形態であるDRAMについて、図3に基づき説明する。こ
の実施の形態２のDRAMが実施の形態１のDRAMと異なって
いるのは、差動増幅器10がさらに、N型MOSトランジスタ
12のソースと接地電位ノードとの間に接続される抵抗素
子14を含んでいる点、および、差動増幅器20がさらに、
N型MOSトランジスタ22のソースと接地電位ノードとの間
に接続される抵抗素子24を含んでいる点である。その他
の回路については、実施の形態1のDRAMと同様である。
の形態であるDRAMについて、図3に基づき説明する。こ
の実施の形態２のDRAMが実施の形態１のDRAMと異なって
いるのは、差動増幅器10がさらに、N型MOSトランジスタ
12のソースと接地電位ノードとの間に接続される抵抗素
子14を含んでいる点、および、差動増幅器20がさらに、
N型MOSトランジスタ22のソースと接地電位ノードとの間
に接続される抵抗素子24を含んでいる点である。その他
の回路については、実施の形態1のDRAMと同様である。
【００２２】以上のように、抵抗素子14をN型MOSトラン
ジスタ12と接地電位ノードとの間に接続すると、反転増
幅器10の増幅率は抵抗素子11と14の抵抗比のみによって
決まり、N型MOSトランジスタ12の相互コンダクタンスに
は依存しなくなる。反転増幅器20についても同様のこと
がいえる。したがって、この実施の形態2では反転増幅
器10と20の間の増幅率のバランスが崩れにくいという効
果がある。この点を除いては実施の形態1と同様に動作
して同様の効果を奏する。
ジスタ12と接地電位ノードとの間に接続すると、反転増
幅器10の増幅率は抵抗素子11と14の抵抗比のみによって
決まり、N型MOSトランジスタ12の相互コンダクタンスに
は依存しなくなる。反転増幅器20についても同様のこと
がいえる。したがって、この実施の形態2では反転増幅
器10と20の間の増幅率のバランスが崩れにくいという効
果がある。この点を除いては実施の形態1と同様に動作
して同様の効果を奏する。
【００２３】ところで、実施の形態1および2では、この
発明をDRAMで実施した形態を示したが、例えばFeRAMと
いった強誘電体メモリに適用することで、メモリセルキ
ャパシタの自発分極が劣化してビット線間に生ずる電位
差が小さくなったような場合に、特に効果を発揮する。
発明をDRAMで実施した形態を示したが、例えばFeRAMと
いった強誘電体メモリに適用することで、メモリセルキ
ャパシタの自発分極が劣化してビット線間に生ずる電位
差が小さくなったような場合に、特に効果を発揮する。
【００２４】
【発明の効果】以上のようにこの発明によれば、反転増
幅回路を設けたので、メモリセル情報の読み出し時にビ
ット線対に生じる電位差が小さくても、差動増幅回路が
正常に検知増幅動作をおこなえるという効果がある。
幅回路を設けたので、メモリセル情報の読み出し時にビ
ット線対に生じる電位差が小さくても、差動増幅回路が
正常に検知増幅動作をおこなえるという効果がある。
【図１】 この発明の実施の形態１のDRAMの回路図であ
る。
る。
【図２】 この発明の実施の形態１のDRAMの動作を示す
タイミング図である。
タイミング図である。
【図３】 この発明の実施の形態１のDRAMの回路図であ
る。
る。
【図４】 従来のセンスアンプを示す回路図である。
【図５】 従来のセンスアンプの動作を示すタイミング
図である。
図である。
N3,N4 ノード、 10,20 反転増幅器 11,21 抵抗素子、 12,22 N型MOSトランジスタ 13,23 P型MOSトランジスタ、 14,24 抵抗素子 IA 反転増幅回路、 DA 差動増幅回路
Claims (4)
- 【請求項１】 入力および出力がそれぞれ第１および第
２のノードに接続され、前記第１のノードの電位を反転
増幅して前記第２のノードに与える第１の反転増幅器
と、入力および出力がそれぞれ前記第２のノードおよび
前記第１のノードに接続され、前記第２のノードの電位
を反転増幅して前記第１のノードに与える第２の反転増
幅器とを含む反転増幅回路、および前記第１および第２
のノードに接続され、前記反転増幅回路によって増幅さ
れた第１および第２のノードの間の電位差を差動増幅す
る差動増幅回路を備える半導体記憶装置。 - 【請求項２】 前記第１の反転増幅器は、電源電位が与
えられる電源ノードと接地電位が与えられる接地ノード
との間に直列に接続される第１の抵抗素子とゲートが前
記第１のノードに接続される第１のトランジスタ、およ
び前記第１のトランジスタのドレインと前記第２のノー
ドとの間に接続され、ゲートに活性化信号を受ける第２
のトランジスタを含み、 前記第２の反転増幅器は、前記電源ノードと前記接地ノ
ードとの間に接続される第２の抵抗素子とゲートが前記
第２のノードに接続される第３のトランジスタ、および
前記第３のトランジスタのドレインと前記第１のノード
との間に接続され、ゲートに前記活性化信号を受ける第
４のトランジスタを含む、請求項１記載の半導体記憶装
置。 - 【請求項３】 前記第１の反転増幅器はさらに、前記第
１のトランジスタのソースと前記接地ノードとの間に接
続される第３の抵抗素子を含み、 前記第２の反転増幅器はさらに、前記第３のトランジス
タのソースと前記接地ノードとの間に接続される第４の
抵抗素子を含む、請求項２記載の半導体記憶装置。 - 【請求項４】 前記第１および第２の反転増幅器は、バ
イアス電圧をプリチャージ電圧と共用する、請求項１、
２または３記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11173472A JP2001006367A (ja) | 1999-06-21 | 1999-06-21 | 半導体記憶装置 |
| US09/599,657 US6304507B1 (en) | 1999-06-21 | 2000-06-21 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11173472A JP2001006367A (ja) | 1999-06-21 | 1999-06-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001006367A true JP2001006367A (ja) | 2001-01-12 |
Family
ID=15961125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11173472A Pending JP2001006367A (ja) | 1999-06-21 | 1999-06-21 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6304507B1 (ja) |
| JP (1) | JP2001006367A (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3101297B2 (ja) * | 1990-03-30 | 2000-10-23 | 株式会社東芝 | 半導体メモリ装置 |
| JP3101298B2 (ja) * | 1990-03-30 | 2000-10-23 | 株式会社東芝 | 半導体メモリ装置 |
| JPH09251782A (ja) | 1996-03-14 | 1997-09-22 | Fujitsu Ltd | 半導体記憶装置 |
| JP4531150B2 (ja) * | 1998-11-09 | 2010-08-25 | Ｏｋｉセミコンダクタ株式会社 | 半導体記憶装置 |
| US6009032A (en) * | 1999-06-04 | 1999-12-28 | Silicon Integrated Systems Corp. | High-speed cell-sensing unit for a semiconductor memory device |
-
1999
- 1999-06-21 JP JP11173472A patent/JP2001006367A/ja active Pending
-
2000
- 2000-06-21 US US09/599,657 patent/US6304507B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6304507B1 (en) | 2001-10-16 |
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