JPS63292256A - デ−タ保持装置 - Google Patents
デ−タ保持装置Info
- Publication number
- JPS63292256A JPS63292256A JP62127504A JP12750487A JPS63292256A JP S63292256 A JPS63292256 A JP S63292256A JP 62127504 A JP62127504 A JP 62127504A JP 12750487 A JP12750487 A JP 12750487A JP S63292256 A JPS63292256 A JP S63292256A
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- signal
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- circuit
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- 238000013500 data storage Methods 0.000 claims abstract description 43
- 238000001514 detection method Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 7
- 238000012790 confirmation Methods 0.000 description 17
- 230000003111 delayed effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000003601 intercostal effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデータ保持装置、特に先行充電方式をとる信号
母線に接続されるデータ保持装置に関する。
母線に接続されるデータ保持装置に関する。
従来の技術
従来、電界効果トランジスタを構成素子とする集積回路
に於ては第３図に示すようなデータ保持装置があった。
に於ては第３図に示すようなデータ保持装置があった。
例えば第４図ｔａ）に示される様に信号母線はクロック
の低信号の期間（先行充電期間）先行充電が行われ、ク
ロックの高信号の期間（データ転送期間）前記信号母線
に接続されているレジスタ等のデータ格納装置または算
術論理演算装置等のデータ処理装置はＦ］ｉ前記信号線
上にデータを送出し、前記データ格納装置あるいはデー
タ処理装置内のデータ保持装置は信号母線上のデータを
格納する。
の低信号の期間（先行充電期間）先行充電が行われ、ク
ロックの高信号の期間（データ転送期間）前記信号母線
に接続されているレジスタ等のデータ格納装置または算
術論理演算装置等のデータ処理装置はＦ］ｉ前記信号線
上にデータを送出し、前記データ格納装置あるいはデー
タ処理装置内のデータ保持装置は信号母線上のデータを
格納する。
前記データ保持回路へのデータの格納はデータ保持回路
２のデータ格納制御信号入力端子２２に第４図ｔｂ＋の
様なデータ格納制御信号を与えることによってデータ転
送期間に行われる。
２のデータ格納制御信号入力端子２２に第４図ｔｂ＋の
様なデータ格納制御信号を与えることによってデータ転
送期間に行われる。
発明が解決しようとする問題点
上述の従来のデータ保持回路ではクロックの高信号の期
間（データ転送期間）にレジスタ等のデ−タ格納装置あ
るいは算術倫理演算装置等のデータ処理装置により信号
母線に与えられた有効なデータが低電位であった場合、
前記データは次のクロックの低電位の期間（先行充電期
間）に破壊される。
間（データ転送期間）にレジスタ等のデ−タ格納装置あ
るいは算術倫理演算装置等のデータ処理装置により信号
母線に与えられた有効なデータが低電位であった場合、
前記データは次のクロックの低電位の期間（先行充電期
間）に破壊される。
従来の回路ではデータ格納制御信号が一第４図（ｂ）の
如く遅延した場合、格納操作が先行充電期間にずれ込む
ため前記破壊された信号母線上のデータがデータ保持回
路に格納されていた。（第４図ｔｄｌ参照） この誤動作を除去するには、データの格納が終了したこ
とを検出する信号を準備し、この検出信号により前記デ
ータ格納操作を終了させる方法がある。
如く遅延した場合、格納操作が先行充電期間にずれ込む
ため前記破壊された信号母線上のデータがデータ保持回
路に格納されていた。（第４図ｔｄｌ参照） この誤動作を除去するには、データの格納が終了したこ
とを検出する信号を準備し、この検出信号により前記デ
ータ格納操作を終了させる方法がある。
本発明はかかる点に鑑みてなされたもので、データの格
納の終了を検出しこれによりデータ格納操作を終了させ
ることによりデータ格納制御信号の遅延にかかわりなく
常に正しいデータがデータ保持回路に格納できることを
保証するデータ保持装置を提供することを目的としてい
る。
納の終了を検出しこれによりデータ格納操作を終了させ
ることによりデータ格納制御信号の遅延にかかわりなく
常に正しいデータがデータ保持回路に格納できることを
保証するデータ保持装置を提供することを目的としてい
る。
問題点を解決するだめの手段
本発明は、先行充電方式をとる複数個の信号母線と、先
行充電方式のデータ確定参照信号線と、前記データ確定
参照信号線に接続されデータ格納開始信号により前記デ
ータ確定参照信号線上のデータの格納を行い書き込み終
了信号を出力する書き込み検出回路と、前記データ格納
開始信号により活性化され前記書き込み終了信号により
非活性化されるデータ格納制御信号を出力するデータ格
納制御回路と、前記信号母線に接続され前記データ格納
制御信号により前記信号母線上のデータを保持するデー
タ保持回路とを有するデータ保持装置である。
行充電方式のデータ確定参照信号線と、前記データ確定
参照信号線に接続されデータ格納開始信号により前記デ
ータ確定参照信号線上のデータの格納を行い書き込み終
了信号を出力する書き込み検出回路と、前記データ格納
開始信号により活性化され前記書き込み終了信号により
非活性化されるデータ格納制御信号を出力するデータ格
納制御回路と、前記信号母線に接続され前記データ格納
制御信号により前記信号母線上のデータを保持するデー
タ保持回路とを有するデータ保持装置である。
作用
データ確定参照信号線に接続された書き込み検出回路は
、データ格納開始信号によりデータ確定参照信号線上の
データを格納する。信号母線に接続されたデータ保持回
路は、前記データ格納開始信号により活性化したデータ
格納制御信号がデータ格納制御回路よシ与えられ信号母
線上のデータを格納する。前記データ確定参照信号線は
データ転送期間において常に低電位のデータが送出され
前記書き込み検出回路には前記低電位のデータが格納さ
れる。書き込みが終了すると前記書き込み検出回路より
データ書き込み終了信号が出力される。１１″ＩＪ記デ
一タ確定参照信号線には語長分存在する複数の信号母線
中最大の容量を持つ信号母線の１０％増程度の容量を持
たせている。このためデータ転送期間中データ確定参照
信号線上のデータは全ての信号母線上のデータが確定し
た後に確定し、まだ前記書き込み検出回路は前記データ
保持回路と同一の遅延特性を持っているため前記データ
書き込み終了信号により全てのデータ保持回路へのデー
タの書き込みが終了したことが検出される。前記書き込
み終了信号は前記データ格納制御回路に入力され活性化
している前記データ格納制御信号を非活性化し前記デー
タ保持回路へのデータの落納を終了させることによりデ
ータの格納操作は先行充電期間にずれ込まず、常に正し
いデータがデータ格納装置に格納される。
、データ格納開始信号によりデータ確定参照信号線上の
データを格納する。信号母線に接続されたデータ保持回
路は、前記データ格納開始信号により活性化したデータ
格納制御信号がデータ格納制御回路よシ与えられ信号母
線上のデータを格納する。前記データ確定参照信号線は
データ転送期間において常に低電位のデータが送出され
前記書き込み検出回路には前記低電位のデータが格納さ
れる。書き込みが終了すると前記書き込み検出回路より
データ書き込み終了信号が出力される。１１″ＩＪ記デ
一タ確定参照信号線には語長分存在する複数の信号母線
中最大の容量を持つ信号母線の１０％増程度の容量を持
たせている。このためデータ転送期間中データ確定参照
信号線上のデータは全ての信号母線上のデータが確定し
た後に確定し、まだ前記書き込み検出回路は前記データ
保持回路と同一の遅延特性を持っているため前記データ
書き込み終了信号により全てのデータ保持回路へのデー
タの書き込みが終了したことが検出される。前記書き込
み終了信号は前記データ格納制御回路に入力され活性化
している前記データ格納制御信号を非活性化し前記デー
タ保持回路へのデータの落納を終了させることによりデ
ータの格納操作は先行充電期間にずれ込まず、常に正し
いデータがデータ格納装置に格納される。
実施例
第１図は本発明のデータ保持装置の一実施例を示すブロ
ック図である。第１図において１はデータ格納制御回路
であってデータ格納制御信号出力端子、書き込み終了信
号入力端子、データ格納開始信号入力端子を有する。２
はデータ確定参照信号線であって駆動用トランジスタＱ
ｄｒ、先行充電用トランジスタＱｒ、書き込み検出回路
３が接続されている。３は書き込み検出回路であって書
き込み終了信号出力端子、データ格納開始信号入力端子
、データ確定参照信号線２データ入力端子を有する。Ｌ
ｏｚｌ、ｎは信号母線ＤＢ（１−ＤＢｎに接続されたデ
ータ保持回路であって出力端子り。−Ｄｎおよびデータ
格納制御信号入力端子を有する。信号母線ＤＯ＃Ｄｎ
には先行充電用トランジスタＱｏ”Ｑｎが接続されてお
り前記Ｑｏ ”Ｑｎ 、Ｑｒは先行充電制御信号入力端
子を有している。Ｃ８〜ｃｎ、ｃｒは容量であり、信号
母線ＤＢｏ＃ ＤＢｎおよびデータ確定参照信号線２の
容量成分を示している。
ック図である。第１図において１はデータ格納制御回路
であってデータ格納制御信号出力端子、書き込み終了信
号入力端子、データ格納開始信号入力端子を有する。２
はデータ確定参照信号線であって駆動用トランジスタＱ
ｄｒ、先行充電用トランジスタＱｒ、書き込み検出回路
３が接続されている。３は書き込み検出回路であって書
き込み終了信号出力端子、データ格納開始信号入力端子
、データ確定参照信号線２データ入力端子を有する。Ｌ
ｏｚｌ、ｎは信号母線ＤＢ（１−ＤＢｎに接続されたデ
ータ保持回路であって出力端子り。−Ｄｎおよびデータ
格納制御信号入力端子を有する。信号母線ＤＯ＃Ｄｎ
には先行充電用トランジスタＱｏ”Ｑｎが接続されてお
り前記Ｑｏ ”Ｑｎ 、Ｑｒは先行充電制御信号入力端
子を有している。Ｃ８〜ｃｎ、ｃｒは容量であり、信号
母線ＤＢｏ＃ ＤＢｎおよびデータ確定参照信号線２の
容量成分を示している。
先行充電肋間において前記先行充電用トランジスタＱエ
（ここで添字１は１−ＯＮｎを示す。）およびＱｒに
与えられた先行充電制御信号により信号母線ＤＢよおよ
びデータ確定参照信号線２はそれぞれ先行充電が行われ
高電位となる。この期間において書き込み検出回路３は
遅延させたデータ格納開始信号により高電位の前記デー
タ確定参照信号線２のデータを書き込むことによりリセ
ット操作を行い、書き込み終了信号を低電位とする。
（ここで添字１は１−ＯＮｎを示す。）およびＱｒに
与えられた先行充電制御信号により信号母線ＤＢよおよ
びデータ確定参照信号線２はそれぞれ先行充電が行われ
高電位となる。この期間において書き込み検出回路３は
遅延させたデータ格納開始信号により高電位の前記デー
タ確定参照信号線２のデータを書き込むことによりリセ
ット操作を行い、書き込み終了信号を低電位とする。
引き続くデータ転送期間において、データ転送開始信号
によりレジスタ等のデータ格納装置あるいは算術論理演
算装置等のデータ処理装置は信号母線ＤＢｉに対しデー
タを送出する。またデータ確定参照信号線２においては
前記データ転送開始信号により駆動用トランジスタＱｄ
ｒはデータ確定参照信号線２の出力を低電位に引き落と
す操作を開始する。前記データ確定参照信号線には信号
母線ＤＢｏ＃ＤＢｎ中最犬の容量を最大信号母線の１０
％増程度の容量を持たせている。このためデータ転送期
間中データ確定参照信号線２上のデータは全ての信号母
線ＤＢｉ上のデータが確定した後に確定し、また前記書
き込み検出回路は自訂記データ保持回路し工と同一の遅
延特性を持っているため１宙記データ書き込み終了信号
により全ての前記データ保持回路Ｌ１へのデータの書き
込みが終了したことが検出される。前記書き込み終了信
号は前記データ格納制御回路１に入力されており活性化
している前記データ格納制御信号を非活性化し、前記デ
ータ保持回路Ｌ工はデータを保持する。
によりレジスタ等のデータ格納装置あるいは算術論理演
算装置等のデータ処理装置は信号母線ＤＢｉに対しデー
タを送出する。またデータ確定参照信号線２においては
前記データ転送開始信号により駆動用トランジスタＱｄ
ｒはデータ確定参照信号線２の出力を低電位に引き落と
す操作を開始する。前記データ確定参照信号線には信号
母線ＤＢｏ＃ＤＢｎ中最犬の容量を最大信号母線の１０
％増程度の容量を持たせている。このためデータ転送期
間中データ確定参照信号線２上のデータは全ての信号母
線ＤＢｉ上のデータが確定した後に確定し、また前記書
き込み検出回路は自訂記データ保持回路し工と同一の遅
延特性を持っているため１宙記データ書き込み終了信号
により全ての前記データ保持回路Ｌ１へのデータの書き
込みが終了したことが検出される。前記書き込み終了信
号は前記データ格納制御回路１に入力されており活性化
している前記データ格納制御信号を非活性化し、前記デ
ータ保持回路Ｌ工はデータを保持する。
発明の効果
以上述べてきたように、本発明によれば極めて簡易な回
路構成で常に正しいデータをデータ保持装置に格納でき
ることから本発明にかかるデータ保持装置は産業上極め
て有用である。
路構成で常に正しいデータをデータ保持装置に格納でき
ることから本発明にかかるデータ保持装置は産業上極め
て有用である。
図は従来のデータ保持装置の要部波形図である。
１・・・・・・データ格納制御回路、２・・・・・・デ
ータ確定参照信号線、３・・・・・・書き込み検出回路
、ＬＤ”Ｌｎ・・・・・データ保持回路、ＤＢ、）−Ｄ
Ｂｎ・・・・先行充電方式をとる信号母線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ２ 図 第３図 第４図
ータ確定参照信号線、３・・・・・・書き込み検出回路
、ＬＤ”Ｌｎ・・・・・データ保持回路、ＤＢ、）−Ｄ
Ｂｎ・・・・先行充電方式をとる信号母線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ２ 図 第３図 第４図
Claims (1)
- 先行充電方式をとる複数個の信号母線と、先行充電方
式のデータ確定参照信号線と、前記データ確定参照信号
線に接続されデータ格納開始信号により前記データ確定
参照信号線上のデータの格納を行い書き込み終了信号を
出力する書き込み検出回路と、前記データ格納開始信号
により活性化され前記書き込み終了信号により非活性化
されるデータ格納制御信号を出力するデータ格納制御回
路と、前記信号母線に接続され前記データ格納制御信号
により前記信号母線上のデータを保持するデータ保持回
路とを有することを特徴とするデータ保持装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62127504A JP2506767B2 (ja) | 1987-05-25 | 1987-05-25 | デ−タ保持装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62127504A JP2506767B2 (ja) | 1987-05-25 | 1987-05-25 | デ−タ保持装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63292256A true JPS63292256A (ja) | 1988-11-29 |
| JP2506767B2 JP2506767B2 (ja) | 1996-06-12 |
Family
ID=14961617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62127504A Expired - Lifetime JP2506767B2 (ja) | 1987-05-25 | 1987-05-25 | デ−タ保持装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2506767B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112001066A (zh) * | 2020-07-30 | 2020-11-27 | 四川大学 | 一种基于深度学习的极限传输容量的计算方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186827A (ja) * | 1982-04-23 | 1983-10-31 | Oki Electric Ind Co Ltd | マイクロプロセツサ |
-
1987
- 1987-05-25 JP JP62127504A patent/JP2506767B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186827A (ja) * | 1982-04-23 | 1983-10-31 | Oki Electric Ind Co Ltd | マイクロプロセツサ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112001066A (zh) * | 2020-07-30 | 2020-11-27 | 四川大学 | 一种基于深度学习的极限传输容量的计算方法 |
| CN112001066B (zh) * | 2020-07-30 | 2022-11-04 | 四川大学 | 一种基于深度学习的极限传输容量的计算方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2506767B2 (ja) | 1996-06-12 |
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