JPH09231765A - 半導体メモリ集積回路装置 - Google Patents
半導体メモリ集積回路装置Info
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- JPH09231765A JPH09231765A JP8036887A JP3688796A JPH09231765A JP H09231765 A JPH09231765 A JP H09231765A JP 8036887 A JP8036887 A JP 8036887A JP 3688796 A JP3688796 A JP 3688796A JP H09231765 A JPH09231765 A JP H09231765A
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】ＰＭＯＳ型のアクセストランジスタを含むメモ
リセル内のラッチ回路の反転しきい値電圧が低い場合で
も、データの書込み，書換えが確実に行えるようにす
る。 【解決手段】メモリセル１内のラッチ回路１１の低電位
側電源電位受電端と接続し、通常の低電位側電源電位Ｇ
ＮＤ供給用の端子Ｔｇ１とは別の端子Ｔｇ２を設ける。
この端子Ｔｇ２に、ワード線ＷＬの選択レベルより所定
のレベルだけ高い電位Ｖｇを供給する。書込み動作時、
アクセストランジスタ（Ｑ１３，Ｑ１４）のしきい値電
圧で記憶ノード（Ｎ１，Ｎ２）電位が低下しなくても、
ラッチ回路１１によってビット線（ＢＬ１，ＢＬ２）の
低レベルデータが検知できるので、データの書込み，書
換えが確実に行える。
リセル内のラッチ回路の反転しきい値電圧が低い場合で
も、データの書込み，書換えが確実に行えるようにす
る。 【解決手段】メモリセル１内のラッチ回路１１の低電位
側電源電位受電端と接続し、通常の低電位側電源電位Ｇ
ＮＤ供給用の端子Ｔｇ１とは別の端子Ｔｇ２を設ける。
この端子Ｔｇ２に、ワード線ＷＬの選択レベルより所定
のレベルだけ高い電位Ｖｇを供給する。書込み動作時、
アクセストランジスタ（Ｑ１３，Ｑ１４）のしきい値電
圧で記憶ノード（Ｎ１，Ｎ２）電位が低下しなくても、
ラッチ回路１１によってビット線（ＢＬ１，ＢＬ２）の
低レベルデータが検知できるので、データの書込み，書
換えが確実に行える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ集積回
路装置に関し、特にフリップフロップ回路等で形成され
たスタティック型のメモリセルを含む半導体メモリ集積
回路装置に関する。
路装置に関し、特にフリップフロップ回路等で形成され
たスタティック型のメモリセルを含む半導体メモリ集積
回路装置に関する。
【０００２】
【従来の技術】従来、半導体メモリ集積回路装置におい
ては、データを記憶，保持するラッチ回路部分を、Ｎチ
ャネルＭＯＳ型（以下ＮＭＯＳ型という）のトランジス
タとその負荷素子とを２組備え、フリップフロップ型と
し、このラッチ回路の信号入出力端とビット線とをＮＭ
ＯＳ型のトランジスタで接続制御する構成のものが一般
的である。しかしながら、ラッチ回路の信号入出力端と
ビット線とを接続制御するアクセストランジスタをＮＭ
ＯＳ型とした場合には、このアクセストランジスタのし
きい値電圧により、読出し動作時のセル電流が小さくな
り動作速度が遅くなる、高レベル側データの書込み速度
が遅くなる、という問題点があり、またこれらの問題点
は低電源電位動作時に著しくなり、この場合、更に動作
マージンが小さくなって双安定状態が保てなくなる、な
どの問題点があり、これらの問題点を解決するために、
アクセストランジスタをＰチャネルＭＯＳ型（以下ＰＭ
ＯＳ型という）とした半導体メモリ集積回路装置が提案
され開示されている（例えば、筆者らによる特願平５−
２００８４７号、特開平４−１６８６９４号公報参
照）。
ては、データを記憶，保持するラッチ回路部分を、Ｎチ
ャネルＭＯＳ型（以下ＮＭＯＳ型という）のトランジス
タとその負荷素子とを２組備え、フリップフロップ型と
し、このラッチ回路の信号入出力端とビット線とをＮＭ
ＯＳ型のトランジスタで接続制御する構成のものが一般
的である。しかしながら、ラッチ回路の信号入出力端と
ビット線とを接続制御するアクセストランジスタをＮＭ
ＯＳ型とした場合には、このアクセストランジスタのし
きい値電圧により、読出し動作時のセル電流が小さくな
り動作速度が遅くなる、高レベル側データの書込み速度
が遅くなる、という問題点があり、またこれらの問題点
は低電源電位動作時に著しくなり、この場合、更に動作
マージンが小さくなって双安定状態が保てなくなる、な
どの問題点があり、これらの問題点を解決するために、
アクセストランジスタをＰチャネルＭＯＳ型（以下ＰＭ
ＯＳ型という）とした半導体メモリ集積回路装置が提案
され開示されている（例えば、筆者らによる特願平５−
２００８４７号、特開平４−１６８６９４号公報参
照）。
【０００３】アクセストランジスタをＰＭＯＳ型とした
従来の半導体メモリ集積回路装置の一例を示す回路図を
図６に示す。
従来の半導体メモリ集積回路装置の一例を示す回路図を
図６に示す。
【０００４】この半導体メモリ集積回路装置は、ＮＭＯ
Ｓ型のトランジスタＱ１１，Ｑ１２及びその負荷素子の
抵抗Ｒ１１，Ｒ１２をフリップフロップ型に形成したラ
ッチ回路１１、並びにソース，ドレインのうちの一方を
それぞれラッチ回路１１の２つの信号入出力端（記憶ノ
ードＮ１，Ｎ２）と対応接続するＰＭＯＳ型のアクセス
トランジスタＱ１３，Ｑ１４を備えたメモリセル１と、
アクセストランジスタＱ１３，Ｑ１４のソース，ドレイ
ンのうちの他方と対応接続するビット線ＢＬ１，ＢＬ２
と、アクセストランジスタＱ１３，Ｑ１４のゲートと接
続しこのアクセストランジスタＱ１３，Ｑ１４の導通，
非導通を制御するワード線ＷＬと、メモリセル１を選択
するときにはワード線ＷＬを所定の電位の選択レベルに
駆動し非選択とするときには所定の電位の非選択レベル
とするワード線ドライバ２と、トランジスタＱ３１〜Ｑ
３３及びインバータＩＶ３１を備えプリチャージ制御信
号ＰＣに従って所定のタイミングでビット線ＢＬ１，Ｂ
Ｌ２を電源電位Ｖｄｄのプリチャージ電位にプリチャー
ジするビット線プリチャージ回路３と、トランジスタＱ
４１，Ｑ４２を備え書込み用データＤｗ１，Ｄｗ２（互
いに相補のレベル関係をもつ）のレベルに従ってビット
線ＢＬ１，ＢＬ２を所定の高電位又は低電位とする書込
み回路４とを有する構成となっている。
Ｓ型のトランジスタＱ１１，Ｑ１２及びその負荷素子の
抵抗Ｒ１１，Ｒ１２をフリップフロップ型に形成したラ
ッチ回路１１、並びにソース，ドレインのうちの一方を
それぞれラッチ回路１１の２つの信号入出力端（記憶ノ
ードＮ１，Ｎ２）と対応接続するＰＭＯＳ型のアクセス
トランジスタＱ１３，Ｑ１４を備えたメモリセル１と、
アクセストランジスタＱ１３，Ｑ１４のソース，ドレイ
ンのうちの他方と対応接続するビット線ＢＬ１，ＢＬ２
と、アクセストランジスタＱ１３，Ｑ１４のゲートと接
続しこのアクセストランジスタＱ１３，Ｑ１４の導通，
非導通を制御するワード線ＷＬと、メモリセル１を選択
するときにはワード線ＷＬを所定の電位の選択レベルに
駆動し非選択とするときには所定の電位の非選択レベル
とするワード線ドライバ２と、トランジスタＱ３１〜Ｑ
３３及びインバータＩＶ３１を備えプリチャージ制御信
号ＰＣに従って所定のタイミングでビット線ＢＬ１，Ｂ
Ｌ２を電源電位Ｖｄｄのプリチャージ電位にプリチャー
ジするビット線プリチャージ回路３と、トランジスタＱ
４１，Ｑ４２を備え書込み用データＤｗ１，Ｄｗ２（互
いに相補のレベル関係をもつ）のレベルに従ってビット
線ＢＬ１，ＢＬ２を所定の高電位又は低電位とする書込
み回路４とを有する構成となっている。
【０００５】次に、この半導体メモリ集積回路装置の動
作について説明する。
作について説明する。
【０００６】読出し動作時には、まず、プリチャージ制
御信号ＰＣを低レベルにしてトランジスタＱ３１〜Ｑ３
３を導通させ、ビット線ＢＬ１，ＢＬ２に電源電位Ｖｄ
ｄを供給してプリチャージすると共にこれらビット線Ｂ
Ｌ１，ＢＬ２の電位をバランスさせる。次に、ワード線
ドライバ２によってワード線ＷＬを接地電位ＧＮＤレベ
ルの選択レベルにすると、アクセストランジスタＱ１
３，Ｑ１４は導通し、メモリセル１の記憶ノードＮ１，
Ｎ２とビット線ＢＬ１，ＢＬ２とが接続され、例えば記
憶ノードＮ１が低レベル（Ｑ１１オン）であるとする
と、トランジスタＱ３１，アクセストランジスタＱ１３
及びメモリセル１１のトランジスタＱ１１を通して電源
電流が流れ（以下、これをセル電流という）、これらト
ランジスタの導通抵抗比によってビット線ＢＬ１は電源
電位Ｖｄｄのプリチャージ電位より低い電位となる。一
方、ビット線ＢＬ２は、トランジスタＱ１２がオフ状態
のため、セル電流は流れず、電源電位Ｖｄｄレベルのプ
リチャージ電位を保つ。
御信号ＰＣを低レベルにしてトランジスタＱ３１〜Ｑ３
３を導通させ、ビット線ＢＬ１，ＢＬ２に電源電位Ｖｄ
ｄを供給してプリチャージすると共にこれらビット線Ｂ
Ｌ１，ＢＬ２の電位をバランスさせる。次に、ワード線
ドライバ２によってワード線ＷＬを接地電位ＧＮＤレベ
ルの選択レベルにすると、アクセストランジスタＱ１
３，Ｑ１４は導通し、メモリセル１の記憶ノードＮ１，
Ｎ２とビット線ＢＬ１，ＢＬ２とが接続され、例えば記
憶ノードＮ１が低レベル（Ｑ１１オン）であるとする
と、トランジスタＱ３１，アクセストランジスタＱ１３
及びメモリセル１１のトランジスタＱ１１を通して電源
電流が流れ（以下、これをセル電流という）、これらト
ランジスタの導通抵抗比によってビット線ＢＬ１は電源
電位Ｖｄｄのプリチャージ電位より低い電位となる。一
方、ビット線ＢＬ２は、トランジスタＱ１２がオフ状態
のため、セル電流は流れず、電源電位Ｖｄｄレベルのプ
リチャージ電位を保つ。
【０００７】このビット線ＢＬ１，ＢＬ２間の電位差を
センス増幅器（図示省略）で検出，増幅し、メモリセル
１の記憶情報を外部に読出すことができる。
センス増幅器（図示省略）で検出，増幅し、メモリセル
１の記憶情報を外部に読出すことができる。
【０００８】この半導体メモリ集積回路装置では、アク
セストランジスタＱ１３，Ｑ１４がＰＭＯＳ型となって
いるので、ゲート・ソース間電圧を電源電位Ｖｄｄと同
一の電圧にすることができ、しかもそのしきい値電圧Ｖ
ｔによる電位伝達のロスがなく、アクセストランジスタ
をＮＭＯＳ型とした場合よりセル電流を大きくとること
ができ、動作速度を速くすることができる。アクセスト
ランジスタがＰＭＯＳ型及びＮＭＯＳ型のときのセル電
流の特性を図７に示す。ここでワード線ドライバ２とし
て、エミッタホロアを出力部に有する回路を仮定してい
る。このように、ＰＭＯＳ型のときには電源電位が低く
なっても、ＮＭＯＳ型に比べ大きなセル電流が得られる
ので、低電源電位動作時でも高速動作が得られる。
セストランジスタＱ１３，Ｑ１４がＰＭＯＳ型となって
いるので、ゲート・ソース間電圧を電源電位Ｖｄｄと同
一の電圧にすることができ、しかもそのしきい値電圧Ｖ
ｔによる電位伝達のロスがなく、アクセストランジスタ
をＮＭＯＳ型とした場合よりセル電流を大きくとること
ができ、動作速度を速くすることができる。アクセスト
ランジスタがＰＭＯＳ型及びＮＭＯＳ型のときのセル電
流の特性を図７に示す。ここでワード線ドライバ２とし
て、エミッタホロアを出力部に有する回路を仮定してい
る。このように、ＰＭＯＳ型のときには電源電位が低く
なっても、ＮＭＯＳ型に比べ大きなセル電流が得られる
ので、低電源電位動作時でも高速動作が得られる。
【０００９】次に、高レベルデータの書込み動作につい
て説明する。初期状態において記憶ノードＮ１が低レベ
ル、記憶ノードＮ２が高レベルであったとし、記憶ノー
ドＮ１に高レベルデータを書込むものとする。
て説明する。初期状態において記憶ノードＮ１が低レベ
ル、記憶ノードＮ２が高レベルであったとし、記憶ノー
ドＮ１に高レベルデータを書込むものとする。
【００１０】ワード線ＷＬを接地電位ＧＮＤレベルの選
択レベルにし、書込み回路４によってビット線ＢＬ１を
電源電位Ｖｄｄレベル、ビット線ＢＬ２を接地電位ＧＮ
Ｄレベルにする。アクセストランジスタＱ１３は導通
し、記憶ノードＮ１は、トランジスタＱ３１及びアクセ
ストランジスタＱ１３を通して電源電位Ｖｄｄ方向に充
電される。このとき、アクセストランジスタＱ１３がＰ
ＭＯＳ型であるので、そのしきい値電圧Ｖｔのロスがな
く、かつソース・ゲート間には電源電位Ｖｄｄと等しい
電圧が印加されるので、記憶ノードＮ１は電源電位Ｖｄ
ｄまですばやく充電される。アクセストランジスタをＮ
ＯＭＳ型とした場合には、記憶ノードＮ１が（Ｖｄｄ−
Ｖｔ）に到達するとアクセストランジスタがカットオフ
となり、その後は高い抵抗値の抵抗Ｒ１１で充電される
ことになるので、電源電位Ｖｄｄに到達するまでの時間
が長くなるが、ＰＭＯＳ型の場合には上述のとおり速く
なる。負荷素子を、図６に示されたように抵抗Ｒ１１，
Ｒ１２で形成したり、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔ
ｒａｎｓｉｓｔｏｒ）で形成した場合には、その抵抗値
が例えば１ＴΩ程度となるのに対し、ＰＭＯＳ型のアク
セストランジスタは数１０ｋΩであるので、アクセスト
ランジスタをＰＭＯＳ型とすることによって、動作速度
を桁違いに速くすることができる。
択レベルにし、書込み回路４によってビット線ＢＬ１を
電源電位Ｖｄｄレベル、ビット線ＢＬ２を接地電位ＧＮ
Ｄレベルにする。アクセストランジスタＱ１３は導通
し、記憶ノードＮ１は、トランジスタＱ３１及びアクセ
ストランジスタＱ１３を通して電源電位Ｖｄｄ方向に充
電される。このとき、アクセストランジスタＱ１３がＰ
ＭＯＳ型であるので、そのしきい値電圧Ｖｔのロスがな
く、かつソース・ゲート間には電源電位Ｖｄｄと等しい
電圧が印加されるので、記憶ノードＮ１は電源電位Ｖｄ
ｄまですばやく充電される。アクセストランジスタをＮ
ＯＭＳ型とした場合には、記憶ノードＮ１が（Ｖｄｄ−
Ｖｔ）に到達するとアクセストランジスタがカットオフ
となり、その後は高い抵抗値の抵抗Ｒ１１で充電される
ことになるので、電源電位Ｖｄｄに到達するまでの時間
が長くなるが、ＰＭＯＳ型の場合には上述のとおり速く
なる。負荷素子を、図６に示されたように抵抗Ｒ１１，
Ｒ１２で形成したり、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔ
ｒａｎｓｉｓｔｏｒ）で形成した場合には、その抵抗値
が例えば１ＴΩ程度となるのに対し、ＰＭＯＳ型のアク
セストランジスタは数１０ｋΩであるので、アクセスト
ランジスタをＰＭＯＳ型とすることによって、動作速度
を桁違いに速くすることができる。
【００１１】特開平２−２１６５４号公報には、負荷素
子及びアクセストランジスタをＰチャネル型のＴＦＴで
同時形成する例が示されている。この場合、その形成工
程が単純化され、チップ面積を小さくすることができる
が、アクセストランジスタをＰチャネル型としてもその
抵抗値が大きいため、書込み動作速度はそれほど速くな
らない。
子及びアクセストランジスタをＰチャネル型のＴＦＴで
同時形成する例が示されている。この場合、その形成工
程が単純化され、チップ面積を小さくすることができる
が、アクセストランジスタをＰチャネル型としてもその
抵抗値が大きいため、書込み動作速度はそれほど速くな
らない。
【００１２】ワード線ＷＬを選択レベル（図６の例では
低レベル），非選択レベル（高レベル）とするワード線
ドライバ２には、ＣＭＯＳ型のインバータや、図８
（Ａ），（Ｂ）に示すような、出力段にエミッタホロア
回路を有するＢｉＮＭＯＳ型，ＮＴＬ（Ｎｏｎ Ｔｈｒ
ｅｓｈｏｌｄ Ｌｏｇｉｃ）型などの回路が使用され
る。
低レベル），非選択レベル（高レベル）とするワード線
ドライバ２には、ＣＭＯＳ型のインバータや、図８
（Ａ），（Ｂ）に示すような、出力段にエミッタホロア
回路を有するＢｉＮＭＯＳ型，ＮＴＬ（Ｎｏｎ Ｔｈｒ
ｅｓｈｏｌｄ Ｌｏｇｉｃ）型などの回路が使用され
る。
【００１３】出力段にエミッタホロア回路を有するワー
ド線ドライバでは、ワード線ＷＬの高レベル（非選択レ
ベル）は（Ｖｄｄ−Ｖｂｅ）となり（Ｖｂｅは出力段の
バイポーラトランジスタのベース・エミッタ間電圧）、
低レベル（選択レベル）は接地電位ＧＮＤ（＝０Ｖ）と
なる。従ってアクセストランジスタにＰＭＯＳ型を使用
した場合には、前述の高速読出し、高レベルデータの高
速書込みは保てるが、高レベル（非選択レベル）が（Ｖ
ｄｄ−Ｖｂｅ）となるため、アクセストランジスタ（Ｐ
ＭＯＳ型）のしきい値電圧によっては、これを完全にカ
ットオフすることができず、メモリセル１のオン側のＮ
ＭＯＳ型のトランジスタ（Ｑ１１，Ｑ１２）を通してリ
ーク電流が流れることがあり、同一ビット線と接続する
メモリセルの数が多くなると、その非選択状態のメモリ
セルのリーク電流が選択状態のメモリセルのセル電流に
比べて無視できなくなり、誤動作を引き起すことにな
る。従って、同一ビット線と接続するメモリセルの数を
少なくしたり、アクセストランジスタのしきい値電圧を
大きくする、等の処置が必要となる。
ド線ドライバでは、ワード線ＷＬの高レベル（非選択レ
ベル）は（Ｖｄｄ−Ｖｂｅ）となり（Ｖｂｅは出力段の
バイポーラトランジスタのベース・エミッタ間電圧）、
低レベル（選択レベル）は接地電位ＧＮＤ（＝０Ｖ）と
なる。従ってアクセストランジスタにＰＭＯＳ型を使用
した場合には、前述の高速読出し、高レベルデータの高
速書込みは保てるが、高レベル（非選択レベル）が（Ｖ
ｄｄ−Ｖｂｅ）となるため、アクセストランジスタ（Ｐ
ＭＯＳ型）のしきい値電圧によっては、これを完全にカ
ットオフすることができず、メモリセル１のオン側のＮ
ＭＯＳ型のトランジスタ（Ｑ１１，Ｑ１２）を通してリ
ーク電流が流れることがあり、同一ビット線と接続する
メモリセルの数が多くなると、その非選択状態のメモリ
セルのリーク電流が選択状態のメモリセルのセル電流に
比べて無視できなくなり、誤動作を引き起すことにな
る。従って、同一ビット線と接続するメモリセルの数を
少なくしたり、アクセストランジスタのしきい値電圧を
大きくする、等の処置が必要となる。
【００１４】
【発明が解決しようとする課題】上述した従来の半導体
メモリ集積回路装置は、アクセストランジスタＱ１３，
Ｑ１４に通常の（ＴＦＴ型でなくバルク層に形成した）
ＰＭＯＳ型を使用しているので、読出し動作を高速化す
ることができ、また、高レベルデータの書込み速度を速
くすることができるが、高レベルデータが記憶されてい
たメモリセル１の記憶ノード（例えばＮ１）に低レベル
データを書込む場合、書込み回路４によってビット線
（ＢＬ１）を、ワード線ドライバ２によってワード線Ｗ
Ｌを、それぞれ接地電位ＧＮＤ（＝０Ｖ）にして行うた
め（ＢＬ２はプリチャージ電位のまま）、アクセストラ
ンジスタ（Ｑ１３）によって引き下げられる記憶ノード
（Ｎ１）の電位は、このアクセストランジスタ（Ｑ１
３）のしきい値電圧分だけ接地電位ＧＮＤより高い電位
までであり、この電位が、ラッチ回路１１の反転しきい
値電圧より高いとデータの書込み（書換え）ができない
という問題点がある。この問題は、ラッチ回路１１の負
荷素子として、高抵抗の抵抗（Ｒ１１，Ｒ１２）を使用
した場合や、ＴＦＴを使用した場合、その反転しきい値
電圧は０．１Ｖ程度となるので、０．６Ｖ程度のしきい
値電圧をもつ通常のＰＭＯＳ型をアクセストランジスタ
とした場合には事実上、データの書込み（書換え）は不
可能となる。また、ＣＭＯＳ型のインバータを２つ組合
せてラッチ回路を形成した場合には、データの書込み，
書換えができないという問題点はないが、書込み動作時
のノイズマージンが十分とれないという問題点がある。
メモリ集積回路装置は、アクセストランジスタＱ１３，
Ｑ１４に通常の（ＴＦＴ型でなくバルク層に形成した）
ＰＭＯＳ型を使用しているので、読出し動作を高速化す
ることができ、また、高レベルデータの書込み速度を速
くすることができるが、高レベルデータが記憶されてい
たメモリセル１の記憶ノード（例えばＮ１）に低レベル
データを書込む場合、書込み回路４によってビット線
（ＢＬ１）を、ワード線ドライバ２によってワード線Ｗ
Ｌを、それぞれ接地電位ＧＮＤ（＝０Ｖ）にして行うた
め（ＢＬ２はプリチャージ電位のまま）、アクセストラ
ンジスタ（Ｑ１３）によって引き下げられる記憶ノード
（Ｎ１）の電位は、このアクセストランジスタ（Ｑ１
３）のしきい値電圧分だけ接地電位ＧＮＤより高い電位
までであり、この電位が、ラッチ回路１１の反転しきい
値電圧より高いとデータの書込み（書換え）ができない
という問題点がある。この問題は、ラッチ回路１１の負
荷素子として、高抵抗の抵抗（Ｒ１１，Ｒ１２）を使用
した場合や、ＴＦＴを使用した場合、その反転しきい値
電圧は０．１Ｖ程度となるので、０．６Ｖ程度のしきい
値電圧をもつ通常のＰＭＯＳ型をアクセストランジスタ
とした場合には事実上、データの書込み（書換え）は不
可能となる。また、ＣＭＯＳ型のインバータを２つ組合
せてラッチ回路を形成した場合には、データの書込み，
書換えができないという問題点はないが、書込み動作時
のノイズマージンが十分とれないという問題点がある。
【００１５】また、ワード線ドライバ２として、その出
力段にエミッタホロア回路を使用すると、ワード線ＷＬ
の非選択レベルが、ビット線ＢＬ１，ＢＬ２のプリチャ
ージ電位である電源電位Ｖｄｄに対しバイポーラトラン
ジスタのベース・エミッタ間電圧Ｖｂｅだけ低い電位と
なるので、アクセストランジスタＱ１３，Ｑ１４が完全
にカットオフしなくなり、ビット線にリーク電流が流れ
て誤動作が発生するという問題点があり、この問題点を
解決するためにアクセストランジスタのしきい値電圧を
大きくすると前述のデータ書込みができないという問題
点が益々助長され、また同一ビット線と接続するメモリ
セルの数を少なくする、等の制約が生じる。
力段にエミッタホロア回路を使用すると、ワード線ＷＬ
の非選択レベルが、ビット線ＢＬ１，ＢＬ２のプリチャ
ージ電位である電源電位Ｖｄｄに対しバイポーラトラン
ジスタのベース・エミッタ間電圧Ｖｂｅだけ低い電位と
なるので、アクセストランジスタＱ１３，Ｑ１４が完全
にカットオフしなくなり、ビット線にリーク電流が流れ
て誤動作が発生するという問題点があり、この問題点を
解決するためにアクセストランジスタのしきい値電圧を
大きくすると前述のデータ書込みができないという問題
点が益々助長され、また同一ビット線と接続するメモリ
セルの数を少なくする、等の制約が生じる。
【００１６】本発明の第１の目的は、ラッチ回路の反転
しきい値電圧が低い場合でも、ＰＭＯＳ型のアクセスト
ランジスタの長所を保ちながらデータの書込み，書換え
を確実に行うことができ、またラッチ回路ＣＭＯＳ型と
したときの書込み動作時のノイズマージンを大きくする
ことができる半導体メモリ集積回路装置を提供すること
にあり、第２の目的は、ワード線非選択レベルが電源電
位より低い場合でも、アクセストランジスタのしきい値
電圧を高くすることなく、また同一ビット線と接続する
メモリセルの数を少なくすることなく誤動作が発生する
のを防止することができる半導体メモリ集積回路装置を
提供することがわかる。
しきい値電圧が低い場合でも、ＰＭＯＳ型のアクセスト
ランジスタの長所を保ちながらデータの書込み，書換え
を確実に行うことができ、またラッチ回路ＣＭＯＳ型と
したときの書込み動作時のノイズマージンを大きくする
ことができる半導体メモリ集積回路装置を提供すること
にあり、第２の目的は、ワード線非選択レベルが電源電
位より低い場合でも、アクセストランジスタのしきい値
電圧を高くすることなく、また同一ビット線と接続する
メモリセルの数を少なくすることなく誤動作が発生する
のを防止することができる半導体メモリ集積回路装置を
提供することがわかる。
【００１７】
【課題を解決するための手段】第１の発明の半導体メモ
リの集積回路装置は、ＮＭＯＳ型のトランジスタ及びそ
の負荷素子を２組含むフリップフロップ型のラッチ回
路、並びにソース，ドレインのうちの一方を前記ラッチ
回路の信号入出力端と接続するＰＭＯＳ型のアクセスト
ランジスタを備えたメモリセルと、前記アクセストラン
ジスタのソース，ドレインのうちの他方と接続するビッ
ト線と、前記アクセストランジスタのゲートと接続し選
択レベルのときこのアクセストランジスタを導通状態と
するワード線と、書込み動作時、前記ビット線を書込み
用データのレベルと対応して低電位及び高電位のうちの
一方とする書込み回路と、前記メモリセルの低電位側電
源電位受電端に前記ワード線の選択レベルより所定のレ
ベルだけ高い電位を供給する低電位側電源電位供給手段
とを有している。
リの集積回路装置は、ＮＭＯＳ型のトランジスタ及びそ
の負荷素子を２組含むフリップフロップ型のラッチ回
路、並びにソース，ドレインのうちの一方を前記ラッチ
回路の信号入出力端と接続するＰＭＯＳ型のアクセスト
ランジスタを備えたメモリセルと、前記アクセストラン
ジスタのソース，ドレインのうちの他方と接続するビッ
ト線と、前記アクセストランジスタのゲートと接続し選
択レベルのときこのアクセストランジスタを導通状態と
するワード線と、書込み動作時、前記ビット線を書込み
用データのレベルと対応して低電位及び高電位のうちの
一方とする書込み回路と、前記メモリセルの低電位側電
源電位受電端に前記ワード線の選択レベルより所定のレ
ベルだけ高い電位を供給する低電位側電源電位供給手段
とを有している。
【００１８】また、低電位側電源電位供給手段を、メモ
リセル以外でかつ書込み回路を含む内部回路に通常の低
電位側電源電位を供給する通常の低電位側電源電位供給
端子とは別に設けられ、ワード線の選択レベルより所定
のレベルだけ高い電位を受けてメモリセルに供給するメ
モリセル用の低電位側電源電位供給端子を含む回路とし
て構成される。
リセル以外でかつ書込み回路を含む内部回路に通常の低
電位側電源電位を供給する通常の低電位側電源電位供給
端子とは別に設けられ、ワード線の選択レベルより所定
のレベルだけ高い電位を受けてメモリセルに供給するメ
モリセル用の低電位側電源電位供給端子を含む回路とし
て構成される。
【００１９】また、低電位側電源電位供給手段を、メモ
リセル以外でかつ書込み回路を含む回路に供給する通常
の低電位側電源電位を所定のレベルだけ高い電位として
メモリセルに供給する低電位側電源回路とし、低電位側
電源回路を、ダイオード素子を備え、このダイオード素
子の順方向電圧により所定のレベルだけ高い電位を得る
回路として構成される。
リセル以外でかつ書込み回路を含む回路に供給する通常
の低電位側電源電位を所定のレベルだけ高い電位として
メモリセルに供給する低電位側電源回路とし、低電位側
電源回路を、ダイオード素子を備え、このダイオード素
子の順方向電圧により所定のレベルだけ高い電位を得る
回路として構成される。
【００２０】また、アクセストランジスタを、バルク層
に形成された通常のＰＭＯＳ型のトランジスタとして構
成される。
に形成された通常のＰＭＯＳ型のトランジスタとして構
成される。
【００２１】第２の発明の半導体メモリ集積回路装置
は、ＮＭＯＳ型のトランジスタ及びその負荷素子を２組
含むフリップフロップ型のラッチ回路、並びにソース，
ドレインのうちの一方を前記ラッチ回路の信号入出力端
と接続するＰＭＯＳ型のアクセストランジスタを備え高
電位側電源電位を受けて動作するメモリセルと、前記ア
クセストランジスタのソース，ドレインのうちの他方と
接続するビット線と、前記アクセストランジスタのゲー
トと接続するワード線と、前記メモリセルを選択すると
きには前記ワード線を所定の電位の選択レベルにし非選
択とするときには前記ワード線を前記高電位側電源電位
より所定のレベルだけ低い電位の非選択レベルにするワ
ード線ドライバと、所定のタイミングで前記ビット線を
前記高電位側電源電位より低いプリチャージ電位にプリ
チャージするビット線プリチャージ回路及びプリチャー
ジ電位設定手段とを有している。
は、ＮＭＯＳ型のトランジスタ及びその負荷素子を２組
含むフリップフロップ型のラッチ回路、並びにソース，
ドレインのうちの一方を前記ラッチ回路の信号入出力端
と接続するＰＭＯＳ型のアクセストランジスタを備え高
電位側電源電位を受けて動作するメモリセルと、前記ア
クセストランジスタのソース，ドレインのうちの他方と
接続するビット線と、前記アクセストランジスタのゲー
トと接続するワード線と、前記メモリセルを選択すると
きには前記ワード線を所定の電位の選択レベルにし非選
択とするときには前記ワード線を前記高電位側電源電位
より所定のレベルだけ低い電位の非選択レベルにするワ
ード線ドライバと、所定のタイミングで前記ビット線を
前記高電位側電源電位より低いプリチャージ電位にプリ
チャージするビット線プリチャージ回路及びプリチャー
ジ電位設定手段とを有している。
【００２２】またプリチャージ電位設定手段を、メモリ
セル及びワード線ドライバを含む内部回路に高電位側電
源電位を供給する高電位側電源電位供給端子とは別に設
けられ、前記高電位側電源電位より低い電位のプリチャ
ージ用電位を受けてビット線プリチャージ回路に供給す
るプリチャージ用電位供給端子を含む構成とし、前記ビ
ット線プリチャージ回路を、前記プリチャージ用電位を
受けてビット線をこのプリチャージ用電位と等しい電位
にプリチャージする回路として構成される。
セル及びワード線ドライバを含む内部回路に高電位側電
源電位を供給する高電位側電源電位供給端子とは別に設
けられ、前記高電位側電源電位より低い電位のプリチャ
ージ用電位を受けてビット線プリチャージ回路に供給す
るプリチャージ用電位供給端子を含む構成とし、前記ビ
ット線プリチャージ回路を、前記プリチャージ用電位を
受けてビット線をこのプリチャージ用電位と等しい電位
にプリチャージする回路として構成される。
【００２３】また、プリチャージ電位設定手段を、高電
位側電源電位を所定の電位だけ低下させてプリチャージ
電位を発生するプリチャージ用電位発生回路を含む回路
とし、ビット線プリチャージ回路を、ビット線に所定の
タイミングで前記プリチャージ電位を伝達する回路と
し、プリチャージ用電位発生回路を、ダイオード素子を
備え、このダイオード素子の電圧降下により高電位側電
源電位より所定の電位だけ低いプリチャージ電位を得る
回路として構成される。
位側電源電位を所定の電位だけ低下させてプリチャージ
電位を発生するプリチャージ用電位発生回路を含む回路
とし、ビット線プリチャージ回路を、ビット線に所定の
タイミングで前記プリチャージ電位を伝達する回路と
し、プリチャージ用電位発生回路を、ダイオード素子を
備え、このダイオード素子の電圧降下により高電位側電
源電位より所定の電位だけ低いプリチャージ電位を得る
回路として構成される。
【００２４】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００２５】図１は本発明の第１の実施の形態を示す回
路図である。
路図である。
【００２６】この第１の実施の形態が図６に示された従
来の半導体メモリ集積回路装置（以下、従来例という）
と相違する点は、従来例では、そのメモリセル１内のラ
ッチ回路１１の低電位側電源電位受電端（トランジスタ
Ｑ１１，Ｑ１２のソース）が直接、接地電位ＧＮＤ点に
接続されているのに対し、この第１の実施の形態では、
メモリセル１以外でかつワード線ドライバ２及び書込み
回路４を含む内部回路に接地電位ＧＮＤの低電位側電源
電位を供給する端子Ｔｇ１とは別に端子Ｔｇ２を設け、
この端子Ｔｇ２を通してラッチ回路１１の低電位側電源
電位受電端に、ワード線ＷＬの選択レベル（接地電位Ｇ
ＮＤ）より所定のレベルだけ高い電位Ｖｇを供給するよ
うにした点である。
来の半導体メモリ集積回路装置（以下、従来例という）
と相違する点は、従来例では、そのメモリセル１内のラ
ッチ回路１１の低電位側電源電位受電端（トランジスタ
Ｑ１１，Ｑ１２のソース）が直接、接地電位ＧＮＤ点に
接続されているのに対し、この第１の実施の形態では、
メモリセル１以外でかつワード線ドライバ２及び書込み
回路４を含む内部回路に接地電位ＧＮＤの低電位側電源
電位を供給する端子Ｔｇ１とは別に端子Ｔｇ２を設け、
この端子Ｔｇ２を通してラッチ回路１１の低電位側電源
電位受電端に、ワード線ＷＬの選択レベル（接地電位Ｇ
ＮＤ）より所定のレベルだけ高い電位Ｖｇを供給するよ
うにした点である。
【００２７】すなわち、ラッチ回路１１の低電位側電源
電位受電端の電位が接地電位ＧＮＤ（＝０Ｖ）でなく、
Ｖｇ（＞０）となっている点以外は、従来例を同様であ
る。
電位受電端の電位が接地電位ＧＮＤ（＝０Ｖ）でなく、
Ｖｇ（＞０）となっている点以外は、従来例を同様であ
る。
【００２８】次に、この第１の実施の形態の書込み（書
換え）動作について説明する。
換え）動作について説明する。
【００２９】書込み動作前、メモリセル１の記憶ノード
Ｎ１には高レベル、Ｎ２には低レベルのデータが記憶さ
れているものとし、この記憶データのレベルを反転し、
記憶ノードＮ１には低レベル、Ｎ２には高レベルのデー
タを書込むものとする。
Ｎ１には高レベル、Ｎ２には低レベルのデータが記憶さ
れているものとし、この記憶データのレベルを反転し、
記憶ノードＮ１には低レベル、Ｎ２には高レベルのデー
タを書込むものとする。
【００３０】まず、ワード線ドライバ２によってワード
線ＷＬを接地電位ＧＮＤの選択レベルにし、書込み回路
４のトランジスタＱ４１をオン、Ｑ４２をオフにしてビ
ット線ＢＬ１を接地電位ＧＮＤ方向に駆動し、ＢＬ２は
電源電位Ｖｄｄのプリチャージ電位のままとする。
線ＷＬを接地電位ＧＮＤの選択レベルにし、書込み回路
４のトランジスタＱ４１をオン、Ｑ４２をオフにしてビ
ット線ＢＬ１を接地電位ＧＮＤ方向に駆動し、ＢＬ２は
電源電位Ｖｄｄのプリチャージ電位のままとする。
【００３１】アクセストランジスタＱ１３，Ｑ１４は導
通し、記憶ノードＮ２は電源電位Ｖｄｄまですばやく充
電され、ビット線ＢＬ１の電位がトランジスタＱ４１に
よって接地電位ＧＮＤ方向に下降するので、記憶ノード
Ｎ１の電位も下降する。このとき、アクセストランジス
タＱ１３によって記憶ノードＮ１が下降し得る最低電位
は、ワード線ＷＬの接地電位ＧＮＤに対し、アクセスト
ランジスタＱ１３のしきい値電圧分（Ｖｔ）だけ高い電
圧、例えば０．６Ｖ程度である。この第１の実施の形態
では、メモリセル１のラッチ回路１１の低電位側電源電
位受電端に、端子Ｔｇ２から接地電位ＧＮＤ（＝０Ｖ）
より高い電位Ｖｇが供給されており、この電位Ｖｇをア
クセストランジスタＱ１３，Ｑ１４のしきい値電圧Ｖｔ
と等しいかそれより高くしておくことにより、記憶ノー
ドＮ１がアクセストランジスタＱ１３によってそのしき
い値電圧Ｖｔ（０．６Ｖ）までしか下降しないとして
も、この記憶ノードＮ１の電位はラッチ回路１１の低電
位側電源電位受電端の電位以下となり、ラッチ回路１１
の反転しきい値電圧が、例えば０．１Ｖという小さい値
であってもラッチ回路１１によってビット線ＢＬ１の低
レベルデータが検知でき、確実に記憶ノードＮ１を低レ
ベル、Ｎ２を高レベルに書換えることができる。
通し、記憶ノードＮ２は電源電位Ｖｄｄまですばやく充
電され、ビット線ＢＬ１の電位がトランジスタＱ４１に
よって接地電位ＧＮＤ方向に下降するので、記憶ノード
Ｎ１の電位も下降する。このとき、アクセストランジス
タＱ１３によって記憶ノードＮ１が下降し得る最低電位
は、ワード線ＷＬの接地電位ＧＮＤに対し、アクセスト
ランジスタＱ１３のしきい値電圧分（Ｖｔ）だけ高い電
圧、例えば０．６Ｖ程度である。この第１の実施の形態
では、メモリセル１のラッチ回路１１の低電位側電源電
位受電端に、端子Ｔｇ２から接地電位ＧＮＤ（＝０Ｖ）
より高い電位Ｖｇが供給されており、この電位Ｖｇをア
クセストランジスタＱ１３，Ｑ１４のしきい値電圧Ｖｔ
と等しいかそれより高くしておくことにより、記憶ノー
ドＮ１がアクセストランジスタＱ１３によってそのしき
い値電圧Ｖｔ（０．６Ｖ）までしか下降しないとして
も、この記憶ノードＮ１の電位はラッチ回路１１の低電
位側電源電位受電端の電位以下となり、ラッチ回路１１
の反転しきい値電圧が、例えば０．１Ｖという小さい値
であってもラッチ回路１１によってビット線ＢＬ１の低
レベルデータが検知でき、確実に記憶ノードＮ１を低レ
ベル、Ｎ２を高レベルに書換えることができる。
【００３２】このように、ラッチ回路１１の低電位側電
源電位受電端の電位を接地電位ＧＮＤより高い電位Ｖｇ
としても、低レベルであった記憶ノードＮ２の高レベル
への書換えは、アクセストランジスタＱ１４のゲート・
ソース間に電源電位Ｖｄｄと同一の電圧が印加されるの
で、しきい値電圧による電位伝達のロスやゲート・ソー
ス間電圧の低下がなく、すばやく電源電位Ｖｄｄまで充
電され、高レベルデータの高速書込みを保つことができ
る。また、読出し動作時、アクセストランジスタＱ１
３，Ｑ１４のゲート・ソース間電圧は、ラッチ回路１１
の低電位側電源電位受電端が接地電位ＧＮＤの場合と変
らず、またしきい値電圧による電位伝達のロスもないの
で、セル電流（Ｉｃ）の低下は、図２に示すように極め
てわずかであり、動作速度の低下は無視できる程度であ
る。また、ラッチ回路をＣＭＯＳ型とした場合には、ア
クセストランジスタＱ１３，Ｑ１４によって取り得る記
憶ノードＮ１，Ｎ２の最低電位に対するラッチ回路の反
転しきい値電圧を十分高くすることができるので、ノイ
ズマージンを大きくすることができる。
源電位受電端の電位を接地電位ＧＮＤより高い電位Ｖｇ
としても、低レベルであった記憶ノードＮ２の高レベル
への書換えは、アクセストランジスタＱ１４のゲート・
ソース間に電源電位Ｖｄｄと同一の電圧が印加されるの
で、しきい値電圧による電位伝達のロスやゲート・ソー
ス間電圧の低下がなく、すばやく電源電位Ｖｄｄまで充
電され、高レベルデータの高速書込みを保つことができ
る。また、読出し動作時、アクセストランジスタＱ１
３，Ｑ１４のゲート・ソース間電圧は、ラッチ回路１１
の低電位側電源電位受電端が接地電位ＧＮＤの場合と変
らず、またしきい値電圧による電位伝達のロスもないの
で、セル電流（Ｉｃ）の低下は、図２に示すように極め
てわずかであり、動作速度の低下は無視できる程度であ
る。また、ラッチ回路をＣＭＯＳ型とした場合には、ア
クセストランジスタＱ１３，Ｑ１４によって取り得る記
憶ノードＮ１，Ｎ２の最低電位に対するラッチ回路の反
転しきい値電圧を十分高くすることができるので、ノイ
ズマージンを大きくすることができる。
【００３３】なお、アクセストランジスタＱ１３，Ｑ１
４は、高速動作を得るためにはバルク層に形成された通
常のＰＭＯＳ型とする必要がある。同じＰＭＯＳ型であ
ってもＴＦＴでは導通抵抗が桁違いに大きいので、高速
動作を得ることができない。
４は、高速動作を得るためにはバルク層に形成された通
常のＰＭＯＳ型とする必要がある。同じＰＭＯＳ型であ
ってもＴＦＴでは導通抵抗が桁違いに大きいので、高速
動作を得ることができない。
【００３４】図３は本発明の第２の実施の形態を示す回
路図である。
路図である。
【００３５】図１に示された第１の実施の形態では、ラ
ッチ回路１１の低電位側電源電位受電端への電位Ｖｇ
を、通常の低電位側電源電位（ＧＮＤ＝０Ｖ）供給用の
端子ＧＴｇ１とは別の端子Ｔｇ２から供給するようにな
っているが、この第２の実施の形態では、ラッチ回路１
１の低電位側電源電位受電端と端子Ｔｇ１との間に接続
されたダイオードＤ５１を備え、このダイオードＤ５１
の順方向電圧によって電位Ｖｇを発生する低電位側電源
回路５を設け、この低電位側電源回路５から供給するよ
うになっている。
ッチ回路１１の低電位側電源電位受電端への電位Ｖｇ
を、通常の低電位側電源電位（ＧＮＤ＝０Ｖ）供給用の
端子ＧＴｇ１とは別の端子Ｔｇ２から供給するようにな
っているが、この第２の実施の形態では、ラッチ回路１
１の低電位側電源電位受電端と端子Ｔｇ１との間に接続
されたダイオードＤ５１を備え、このダイオードＤ５１
の順方向電圧によって電位Ｖｇを発生する低電位側電源
回路５を設け、この低電位側電源回路５から供給するよ
うになっている。
【００３６】この第２の実施の形態には、第１の実施の
形態と同様の効果があるほか、端子の数を低減すると共
に、受電する低電位側電源電位の種類を少なくすること
ができるという利点がある。
形態と同様の効果があるほか、端子の数を低減すると共
に、受電する低電位側電源電位の種類を少なくすること
ができるという利点がある。
【００３７】図４は本発明の第３の実施の形態を示す回
路図である。
路図である。
【００３８】この第３の実施の形態が図６及び図８
（Ａ），（Ｂ）に示された従来の半導体メモリ集積回路
装置（従来例）と相違する点は、従来例では、ビット線
プリチャージ回路３に供給するプリチャージ用電源電位
を、メモリセル１及びワード線ドライバ２を含む内部回
路への高電位側の電源電位Ｖｄｄと同一とし、この電源
電位Ｖｄｄをビット線ＢＬ１，ＢＬ２に伝達してこれら
ビット線をプリチャージするようになっているのに対
し、この第３の実施の形態では、メモリセル１及びワー
ド線ドライバ２を含む内部回路に高電位側の電源電位Ｖ
ｄｄを供給する端子Ｔｐ１とは別に設けられた端子Ｔｐ
２を備え、この端子Ｔｐ２を通して、電源電位Ｖｄｄよ
り所定のレベルだけ低いプリチャージ用電位Ｖｐをビッ
ト線プリチャージ回路３に供給するプリチャージ電位設
定手段を設け、ビット線プリチャージ回路３によって、
ビット線ＢＬ１，ＢＬ２をプリチャージ用電位Ｖｐと同
電位にプリチャージするようにした点である。
（Ａ），（Ｂ）に示された従来の半導体メモリ集積回路
装置（従来例）と相違する点は、従来例では、ビット線
プリチャージ回路３に供給するプリチャージ用電源電位
を、メモリセル１及びワード線ドライバ２を含む内部回
路への高電位側の電源電位Ｖｄｄと同一とし、この電源
電位Ｖｄｄをビット線ＢＬ１，ＢＬ２に伝達してこれら
ビット線をプリチャージするようになっているのに対
し、この第３の実施の形態では、メモリセル１及びワー
ド線ドライバ２を含む内部回路に高電位側の電源電位Ｖ
ｄｄを供給する端子Ｔｐ１とは別に設けられた端子Ｔｐ
２を備え、この端子Ｔｐ２を通して、電源電位Ｖｄｄよ
り所定のレベルだけ低いプリチャージ用電位Ｖｐをビッ
ト線プリチャージ回路３に供給するプリチャージ電位設
定手段を設け、ビット線プリチャージ回路３によって、
ビット線ＢＬ１，ＢＬ２をプリチャージ用電位Ｖｐと同
電位にプリチャージするようにした点である。
【００３９】ワード線ドライバ２が、図８（Ａ），
（Ｂ）に示されたように、出力段にエミッタホロア回路
を有する場合、ワード線ＷＬの非選択レベルは、出力段
のバイポーラトランジスタのベース・エミッタ間電圧を
Ｖｂｅとすると、（Ｖｄｄ−Ｖｂｅ）となる。このワー
ド線の非選択レベルと、ビット線ＢＬ１，ＢＬ２のプリ
チャージ電位（Ｖｐ）及びアクセストランジスタＱ１
３，Ｑ１４のしきい値電圧Ｖとの関係を、 Ｖｐ−（Ｖｄｄ−Ｖｂｅ）＜Ｖｔ となるようにプリチャージ電位（Ｖｐ）を設定すれば、
メモリセルの非選択時にアクセルトランジスタＱ１３，
Ｑ１４はカットオフ状態となり、リーク電流が流れるの
を防止することができる。
（Ｂ）に示されたように、出力段にエミッタホロア回路
を有する場合、ワード線ＷＬの非選択レベルは、出力段
のバイポーラトランジスタのベース・エミッタ間電圧を
Ｖｂｅとすると、（Ｖｄｄ−Ｖｂｅ）となる。このワー
ド線の非選択レベルと、ビット線ＢＬ１，ＢＬ２のプリ
チャージ電位（Ｖｐ）及びアクセストランジスタＱ１
３，Ｑ１４のしきい値電圧Ｖとの関係を、 Ｖｐ−（Ｖｄｄ−Ｖｂｅ）＜Ｖｔ となるようにプリチャージ電位（Ｖｐ）を設定すれば、
メモリセルの非選択時にアクセルトランジスタＱ１３，
Ｑ１４はカットオフ状態となり、リーク電流が流れるの
を防止することができる。
【００４０】例えば、Ｖｂｅを０．７Ｖ、Ｖｔを０．６
Ｖとすると、Ｖｐは、 Ｖｐ＜Ｖｄｄ−０．７＋０．６＝Ｖｄｄ−０．１ となり、例えば、Ｖｐ＝Ｖｄｄ−０．３（Ｖ）とすれ
ば、アクセストランジスタＱ１３，Ｑ１４を完全にカッ
トオフすることができる。従って、アクセストランジス
タＱ１３，Ｑ１４のしきい値電圧を高くしなくても、ま
た、同一ビット線と接続するメモリセルの数を少なくし
なくても、リーク電流に起因する誤動作を防止すること
ができる。
Ｖとすると、Ｖｐは、 Ｖｐ＜Ｖｄｄ−０．７＋０．６＝Ｖｄｄ−０．１ となり、例えば、Ｖｐ＝Ｖｄｄ−０．３（Ｖ）とすれ
ば、アクセストランジスタＱ１３，Ｑ１４を完全にカッ
トオフすることができる。従って、アクセストランジス
タＱ１３，Ｑ１４のしきい値電圧を高くしなくても、ま
た、同一ビット線と接続するメモリセルの数を少なくし
なくても、リーク電流に起因する誤動作を防止すること
ができる。
【００４１】この第３の実施の形態では、ビット線ＢＬ
１，ＢＬ２のプリチャージ電位（Ｖｐ）が高電位側の電
源電位Ｖｄｄまでは上昇しないので、高レベルデータの
書込み動作速度及び読出し動作時のセル電流に多少影響
するが、プリチャージ電位（Ｖｐ）と電源電位Ｖｄｄと
の差は極めてわずかであるので、その影響は極めて少な
い。
１，ＢＬ２のプリチャージ電位（Ｖｐ）が高電位側の電
源電位Ｖｄｄまでは上昇しないので、高レベルデータの
書込み動作速度及び読出し動作時のセル電流に多少影響
するが、プリチャージ電位（Ｖｐ）と電源電位Ｖｄｄと
の差は極めてわずかであるので、その影響は極めて少な
い。
【００４２】図５は本発明の第４の実施の形態を示す回
路図である。
路図である。
【００４３】図４の第３の実施の形態では、プリチャー
ジ電位設定手段を、通常の高電位側の電源電位Ｖｄｄ供
給用の端子Ｔｐ１とは異なる端子Ｔｐ２を設けて、この
端子Ｔｐ２から、電源電位Ｖｄｄより所定のレベルだけ
低いプリチャージ用電位Ｖｐをビット線プリチャージ回
路３に供給する構成としているが、この第４の実施の形
態では、ゲート及びドレインを端子Ｔｐ１と接続しソー
スをビット線プリチャージ回路３のプリチャージ用電位
受電端（トランジスタＱ３１，Ｑ３２のソース）と接続
するダイオード接続のＮＭＯＳ型のトランジスタＱ６１
を備え、電源電位Ｖｄｄを所定のレベルだけ降下させた
プリチャージ用電位Ｖｐをビット線プリチャージ回路３
に供給するプリチャージ用電位発生回路６を含む構成と
している。
ジ電位設定手段を、通常の高電位側の電源電位Ｖｄｄ供
給用の端子Ｔｐ１とは異なる端子Ｔｐ２を設けて、この
端子Ｔｐ２から、電源電位Ｖｄｄより所定のレベルだけ
低いプリチャージ用電位Ｖｐをビット線プリチャージ回
路３に供給する構成としているが、この第４の実施の形
態では、ゲート及びドレインを端子Ｔｐ１と接続しソー
スをビット線プリチャージ回路３のプリチャージ用電位
受電端（トランジスタＱ３１，Ｑ３２のソース）と接続
するダイオード接続のＮＭＯＳ型のトランジスタＱ６１
を備え、電源電位Ｖｄｄを所定のレベルだけ降下させた
プリチャージ用電位Ｖｐをビット線プリチャージ回路３
に供給するプリチャージ用電位発生回路６を含む構成と
している。
【００４４】この第４の実施の形態には、第３の実施の
形態と同様の効果があるほか、端子の数を低減すると共
に、プリチャージ用電位Ｖｐを外部から受電しなくて済
むという利点がある。
形態と同様の効果があるほか、端子の数を低減すると共
に、プリチャージ用電位Ｖｐを外部から受電しなくて済
むという利点がある。
【００４５】なお、第２の実施の形態の低電位側電源回
路５及び第４の実施の形態のプリチャージ用電位発生回
路６それぞれは、図３及び図５の回路構成に限定される
ものではなく、他の回路構成でも容易に実現することが
できる。
路５及び第４の実施の形態のプリチャージ用電位発生回
路６それぞれは、図３及び図５の回路構成に限定される
ものではなく、他の回路構成でも容易に実現することが
できる。
【００４６】
【発明の効果】以上説明したように本発明は、メモリセ
ルのラッチ回路の低電位側電源電位受電端に、ワード線
の選択レベルより所定のレベルだけ高い電位を供給する
構成としたので、ラッチ回路の反転しきい値電圧が低い
場合でもラッチ回路によりビット線の低レベルデータを
検知でき、通常のＰＭＯＳ型のアクセストランジスタの
長所を保ちながら、データの書込み，書換えを確実に行
うことができるという効果と、ラッチ回路がＣＭＯＳ型
の場合には書込み動作時のノイズマージンを大きくする
ことができるという効果があり、また、ビット線のプリ
チャージ電位を高電位側電源電位よりわずかに低い電位
としたので、ワード線ドライバの出力段によってワード
線の非選択レベルが高電位側電源電位より低い場合で
も、アクセストランジスタを確実にカットオフ状態とす
ることができ、通常のＰＭＯＳ型のアクセストランジス
タの長所をほぼ保ちながら、アクセストランジスタのし
きい値電圧を高くすることなく、また同一ビット線と接
続するメモリセルの数を少なくすることなく、リーク電
流に起因する誤動作を防止することができる効果があ
る。
ルのラッチ回路の低電位側電源電位受電端に、ワード線
の選択レベルより所定のレベルだけ高い電位を供給する
構成としたので、ラッチ回路の反転しきい値電圧が低い
場合でもラッチ回路によりビット線の低レベルデータを
検知でき、通常のＰＭＯＳ型のアクセストランジスタの
長所を保ちながら、データの書込み，書換えを確実に行
うことができるという効果と、ラッチ回路がＣＭＯＳ型
の場合には書込み動作時のノイズマージンを大きくする
ことができるという効果があり、また、ビット線のプリ
チャージ電位を高電位側電源電位よりわずかに低い電位
としたので、ワード線ドライバの出力段によってワード
線の非選択レベルが高電位側電源電位より低い場合で
も、アクセストランジスタを確実にカットオフ状態とす
ることができ、通常のＰＭＯＳ型のアクセストランジス
タの長所をほぼ保ちながら、アクセストランジスタのし
きい値電圧を高くすることなく、また同一ビット線と接
続するメモリセルの数を少なくすることなく、リーク電
流に起因する誤動作を防止することができる効果があ
る。
【図１】本発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】図１に示された実施の形態の動作及び効果を説
明するための読出し動作時のセル電流特性図である。
明するための読出し動作時のセル電流特性図である。
【図３】本発明の第２の実施の形態を示す回路図であ
る。
る。
【図４】本発明の第３の実施の形態を示す回路図であ
る。
る。
【図５】本発明の第４の実施の形態を示す回路図であ
る。
る。
【図６】従来の半導体メモリ集積回路装置の一例を示す
回路図である。
回路図である。
【図７】図６に示された半導体メモリ集積回路装置の読
出し動作及び課題を説明するためのセル電流特性図であ
る。
出し動作及び課題を説明するためのセル電流特性図であ
る。
【図８】図６に示された半導体メモリ集積回路装置のワ
ード線ドライバの具体的回路例を示す回路図である。
ード線ドライバの具体的回路例を示す回路図である。
１ メモリセル ２ ワード線ドライバ ３ ビット線プリチャージ回路 ４ 書込み回路 ５ 低電位側電源回路 ６ プリチャージ用電位発生回路 １１ ラッチ回路 ＢＬ１，ＢＬ２ ビット線 Ｄ５１ ダイオード Ｑ１１，Ｑ１２，Ｑ６１ トランジスタ Ｑ１３，Ｑ１４ アクセストランジスタ Ｔｇ１，Ｔｇ２，Ｔｐ１，Ｔｐ２ 端子 ＷＬ ワード線
Claims (9)
- 【請求項１】 ＮＭＯＳ型のトランジスタ及びその負荷
素子を２組含むフリップフロップ型のラッチ回路、並び
にソース，ドレインのうちの一方を前記ラッチ回路の信
号入出力端と接続するＰＭＯＳ型のアクセストランジス
タを備えたメモリセルと、前記アクセストランジスタの
ソース，ドレインのうちの他方と接続するビット線と、
前記アクセストランジスタのゲートと接続し選択レベル
のときこのアクセストランジスタを導通状態とするワー
ド線と、書込み動作時、前記ビット線を書込み用データ
のレベルと対応して低電位及び高電位のうちの一方とす
る書込み回路と、前記メモリセルの低電位側電源電位受
電端に前記ワード線の選択レベルより所定のレベルだけ
高い電位を供給する低電位側電源電位供給手段とを有す
ることを特徴とする半導体メモリ集積回路装置。 - 【請求項２】 低電位側電源電位供給手段を、メモリセ
ル以外でかつ書込み回路を含む内部回路に通常の低電位
側電源電位を供給する通常の低電位側電源電位供給端子
とは別に設けられ、ワード線の選択レベルより所定のレ
ベルだけ高い電位を受けてメモリセルに供給するメモリ
セル用の低電位側電源電位供給端子を含む回路とした請
求項１記載の半導体メモリ集積回路装置。 - 【請求項３】 低電位側電源電位供給手段を、メモリセ
ル以外でかつ書込み回路を含む回路に供給する通常の低
電位側電源電位を所定のレベルだけ高い電位としてメモ
リセルに供給する低電位側電源回路とした請求項１記載
の半導体メモリ集積回路装置。 - 【請求項４】 低電位側電源回路を、ダイオード素子を
備え、このダイオード素子の順方向電圧により所定のレ
ベルだけ高い電位を得る回路とした請求項３記載の半導
体メモリ集積回路装置。 - 【請求項５】 アクセストランジスタを、バルク層に形
成された通常のＰＭＯＳ型のトランジスタとした請求項
１記載の半導体メモリ集積回路装置。 - 【請求項６】 ＮＭＯＳ型のトランジスタ及びその負荷
素子を２組含むフリップフロップ型のラッチ回路、並び
にソース，ドレインのうちの一方を前記ラッチ回路の信
号入出力端と接続するＰＭＯＳ型のアクセストランジス
タを備え高電位側電源電位を受けて動作するメモリセル
と、前記アクセストランジスタのソース，ドレインのう
ちの他方と接続するビット線と、前記アクセストランジ
スタのゲートと接続するワード線と、前記メモリセルを
選択するときには前記ワード線を所定の電位の選択レベ
ルにし非選択とするときには前記ワード線を前記高電位
側電源電位より所定のレベルだけ低い電位の非選択レベ
ルにするワード線ドライバと、所定のタイミングで前記
ビット線を前記高電位側電源電位より低いプリチャージ
電位にプリチャージするビット線プリチャージ回路及び
プリチャージ電位設定手段とを有することを特徴とする
半導体メモリ集積回路装置。 - 【請求項７】 プリチャージ電位設定手段を、メモリセ
ル及びワード線ドライバを含む内部回路に高電位側電源
電位を供給する高電位側電源電位供給端子とは別に設け
られ、前記高電位側電源電位より低い電位のプリチャー
ジ用電位を受けてビット線プリチャージ回路に供給する
プリチャージ用電位供給端子を含む構成とし、前記ビッ
ト線プリチャージ回路を、前記プリチャージ用電位を受
けてビット線をこのプリチャージ用電位と等しい電位に
プリチャージする回路とした請求項６記載の半導体メモ
リ集積回路装置。 - 【請求項８】 プリチャージ電位設定手段を、高電位側
電源電位を所定の電位だけ低下させてプリチャージ電位
を発生するプリチャージ用電位発生回路を含む回路と
し、ビット線プリチャージ回路を、ビット線に所定のタ
イミングで前記プリチャージ電位を伝達する回路とした
請求項６記載の半導体メモリ集積回路装置。 - 【請求項９】 プリチャージ用電位発生回路を、ダイオ
ード素子を備え、このダイオード素子の電圧降下により
高電位側電源電位より所定の電位だけ低いプリチャージ
電位を得る回路とした請求項８記載の半導体メモリ集積
回路装置。
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| US7061793B2 (en) * | 2004-03-19 | 2006-06-13 | International Business Machines Corporation | Apparatus and method for small signal sensing in an SRAM cell utilizing PFET access devices |
| US7154770B2 (en) * | 2004-09-25 | 2006-12-26 | Intel Corporation | Bitcell having a unity beta ratio |
| US7708779B2 (en) * | 2006-05-01 | 2010-05-04 | Warsaw Orthopedic, Inc. | Expandable intervertebral spacers and methods of use |
| EP2526432B1 (en) * | 2010-01-21 | 2013-11-20 | Freescale Semiconductor, Inc. Are | Chip damage detection device for a semiconductor integrated circuit |
| US9269409B2 (en) | 2011-10-18 | 2016-02-23 | Intel Corporation | Bit cell write-assistance |
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