JP2010197878A - 容量性負荷駆動装置及びｐｄｐ表示装置 - Google Patents

Abstract

【課題】ＰＤＰ表示装置の行電極駆動回路において、容量性負荷の発光の維持状態で、配線の断線などに起因して駆動部への電源供給が停止した際に、出力部のローサイドトランジスタがＯＦＦ動作して破壊されてしまうことを防止する。
【解決手段】容量性負荷１０の発光の維持状態では、出力部２３のＮ型ＭＯＳローサイドトランジスタ５はＯＮ状態にある。いま、外部電源１４から低電圧電源端子１への配線１ａが断線することなどに起因して駆動部１６への電源供給が停止してしまった場合には、この電源供給の停止が検知部２２のＮ型ＭＯＳ検知トランジスタ９のＯＦＦ動作により検知され、駆動部１６内のＯＦＦ動作したＰ型ＭＯＳトランジスタ７の寄生ダイオード１７を経て低電圧電源端子１に至る電流経路が遮断される。その結果、出力部２３のＮ型ＭＯＳローサイドトランジスタ５は、そのドレイン−ゲート間の寄生容量６に容量性負荷１０の充電電荷が蓄積されて、そのゲート電位が高く保持されるので、ＯＮ状態を維持する。
【選択図】図３

Description

本発明は容量性負荷駆動装置に関し、特に、プラズマ・ディスプレイ・パネル（以下、ＰＤＰと呼ぶ）表示装置の走査駆動用ドライバの改良に関する。

従来、ＰＤＰ表示装置は、ＰＤＰパネルのガラス基板内に封じたガスをパネル制御回路で制御しており、列電極駆動回路と行電極駆動回路とにより選択した電極間に所定電位で放電させて発光させており、この発光を維持させるために２つの維持電極駆動回路が備えられる。特に、前記行電極駆動回路は、各横線での電極の発光を選択するために線順次走査ないしインターレス走査を行うための駆動回路である。

図５は、従来のＰＤＰ表示装置に備える行電極駆動回路の要部の構成を示す。同図において、行電極駆動回路２９は、高電圧電源端子３に接続されたＰ型ＭＯＳハイサイドトランジスタ４とＮ型ＭＯＳローサイドトランジスタ５とがプッシュプル回路を構成して、その回路の出力端子ＯＵＴはＰＤＰパネルを模した容量性負荷１０を介して維持電極駆動回路１５と接続される。

前記Ｐ型ＭＯＳハイサイドトランジスタ４は高電圧電源端子保護ダイオード２５を介して高電圧電源２８に接続され、一方、Ｎ型ＭＯＳローサイドトランジスタ５は他の維持電極駆動回路３５に接続される。

また、前記Ｐ型ＭＯＳハイサイドトランジスタ４はレベルシフト部１３により駆動され、Ｎ型ＭＯＳローサイドトランジスタ５は駆動部１６内のＰ型ＭＯＳトランジスタ７とＮ型ＭＯＳトランジスタ８とからなるインバータにより駆動される。制御回路部２４は、制御信号を受けて、前記レベルシフト部１３及び駆動部１６を制御する。

前記制御回路部２４及び駆動部１６は、外部電源１４から低電圧電源端子１を介して低電圧ＶＤＤの供給を受けて動作する。尚、１７はＰ型ＭＯＳトランジスタ７の寄生ダイオード、１８はＮ型ＭＯＳトランジスタ８の寄生ダイオード、１９はＰ型ＭＯＳハイサイドトランジスタ４の寄生ダイオード、２０はＮ型ＭＯＳローサイドトランジスタ５の寄生ダイオードである。

次に、前記従来の行電極駆動回路の動作を説明する。初めに、Ｎ型ＭＯＳローサイドトランジスタ５はＯＦＦ状態にあることを前提とする。即ち、駆動部１６のＮ型ＭＯＳトランジスタ８が制御回路部２４により制御されてＯＮし、低電圧となっている維持電極駆動回路３５の電位がＮ型ＭＯＳローサイドトランジスタ５のゲートに伝わって、Ｎ型ＭＯＳローサイドトランジスタ５はＯＦＦ状態にあることを前提とする。この状態において、レベルシフト回路１３からＰ型ＭＯＳハイサイドトランジスタ４のゲートに信号が伝わると、Ｐ型ＭＯＳハイサイドトランジスタ４がＯＮして、容量性負荷１０に高電圧電源端子３の高電圧ＶＤＤＨが伝わって、パネル容量と等価な容量性負荷１０に電荷が充電される。

その後、前記Ｐ型ＭＯＳハイサイドトランジスタ４がレベルシフト回路１３により制御されてＯＦＦすると、今度は駆動部１６のＮ型トランジスタ８が制御回路部２４により制御されてＯＦＦすると共に、駆動部１６のＰ型トランジスタ７が制御回路部２４により制御されてＯＮし、外部電源１４から供給された低電圧電源端子１の低電圧ＶＤＤがＮ型ＭＯＳローサイドトランジスタ５のゲートに伝わって、Ｎ型ＭＯＳローサイドトランジスタ５がＯＮし、前記容量性負荷１０に蓄えられた充電電荷がＮ型ＭＯＳローサイドトランジスタ５を介して、低電圧となっている維持電極駆動回路３５へと放出される。このように容量性負荷１０での充放電を行って、所定容量性負荷１０を発光させる。

このように容量性負荷１０を発光させた後、その発光を維持するために、前記２つの維持電極駆動回路１５、３５が備えられる。以下、この発光維持のための制御を説明する。

ＰＤＰパネルの所定電極の発光の維持駆動の一例として、図６を用いて説明する。発光の維持のための２つの電極は容量性負荷１０として作用する。この発光維持の際には、前記図５に示した行電極駆動回路２９では、Ｐ型ＭＯＳハイサイドトランジスタ４はＯＦＦ状態で且つＮ型ＭＯＳローサイドトランジスタ５がＯＮしている。

この発光維持状態においては、２つの維持電極駆動回路１５、３５は、図６に示したように、高電位ＶＤＨと接地電位ＧＮＤとの間で交互に変化する電圧を容量性負荷１０に与える。この時、一方の維持電極駆動回路（例えば１５）の電位が高電位ＶＤＨのときには他方の維持電極駆動回路（例えば３５）の電位は接地電位ＧＮＤに変化しており、この両維持電極駆動回路１５、３５の電位の変化は相互に逆相の関係に設定されており、これにより、容量性負荷１０への充放電が繰り返し行われる。

いま、Ｎ型ＭＯＳローサイドトランジスタ５が正常にＯＮ動作している際において、一方の維持駆動回路１５の電位が高電位ＶＤＨとなり、他方の維持駆動回路３５の電位が接地電位ＧＮＤとなった時には、容量性負荷１０の電荷はＯＮ状態のＮ型ＭＯＳローサイドトランジスタ５を経て接地に流れ込み、ＯＮ状態のローサイドトランジスタ５のドレイン−ソース間の電圧は０電位である。また、逆に、一方の維持駆動回路１５の電位が接地電位ＧＮＤとなり、他方の維持駆動回路３５の電位が高電位ＶＤＨとなった時にも、電流はＮ型ＭＯＳローサイドトランジスタ５のバックゲート−ドレイン間の寄生ダイオード２０を経て容量性負荷１０に流れ込み、Ｎ型ＭＯＳローサイドトランジスタ５のドレイン−ソース間の電圧は０電位である。

以上のように２つの維持電極駆動回路を用いて容量性負荷の発光を維持する構成は、例えば特許文献１に記載されている。
特開２００４−４６１６０号公報

しかしながら、前記従来の構成では、下記の問題点がある。

すなわち、外部電源１４に接続された低電圧電源端子１の配線１ａが断線したり、この配線１ａが接地されてしまった場合には、次の問題が生じる。すなわち、この場合には、低電圧電源端子１から駆動部１６への低電圧ＶＤＤへの供給が停止するため、駆動部１６ではＰ型ＭＯＳトランジスタ７からＮ型ＭＯＳローサイドトランジスタ５のゲートに対して低電圧ＶＤＤの供給ができず、その結果、このＮ型ＭＯＳローサイドトランジスタ５のゲートでの電荷は駆動部１６のＰ型ＭＯＳトランジスタ７のドレイン−バックゲート間の寄生ダイオード１７や制御回路部２４を介して接地に流れて、電圧降下し、やがて接地電位となって、Ｎ型ＭＯＳローサイドトランジスタ５はＯＮ状態からＯＦＦ状態に切り換わる。このようにＮ型ＭＯＳローサイドトランジスタ５がＯＦＦ状態になった状態では、他方の維持電極駆動回路３５の電位が高電位ＶＤＨ（例えば２４０Ｖ）となると、電荷は前記ＯＦＦ状態のＮ型ＭＯＳローサイドトランジスタ５のバックゲート−ドレイン間の寄生ダイオード２０を経て出力端子ＯＵＴから容量性負荷１０に流れ込むため、Ｎ型ＭＯＳローサイドトランジスタ５のソース−ドレイン間の電位差は０電位となる。その後、他方の維持電極駆動回路３５の電位が接地電位ＧＮＤに変化すると、前記容量性負荷１０に流れ込んだ電荷（出力端子ＯＵＴの電荷）は、前記ＯＦＦ状態のＮ型ＭＯＳローサイドトランジスタ５や寄生ダイオード２０に阻止されて接地に流れ込むことができず、高電位ＶＤＨを維持するため、ＯＦＦ状態のＮ型ＭＯＳローサイドトランジスタ５のソース−ドレイン間電圧は、図６に示すように一気に高電圧ＶＤＨ（例えば２４０Ｖ）に上昇して、このＮ型ＭＯＳローサイドトランジスタ５の破壊電位を越えてしまい、出力端子ＯＵＴが破損することとなる。

本発明は前記従来の問題点を解決するものであり、その目的は、駆動部に低電圧を供給する低電圧電源端子の配線の断線や、接地への短絡が生じてしまった場合であっても、出力端子の破損を招くことがない容量性負荷駆動装置を提供することにある。

以上の目的を達成するため、本発明では、駆動部に低電位を供給する低電圧電源端子の配線の断線や、接地への短絡が生じてしまった場合、すなわち、容量性負荷に接続されるローサイドトランジスタがＯＮ状態からＯＦＦ状態に切り換わる場合には、そのローサイドトランジスタのＯＮ状態を強制的に維持する構成を採用する。

具体的に、請求項１記載の発明の容量性負荷駆動装置は、第１の基準電位を電源とするハイサイドトランジスタ及び少なくとも２段階に変化する第２の基準電位を電源とするローサイドトランジスタを備え、容量性負荷を駆動するプッシュプル型の出力部と、第３の基準電位に基づいて前記出力部のローサイドトランジスタをＯＮ駆動すると共に、前記第２の基準電位に基づいて前記出力部のローサイドトランジスタをＯＦＦ駆動する駆動部と、前記出力部のハイサイドトランジスタ及び前記駆動部を制御する制御回路部と、前記駆動部への前記第３の基準電位の電力供給がなくなったことを検出して、前記出力部のローサイドトランジスタのＯＮ状態を維持する検知部とを備えたことを特徴とする。

請求項２記載の発明は、前記請求項１記載の容量性負荷駆動装置において、前記駆動部は、前記出力部のローサイドトランジスタのゲートに接続されたＰ型トランジスタを有し、前記Ｐ型トランジスタは、前記制御回路部によりＯＮ制御されて、前記第３の基準電位を前記出力部のローサイドトランジスタのゲートに印加して前記ローサイドトランジスタをＯＮ駆動することを特徴とする。

請求項３記載の発明は、前記請求項２記載の容量性負荷駆動装置において、前記駆動部は、前記Ｐ型トランジスタと、前記出力部のローサイドトランジスタのゲートに接続されたＮ型トランジスタとから成るインバータを有することを特徴とする。

請求項４記載の発明は、前記請求項２又は３記載の容量性負荷駆動装置において、前記検知部は、前記第３の基準電位から電力供給を受け、この電力供給がなくなった時にＯＦＦ動作する検知トランジスタを有することを特徴とする。

請求項５記載の発明は、前記請求項４記載の容量性負荷駆動装置において、前記検知部の検知トランジスタは、前記駆動部のＰ型トランジスタのドレイン−バックゲート間の寄生ダイオードを経て前記第３の基準電位に至る配線の電流パスに配置されることを特徴とする。

請求項６記載の発明は、前記請求項４又は５記載の容量性負荷駆動装置において、前記検知部の検知トランジスタは、Ｎ型トランジスタで構成され、そのバックゲートは前記第２の基準電位に、ゲート及びドレインは第３の基準電位に、ソースは前記駆動部のＰ型トランジスタのバックゲートに接続されることを特徴とする。

請求項７記載の発明は、前記請求項４又は５記載の容量性負荷駆動装置において、前記検知部の検知トランジスタは、Ｐ型トランジスタで構成され、そのゲートは第２の基準電位に、ドレインは第３の基準電位に、ソース及びバックゲートは前記駆動部のＰ型トランジスタのバックゲートに接続されることを特徴とする。

請求項８記載の発明のＰＤＰ表示装置は、プラズマ・ディスプレイ・パネルの行方向に位置する電極を前記容量性負荷として駆動する行電極駆動回路としての前記請求項１〜７の何れか１項に記載の容量性負荷駆動装置と、前記プラズマ・ディスプレイ・パネルの列方向に位置する電極を駆動する列電極駆動回路と、前記プラズマ・ディスプレイ・パネルの各電極の発光を維持する２つの維持電極駆動回路とを備えたことを特徴とする。

請求項９記載の発明は、前記請求項８記載のＰＤＰ表示装置において、前記２つの維持電極駆動回路のうち一方は、前記容量性負荷の一方の電極に接続され、他方の維持電極駆動回路は、前記容量性負荷の他方の電極に、前記容量性負荷駆動装置の出力部のローサイドトランジスタを介して接続されることを特徴とする。

請求項１０記載の発明は、前記請求項８又は９記載のＰＤＰ表示装置において、前記２つの維持電極駆動回路は、発光を維持する電極に対して、互いに逆相の電圧を印加することを繰り返すことを特徴とする。

請求項１１記載の発明は、前記請求項９記載のＰＤＰ表示装置において、前記他方の維持電極駆動回路は、所定の電極の発光を維持するに際し、前記第２の基準電位を少なくとも２段階に交互に繰り返し変化させることを特徴とする。

以上により、請求項１〜１１記載の発明では、駆動部が第３の基準電位に基づいて出力部のローサイドトランジスタをＯＮ駆動している際において、前記第３の基準電位の駆動部への供給が断線等に起因して停止してしまった場合には、前記出力部のローサイドトランジスタはＯＦＦ状態に変化しようとするが、前記第３の基準電位の供給の停止を検知部が検知して、その検知部自体が例えば容量性負荷からの充電電荷を前記ローサイドトランジスタのゲート容量に蓄積して、そのローサイドトランジスタのＯＮ状態を維持する。従って、このＯＮ状態のローサイドトランジスタのソ−ス−ドレイン間の電圧は、前記第３の基準電位の供給の停止状態であっても、０電圧に維持されるので、このローサイドトランジスタの破壊は生じず、出力端子の破損を招くことがない。

以上説明したように、請求項１〜１１記載の発明では、電源供給端子の配線の断線などが生じた場合にも、ローサイドトランジスタのＯＮ状態を維持して、そのソース−ドレイン間に破壊電圧以上の電圧がかからないようにしたので、出力端子の破損を招くことがない容量性負荷駆動装置を提供することができる。

以下、本発明を実施するための最良の形態について図面を参照しながら説明する。

（第１の実施形態）
図１は、ＰＤＰ表示装置の要部構成を示す。同図において、４０はガスがガラス基板内に封じられたＰＤＰパネル、４１は列方向に配置された複数の電極を選択して駆動する列電極駆動回路、４２は行方向に配置された複数（例えば２１６０本）の電極を選択して駆動する行電極駆動回路、１５は前記行方向に配置された複数の電極と交互に配置された複数（例えば２１６０本）の電極を駆動する維持電極駆動回路、３５は前記維持電極駆動回路１５と共に、前記列電極駆動回路４１と行電極駆動回路４２とによって位置決めされた発光電極の発光を維持する他の維持電極駆動回路、４５は前記４つの駆動回路の動作を制御するパネル制御回路である。

前記行電極駆動回路４２の内部のブロック構成を図２に示す。同図において、行電極駆動回路４２は、Ｐ型ＭＯＳハイサイドトランジスタ４とＮ型ＭＯＳローサイドトランジスタ５とを接続したインバータを備えたプッシュプル型の出力部２３を備え、前記インバータの出力端子には、ＰＤＰパネルである容量性負荷１０の一方の電極が接続され、この容量性負荷１０の他方の電極には、発光を維持するための維持電極駆動回路１５が接続される。前記出力部２３のＰ型ＭＯＳハイサイドトランジスタ４は第１の基準電位ＶＤＤＨを電源とし、Ｎ型ＭＯＳローサイドトランジスタ５には、電極の発光を維持する他の維持電極駆動回路３５が接続される。

また、前記行電極駆動回路４２には、前記出力部２３のＰ型ＭＯＳハイサイドトランジスタ４をＯＮ／ＯＦＦ駆動するレベルシフト部１３と、前記出力部２３のＮ型ＭＯＳローサイドトランジスタ５をＯＮ／ＯＦＦ駆動する駆動部１６と、制御信号を受けて前記レベルシフト部１３及び駆動部１６を制御する制御回路部２４とが備えられる。前記駆動部１６及び制御回路部２４は、共に、低電圧電源端子１及び配線１ａを介して低電圧ＶＤＤの外部電源１４が接続されており、この低電圧ＶＤＤを電源として動作する。

そして、本発明に特徴的な構成として、前記行電極駆動回路４２には検知部２２が備えられる。この検知部２２には、前記外部電源１４の低電圧ＶＤＤが配線１ａ及び低電圧電源端子１を介して供給されており、後述するようにこの低電圧ＶＤＤの供給がなくなったことを検出する。

次に、前記行電極駆動回路４２の内部の詳細な回路構成を図３に基づいて説明する。同図の行電極駆動回路４２において、出力部２３では、Ｐ型ＭＯＳハイサイドトランジスタ４は、そのソースが高電圧電源端子保護ダイオード２５のカソードと寄生ダイオード１９のカソードに接続され、そのドレインは容量性負荷１０と寄生ダイオード１９のアノードとに接続され、そのゲートはレベルシフト部１３に接続される。前記高電圧電源端子保護ダイオード２５は、そのアノードが高電位（第１の基準電位）ＶＤＤＨである高電圧電源端子３から行電極駆動回路４２用の高電圧電源２８に接続されている。この高電圧電源端子保護ダイオード２５は、高電圧電源端子３に流れ込む電流を防止する機能を有する。また、Ｎ型ＭＯＳローサイドトランジスタ５は、そのソースが維持電極駆動回路３５と寄生ダイオード２０のアノードとに接続され、そのドレインは寄生ダイオード２０のカソードと前記Ｐ型ＭＯＳハイサイドトランジスタ４のドレインと接続される。前記Ｎ型ＭＯＳローサイドトランジスタ５のゲート・ドレイン間には寄生容量６が形成されている。

更に、駆動部１６は、Ｐ型ＭＯＳトランジスタ７とＮ型ＭＯＳトランジスタ８とを接続したインバーター構成を持つ。前記Ｐ型ＭＯＳトランジスタ７は、そのソースが低電圧電源端子１に接続され、そのドレインは寄生ダイオード１７のアノードに接続され、バックゲートは寄生ダイオード１７のカソードに接続される。一方、Ｎ型ＭＯＳトランジスタ８は、そのソースが維持電極駆動回路３５と寄生ダイオード１８のアノードに接続され、そのドレインは寄生ダイオード１８のカソードに接続される。そして、駆動部１６の出力点（Ｐ型ＭＯＳトランジスタ７のドレインとＮ型ＭＯＳトランジスタ８のドレインとの接続点）は、前記出力部２３のＮ型ＭＯＳローサイドトランジスタ５のゲートに接続される。

加えて、検知部２２はＮ型ＭＯＳ検知トランジスタ９を備える。このＮ型ＭＯＳ検知トランジスタ９は、そのソースが駆動部１６のＰ型ＭＯＳトランジスタ７のバックゲートと寄生トランジスタ１７のカソードとに接続され、そのゲートとドレインとは低電圧電源端子１に接続され、そのバックゲートは維持電極駆動回路３５に接続される。このＮ型ＭＯＳ検知トランジスタ９には、低電圧電源端子１とバックゲートとの間に寄生ダイオード２１が形成されている。

前記一方の維持電極駆動回路１５は、少なくとも２段階に変化する第２の基準電位、すなわち、高電圧（例えば２４０ｖ）ＶＤＨの電源端子１１と低電圧（例えば０ｖ）ＶＤＬの電源端子１２とに接続されている。同様に、他方の維持電極駆動回路３５は、高電圧（例えば２４０ｖ）ＶＤＨの電源端子１１に接続されると共に、接地されている。この両維持電極駆動回路１５、３５は、発光すべき容量性負荷１０が決定された後、即ち、出力部２３のＰ型ＭＯＳハイサイドトランジスタ４がＯＦＦ態でＮ型ＭＯＳローサイドトランジスタ５がＯＮ状態となった状態では、図６に示すように、相互に逆相で高電圧ＶＤＨと低電圧ＶＤＬ（＝０ｖ）とを交互に印加する。

以上のように構成された本実施形態の容量性負荷駆動装置について、以下、動作を説明する。

容量性負荷１０の発光を維持する通常動作時では、Ｎ型ＭＯＳローサイドトランジスタ５がＯＮ状態なので、従来例で示した動作と同様であるので、省略する。

一方、前記容量性負荷１０の発光を維持する通常動作時において、例えば外部電源１４と低電圧電源端子１とを接続する配線１ａが断線したり接地電位と短絡したりするなどに起因して、低電圧電源端子１の電圧が０電圧となった異常時には、駆動部１６ではＰ型ＭＯＳトランジスタ７がＯＦＦし、そのドレイン−バックゲート間の寄生ダイオード１７は存在しているが、検知部２２のＮ型ＭＯＳ検知トランジスタ９のゲート電圧が低下して、Ｎ型ＭＯＳ検知トランジスタ９がＯＦＦとなり、低電圧電源端子１から駆動部１６への低電圧（第３の基準電位）ＶＤＤの供給がなくなったことが検出される。この検出時には、前記Ｎ型ＭＯＳ検知トランジスタ９のＯＦＦ動作によって、駆動部１６のＰ型ＭＯＳトランジスタ７のバックゲートから低電圧電源端子１への電流経路が遮断されて、Ｎ型ＭＯＳローサイドトランジスタ５のゲートから低電圧電源端子１への電流経路が遮断される。その結果、容量性負荷１０の充電電荷は、Ｎ型ＭＯＳローサイドトランジスタ５のゲート・ドレイン間の寄生容量６に蓄積され、これにより、Ｎ型ＭＯＳローサイドトランジスタ５のゲート電位が上昇して、Ｎ型ＭＯＳローサイドトランジスタ５がＯＮ状態に保持される。

その結果、維持電極駆動回路３５の電位が高電位ＶＤＨ（例えば２４０ｖ）となった際には、その電荷は出力部２３のＮ型ＭＯＳローサイドトランジスタ５の寄生ダイオード２０及び出力端子ＯＵＴを経て容量性負荷１０の一方の電極に充電されるが、その後、維持電極駆動回路３５の電位が低電位ＶＤＬ（例えば０電位）に変化したときには、Ｎ型ＭＯＳローサイドトランジスタ５がＯＮ状態を維持しているので、前記容量性負荷１０での充電電荷がこのＮ型ＭＯＳローサイドトランジスタ５を経て接地に流れ出す電流経路を確保される。よって、低電圧電源端子１の配線１ａが断線又は接地電位と短絡した場合であっても、Ｎ型ＭＯＳローサイドトランジスタ５はそのソース−ドレイン間電圧は０電位を維持して、その破壊を招かず、出力端子ＯＵＴの破損を招くことがない。

（第２の実施形態）
次に、本発明の第２の実施形態を図４に基づいて説明する。

前記第１の実施形態では、検知部２２をＮ型ＭＯＳ検知トランジスタ９で構成したが、本実施形態ではＰ型ＭＯＳ検知トランジスタ２６で構成したものである。

即ち、本実施形態の行電極駆動回路３１において、検知部２２では、Ｐ型ＭＯＳ検知トランジスタ２６が備えられる。このＰ型ＭＯＳ検知トランジスタ２６は、そのソース及びバックゲートが駆動部１６のＰ型ＭＯＳトランジスタ７のバックゲートと寄生ダイオード１７のカソードに接続され、そのドレインは低電圧電源端子１に接続され、ゲートは維持電極駆動回路３５に接続される。このＰ型ＭＯＳ検知トランジスタ２６では、そのドレイン−バックゲート間に寄生ダイオード２７が形成される。

従って、本実施形態では、容量性負荷１０の発光を維持している通常動作時においては、出力部２３のＮ型ＭＯＳローサイドトランジスタ５はＯＮ状態にあるが、この状態において、例えば外部電源１４と低電圧電源端子１とを接続する配線１ａが断線したり接地電位と短絡したりするなどに起因して、低電圧電源端子１の電圧が０電圧となった異常時には、駆動部１６ではＰ型ＭＯＳトランジスタ７がＯＦＦし、そのドレイン−バックゲート間の寄生ダイオード１７は存在しているが、検知部２２のＰ型ＭＯＳ検知トランジスタ２６のドレイン電圧が低下して、Ｐ型ＭＯＳ検知トランジスタ２６のゲート電圧が維持電極駆動回路３５の接地電圧になると、Ｐ型ＭＯＳ検知トランジスタ２６がＯＮ状態からＯＦＦ状態に切り換わって、低電圧電源端子１から駆動部１６への低電圧ＶＤＤの供給がなくなったことが検出される。この検出時には、前記Ｐ型ＭＯＳ検知トランジスタ２６のＯＦＦ動作によって、駆動部１６のＰ型ＭＯＳトランジスタ７のバックゲートから低電圧電源端子１への電流経路が遮断されて、Ｎ型ＭＯＳローサイドトランジスタ５のゲートから低電圧電源端子１への電流経路が遮断される。その結果、容量性負荷１０の充電電荷は、Ｎ型ＭＯＳローサイドトランジスタ５のゲート・ドレイン間の寄生容量６に蓄積され、これにより、Ｎ型ＭＯＳローサイドトランジスタ５のゲート電位が上昇して、Ｎ型ＭＯＳローサイドトランジスタ５がＯＮ状態に保持される。

その結果、前記第１の実施形態と同様に、維持電極駆動回路３５の電位が高電位ＶＤＨ（例えば２４０ｖ）となった際には、その電荷は出力部２３のＮ型ＭＯＳローサイドトランジスタ５の寄生ダイオード２０及び出力端子ＯＵＴを経て容量性負荷１０の一方の電極に充電されるが、その後、維持電極駆動回路３５の電位が低電位ＶＤＬ（例えば０電位）に変化したときには、Ｎ型ＭＯＳローサイドトランジスタ５がＯＮ状態を維持しているので、前記容量性負荷１０での充電電荷がこのＮ型ＭＯＳローサイドトランジスタ５を経て接地に流れ出す電流経路を確保される。よって、低電圧電源端子１の配線１ａが断線又は接地電位と短絡した場合であっても、Ｎ型ＭＯＳローサイドトランジスタ５の破壊を招かず、出力端子ＯＵＴの破損を招くことがない。

尚、前記第１及び第２の実施形態では、トランジスタをＭＯＳトランジスタで構成したが、Ｎ型ＭＯＳローサードトランジスタ５はＩＧＢＴなど、他のパワーデバイスの構成に置換しても同様の効果を得ることができるのは勿論である。

また、前記第１及び第２の実施形態では、本発明をＰＤＰ表示装置の行電極駆動回路に適用したが、他の容量性負荷駆動装置について同様に適用できるのは、勿論である。

以上説明したように、本発明は、配線の断線などに起因して駆動部への電源供給がなくなった際にも、出力部のローサイドトランジスタのＯＮ状態を維持できて、そのローサイドトランジスタのの破壊を防止できるので、出力端子の破損を常に有効に防止できる容量性負荷駆動装置を提供できる。従って、特に、この容量性負荷駆動装置をＰＤＰ表示装置の行電極駆動回路として適用すれば、有用である。

ＰＤＰ表示装置の全体概略構成を示す図である。 本発明の第１の実施形態の行電極駆動回路の内部ブロック構成を示す図である。 同行電極駆動回路の具体的回路構成を示す図である。 本発明の第２の実施形態の行電極駆動回路の具体的回路構成を示す図である。 従来の行電極駆動回路の内部回路構成を示す図である。 同従来の行電極駆動回路の動作タイムチャート図である。

４ Ｐ型ＭＯＳハイサイドトランジスタ
５ Ｎ型ＭＯＳローサイドトランジスタ
６ Ｎ型ＭＯＳローサイドトランジスタのゲート・ドレイン間寄生容量
７ Ｐ型ＭＯＳトランジスタ
８ Ｎ型ＭＯＳトランジスタ
９ Ｎ型ＭＯＳ検知トランジスタ
１０ 容量性負荷
１３ レベルシフト部
１４ 外部電源
１５、３５ 維持電極駆動回路
１６ 駆動部
２２ 検知部
２３ 出力部
２４ 制御回路部
２５ 高電圧電源端子保護ダイオード
２６ Ｐ型ＭＯＳ検知トランジスタ
４０ ＰＤＰパネル
４１ 列電極駆動回路
３１、４２ 行電極駆動回路
４５ パネル制御回路

Claims (11)

1. 第１の基準電位を電源とするハイサイドトランジスタ及び少なくとも２段階に変化する第２の基準電位を電源とするローサイドトランジスタを備え、容量性負荷を駆動するプッシュプル型の出力部と、
   第３の基準電位に基づいて前記出力部のローサイドトランジスタをＯＮ駆動すると共に、前記第２の基準電位に基づいて前記出力部のローサイドトランジスタをＯＦＦ駆動する駆動部と、
   前記出力部のハイサイドトランジスタ及び前記駆動部を制御する制御回路部と、
   前記駆動部への前記第３の基準電位の電力供給がなくなったことを検出して、前記出力部のローサイドトランジスタのＯＮ状態を維持する検知部とを備えた
   ことを特徴とする容量性負荷駆動装置。
2. 前記請求項１記載の容量性負荷駆動装置において、
   前記駆動部は、前記出力部のローサイドトランジスタのゲートに接続されたＰ型トランジスタを有し、
   前記Ｐ型トランジスタは、前記制御回路部によりＯＮ制御されて、前記第３の基準電位を前記出力部のローサイドトランジスタのゲートに印加して前記ローサイドトランジスタをＯＮ駆動する
   ことを特徴とする容量性負荷駆動装置。
3. 前記請求項２記載の容量性負荷駆動装置において、
   前記駆動部は、前記Ｐ型トランジスタと、
   前記出力部のローサイドトランジスタのゲートに接続されたＮ型トランジスタとから成るインバータを有する
   ことを特徴とする容量性負荷駆動装置。
4. 前記請求項２又は３記載の容量性負荷駆動装置において、
   前記検知部は、
   前記第３の基準電位から電力供給を受け、この電力供給がなくなった時にＯＦＦ動作する検知トランジスタを有する
   ことを特徴とする容量性負荷駆動装置。
5. 前記請求項４記載の容量性負荷駆動装置において、
   前記検知部の検知トランジスタは、
   前記駆動部のＰ型トランジスタのドレイン−バックゲート間の寄生ダイオードを経て前記第３の基準電位に至る配線の電流パスに配置される
   ことを特徴とする容量性負荷駆動装置。
6. 前記請求項４又は５記載の容量性負荷駆動装置において、
   前記検知部の検知トランジスタは、
   Ｎ型トランジスタで構成され、そのバックゲートは前記第２の基準電位に、ゲート及びドレインは第３の基準電位に、ソースは前記駆動部のＰ型トランジスタのバックゲートに接続される
   ことを特徴とする容量性負荷駆動装置。
7. 前記請求項４又は５記載の容量性負荷駆動装置において、
   前記検知部の検知トランジスタは、
   Ｐ型トランジスタで構成され、そのゲートは第２の基準電位に、ドレインは第３の基準電位に、ソース及びバックゲートは前記駆動部のＰ型トランジスタのバックゲートに接続される
   ことを特徴とする容量性負荷駆動装置。
8. プラズマ・ディスプレイ・パネルの行方向に位置する電極を前記容量性負荷として駆動する行電極駆動回路としての前記請求項１〜７の何れか１項に記載の容量性負荷駆動装置と、
   前記プラズマ・ディスプレイ・パネルの列方向に位置する電極を駆動する列電極駆動回路と、
   前記プラズマ・ディスプレイ・パネルの各電極の発光を維持する２つの維持電極駆動回路と
   を備えたことを特徴とするＰＤＰ表示装置。
9. 前記請求項８記載のＰＤＰ表示装置において、
   前記２つの維持電極駆動回路のうち一方は、前記容量性負荷の一方の電極に接続され、
   他方の維持電極駆動回路は、前記容量性負荷の他方の電極に、前記容量性負荷駆動装置の出力部のローサイドトランジスタを介して接続される
   ことを特徴とするＰＤＰ表示装置。
10. 前記請求項８又は９記載のＰＤＰ表示装置において、
    前記２つの維持電極駆動回路は、
    発光を維持する電極に対して、互いに逆相の電圧を印加することを繰り返す
    ことを特徴とするＰＤＰ表示装置。
11. 前記請求項９記載のＰＤＰ表示装置において、
    前記他方の維持電極駆動回路は、
    所定の電極の発光を維持するに際し、前記第２の基準電位を少なくとも２段階に交互に繰り返し変化させる
    ことを特徴とするＰＤＰ表示装置。

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