JP5158227B2 - 半導体回路、インバータ回路および半導体装置 - Google Patents

Description

本発明は半導体回路、インバータ回路および半導体装置に関し、特に出力素子を成す半導体素子と、この半導体素子を駆動するための駆動回路を有し、駆動回路の出力端子が半導体素子の制御端子に接続される半導体回路、およびこのような半導体回路を有したインバータ回路、ならびにこのような半導体回路もしくはインバータ回路を同一の半導体基板上に構成した半導体装置に関する。

近年、プラズマディスプレイは、ブラウン管に代わる次世代大画面表示装置として普及しつつある。なかでも、主流であるＡＣ（交流）型プラズマディスプレイでは、放電維持パルス電圧を交互にパネル電極に供給してガス放電を起こすことで画像表示を行う。

このようなプラズマディスプレイに採用されている３電極面放電型構造では、表示放電のための維持電極と走査電極、および書き込み放電のためのアドレス電極を備える。走査電極は、アドレス電極との間で書き込み放電を行う機能と、維持電極との間で表示のための面放電を行う機能を有する。そして、アドレス電極にはデータドライバＩＣ（Integrated Circuit）、走査電極にはスキャンドライバＩＣ、および維持電極にはサステインドライバ回路が接続する。このうち、特にスキャンドライバＩＣとサステインドライバ回路については、それぞれ１４０Ｖ、２００Ｖ程度の電源電圧が印加され、たとえば、４２インチサイズのディスプレイであれば、全体でおおよそ３００Ａ程度の最大瞬時電流を流す必要がある。この最大瞬時電流は、主にガス放電電流でありガス放電電流を流すときは最大負荷となる。また、パネル電極電位の変化に伴う容量電荷を流すときは軽負荷になる。したがって、これらを的確に動作させることが重要である。

なお、本文で示す電圧は絶対電位ではなく、それぞれの素子動作状態で印加される電位差を示している。
図７は、従来のスキャンドライバＩＣの一例を示す回路図である。

この回路は、出力素子である２つの高耐圧のｎ−ｃｈＩＧＢＴ（Insulated Gate Bipolar Transistor）Ｎ_OＨ１０１とＮ_OＬ１０２が、高電位電源端子ＶＤＨ１０３と接地端子ＧＮＤ１０４の間に直列に接続され、高電位電源からハイサイド素子（Ｎ_OＨ１０１）のバイアス電圧を供給するトーテムポール出力回路を構成している。Ｎ_OＨ１０１のゲート端子は、駆動回路を構成するｐ−ｃｈＭＯＳＦＥＴＰ_D１０５と、ｎ−ｃｈＭＯＳＦＥＴＮ_D１０６の接続点に接続し、ＮｏＬ１０２のゲート端子は、タイマー回路内蔵制御信号生成部１０９内に構成される駆動回路に接続し、出力端子Ｄｏ１１０の電位を変化させる。なお、タイマー回路内蔵制御信号生成部１０９は、インバータ出力Ｄｏ１１０が電源などに短絡した場合を想定して、タイマー回路内蔵制御信号生成部１０９にクロック信号が入力されてから一定時間経過しても次のクロック信号が入力されない場合、出力素子Ｎ_OＨ１０１とＮ_OＬ１０２のゲート電圧を低下させて、ＩＣの破壊を防ぐためのものである。

一方、図８は、従来のサステインドライバ回路の一例を示す等価回路図である。
この回路は、出力素子であるハイサイド側のｎ−ｃｈＩＧＢＴＮ_OＨ１１１と、ローサイド側のｎ−ｃｈＩＧＢＴＮ_OＬ１１２が、外部の高電位電源端子と接地端子の間に直列に接続され、いわゆるブートストラップ方式によるトーテムポール出力回路が構成されている。それぞれの出力素子、Ｎ_OＨ１１１とＮ_OＬ１１２のゲート端子は、ｐ−ｃｈＭＯＳＦＥＴとｎ−ｃｈＭＯＳＦＥＴが直列接続される駆動回路に接続される。

また、信頼性を向上させるため、ハイサイド側の制御電源電圧の過電圧を防ぎ、出力素子の誤動作および破壊を防止する制御回路が提案されている（たとえば、特許文献１参照）。この制御回路では、この制御電源電圧をクランプする装置としてバイポーラトランジスタ回路を過電圧保護に利用することで、制御回路の小型・低コスト化も図っている。

以下、駆動回路について説明する。
図９は、従来の駆動回路の基本回路を示した図である。
図に示した基本回路では、低耐圧であるｐ−ｃｈＭＯＳＦＥＴＰ_D１２１と、同じく低耐圧であるｎ−ｃｈＭＯＳＦＥＴＮ_D１２２のそれぞれのドレイン端子が接続されている。また、Ｐ_D１２１のソース端子は制御系電源ＶＤＤ１２３のプラス電極に接続され、Ｎ_D１２２のソース端子は制御系電源ＶＤＤ１２３のマイナス電極に接続されている。さらに、Ｐ_D１２１とＮ_D１２２のゲート端子は、相互に接続されるとともに、入力端子に接続している。一方、高耐圧の出力素子であるｎ−ｃｈＩＧＢＴＮ_O１２４のエミッタ端子は、制御系電源ＶＤＤ１２３のマイナス電極に接続され、Ｎ_O１２４のゲート端子は、抵抗Ｒ１２５を介してＰ_D１２１およびＮ_D１２２のドレイン端子に接続されている。そして、Ｎ_O１２４の出力端子であるコレクタ端子は、負荷などに接続される。なお、Ｎ_O１２４は、ｎ−ｃｈＭＯＳＦＥＴやＮＰＮトランジスタで構成されてもよい。また、Ｒ１２５は、回路上の特性によっては必要がない場合もある。

このような駆動回路では、入力端子がＨｉレベル（ＶＤＤ１２３のプラス電位）の場合、Ｐ_D１２１オフ、Ｎ_D１２２オンとなり、両素子のドレインはＬｏレベル（ＶＤＤ１２３のマイナス電位）となる。そして、これに接続されたＮ_O１２４のゲート電位もＬｏレベルとなるので、Ｎ_O１２４はオフ状態になる。この状態で別に設けられた高圧回路の高電位側にＮ_O１２４の出力端子を接続し、低電位側にＶＤＤ１２３のマイナス電極を接続すると、Ｎ_O１２４のコレクタ−エミッタ間には所望の高電圧が印加される。

次に、入力端子をＬｏレベルに切替えると、Ｎ_O１２４のゲート電位はＨｉレベルになりＮ_O１２４はオン状態となるので、高圧回路側から電流がコレクタに流れ込みエミッタから高圧回路に戻っていく。

特開２００５−１７５４５４号公報（図１）

上述のように、従来の駆動回路では、Ｎ_O１２４がオン状態の場合、高圧回路側からＮ_O１２４のコレクタに電流が流れ込み、エミッタから高圧回路側に戻っていく。
このように主電流が流れるとき、端子短絡などの異常がなければ、Ｎ_O１２４の出力端子の電圧は低下する。すると、Ｎ_O１２４のコレクタ−ゲート間の帰還容量の電荷を放出する電流が、Ｎ_O１２４コレクタ→高圧回路（出力素子を含む）→ＶＤＤ１２３のマイナス電極→ＶＤＤ１２３のプラス電極→Ｐ_D１２１→Ｎ_O１２４のゲートを通って流れる。この電流は、制御系電源ＶＤＤ１２３の電圧上昇をもたらす原因となるという問題点があった。

一般に、回路設計において、Ｐ_D１２１には、所定の時間内にＮ_O１２４のゲート充電を完了するのに十分な電流供給能力を与え、Ｒ１２５は、Ｐ_D１２１の供給電流や帰還容量からＮ_O１２４に流れ込む電流を緩和するように設定される。また、ＶＤＤ１２３の電圧は、プラズマディスプレイパネルのガス放電電流を低抵抗で通電できるように設定される。前述した軽負担時においても出力素子Ｎ_O１２４のゲート電圧を最大負荷時と同じ電圧で駆動するため、出力の電圧変化が激しく、出力素子Ｎ_O１２４の帰還容量を介してノイズが発生し、制御系電源ＶＤＤ１２３に過電圧がのることとなる。しかしながら、特許文献１に記載の対応策では、根本的な解決ができない。

また、上述のクロック信号が入力されてから一定時間経過しても次のクロック信号が入力されない場合に、出力素子のゲート電圧を低下させてＩＣの破壊を防ぐ手法では、ゲート電圧低下後は十分なガス放電電流を流すことができないので、プラズマディスプレイパネルの駆動方法に制約をもたらしてしまうという問題があった。

上記対策のために、回路構成を複雑にした例もあるが、コストアップや高集積化の妨げになるなど、一般的な回路に採用することは難しかった。
本発明はこのような点に鑑みてなされたものであり、回路構成を複雑にすることなく、過電圧から素子を保護することが可能な半導体回路、このような半導体回路を有したインバータ回路、ならびにこのような半導体回路を所定の半導体基板上に構成した半導体装置を提供することを目的とする。

本発明では、上記課題を解決するために、出力素子を成す半導体素子と前記半導体素子を駆動するための駆動回路とを有し、前記駆動回路の出力端子が前記半導体素子の制御端子に接続される半導体回路において、前記駆動回路の最終出力段の電源端子と前記最終出力段を除く部分の電源との間に配置される抵抗体と、前記駆動回路の前記電源端子に接続される第１端子と、前記半導体素子の基準端子に接続される第２端子と、当該素子を制御する第３端子を有する電圧制御型半導体素子と、を備え、前記電圧制御型半導体素子の前記第３端子は、前記半導体素子の高電位側端子に接続される、ことを特徴とする半導体回路、が提供される。

このような半導体回路によれば、出力素子を成す半導体素子を駆動するための駆動回路の最終出力段の電源端子と電源の間に抵抗体を配置する。また、駆動回路の電源端子と半導体素子の基準端子間に電圧制御型半導体素子を接続し、抵抗体の抵抗値を制御するための第３端子を半導体素子の動作に応じて相対的にダイナミックに変化する電位に接続する。これにより、半導体素子（出力素子）の出力電位に応じて、駆動回路に配置される抵抗体の抵抗値を自動的に変化させて駆動回路の電源電圧を制御する。

さらに、上記課題を解決するために、上記の半導体回路を有するインバータ回路およびこのような半導体回路が所定の半導体基板上に構成される半導体装置が提供され、駆動回路に配置された抵抗体と出力素子に接続する電圧制御型半導体素子が、出力素子の動作に応じてその抵抗体の抵抗値を変化させ、駆動回路の電源電圧を制御する。

本発明による半導体回路では、駆動回路に抵抗体を配置し、駆動回路の電源端子と出力素子を成す半導体素子の基準端子間に電圧制御型半導体素子を接続して、その半導体素子（出力素子）の出力電位に応じて抵抗体の抵抗値を自動的に変化させることにより、駆動回路の電源電圧を制御し、電源電圧の上昇を防止することができる。

このように、本発明の半導体回路によれば、簡単な回路構成で、ノイズ発生を抑制し、かつ異常時などに過電圧から素子を保護することが可能である。この結果、安価でかつ簡便な高信頼性の駆動回路の提供が可能となる。

また、上記の説明の本発明の半導体回路を少なくとも１組有したインバータ回路、および上記の半導体回路を所定の半導体基板上に構成した半導体装置でも同様に、出力素子の出力電位に応じて駆動回路の電源電圧を制御することによって、簡単な回路構成で、ノイズ発生の抑制と異常時の保護機能を備えることができる。この結果、安価でかつ簡便な高信頼性の駆動回路を備えたインバータ回路および半導体装置の提供が可能となる。

本発明の第１の実施の形態の半導体回路を示した回路図である。 第１の実施の形態の半導体回路をスキャンドライバＩＣに適用した回路の一例を示した回路図である。 第１の実施の形態の半導体回路をサステインドライバ回路に応用した回路の一例を示した回路図である。 第１の実施の形態の半導体回路をインバータ回路の出力駆動回路に応用した回路の一例を示した回路図である。 本発明の第２の実施の形態の半導体回路を示した回路図である。 第２の実施の形態の半導体回路をサステインドライバ回路に応用した回路の一例を示した回路図である。 従来のスキャンドライバＩＣの一例を示す回路図である。 従来のサステインドライバ回路の一例を示す等価回路図である。 従来の駆動回路の基本回路を示した図である。

以下、本発明の実施の形態を図面を参照して説明する。
本発明に係る半導体回路は、出力素子と、この出力素子を駆動するための駆動回路を備え、駆動回路の出力端子が出力素子の制御端子に接続される構成に、出力素子の出力電位に応じて、出力素子のゲート電位、または駆動回路の電源電圧を制御する電圧制御型半導体素子を設けた回路構成をとる。

以下、第１の実施の形態として、電圧制御型半導体素子によって出力素子のゲート電位を制御する回路構成について説明し、第２の実施の形態として電圧制御型半導体素子によって駆動回路の電源電圧を制御する回路構成について説明する。

まず、第１の実施の形態として、電圧制御型半導体素子を出力素子のゲート抵抗として機能させ、出力素子のゲート電位を制御する回路構成について、図面を参照して詳細に説明する。

図１は、本発明の第１の実施の形態の半導体回路を示した回路図である。
第１の実施の形態の半導体回路は、ｐ−ｃｈＭＯＳＦＥＴＰ_D２と、ｎ−ｃｈＭＯＳＦＥＴＮ_D３と、制御系電源ＶＤＤ４を有する駆動回路と、出力素子である高耐圧のｎ−ｃｈＩＢＧＴＮ_O５との間に、出力素子Ｎ_O５のゲート電位を制御する電圧制御型半導体素子Ｎ１が配置される構成をとる。

駆動回路を成す低耐圧のＰ_D２と、同じく低耐圧のＮ_D３は、それぞれのドレイン端子が接続されており、ゲート端子は、相互に接続されるとともに入力端子に接続している。また、Ｐ_D２のソース端子はＶＤＤ４のプラス電極に接続され、Ｎ_D３のソース端子はＶＤＤ４のマイナス電極に接続されている。

高耐圧の出力素子であるＮ_O５のエミッタ端子は、ＶＤＤ４のマイナス電極に接続され、Ｎ_O５のゲート端子は、抵抗Ｒ６を介してＰ_D２およびＮ_D３のドレイン端子に接続されている。そして、Ｎ_O５の出力端子であるコレクタ端子は、負荷などに接続される。Ｎ_O５のゲート電位の制御は、Ｎ_O５のエミッタ端子を基準に行われるので、Ｎ_O５のエミッタ端子がＮ_O５の基準端子となる。

以上の各部は、図９に示した従来の回路構成と同様である。第１の実施の形態では、このような回路構成に、Ｎｏ５のゲート電位を制御するＮ１を配置する。
高電圧で抵抗値を制御可能なＮ１は、ドレイン端子、ソース端子およびゲート端子の３端子を有している。ドレイン端子は、抵抗Ｒ６を介して出力素子Ｎ_O５のゲート端子（制御端子）に接続する。同時に、駆動回路側のＰ_D２およびＮ_D３のドレイン端子に接続される。Ｎ１のソース端子は、Ｎ_O５のエミッタ端子（基準端子）と、Ｎ_D３のソース端子に接続される。そして、Ｎ１のゲート端子は、Ｎ_O５の出力端子であるコレクタ端子に接続される。これにより、Ｎ１のゲート端子は、Ｎ_O５のスイッチング動作に応じてソース端子の電位との間の電位差が変化する電位（出力電位）に接続される。

ところで、別に設けられた高圧回路の高電位側に出力端子を接続し、低電位側にＶＤＤ４のマイナス電極を接続すると、Ｎ１のゲート端子を形成するゲート酸化膜には高電圧が付加される。そこで、Ｎ１は、厚膜ゲート酸化膜を有する低耐圧ＭＯＳＦＥＴ、あるいは接合型ＦＥＴを用いる。たとえば、５００ｎｍのゲート酸化膜を備えた低耐圧ＭＯＳＦＥＴの場合、使用上問題のない酸化膜に印加される電界強度を４ＭＶ／ｃｍとすると、２００Ｖのゲート電圧の印加に耐えることが可能である。なお、Ｎ１のドレイン−ソース間耐圧は、Ｐ_D２、Ｎ_D３と同程度でよい。また、Ｎ１のオン抵抗は、Ｐ_D２のそれと同等程度が必要である。また、Ｎ１のゲート酸化膜は５００ｎｍと厚いが高電圧を印加することができるので、オン抵抗はゲート酸化膜の薄い低耐圧のＮ_D３と同程度とできる。よって、占有面積もＮ_D３と同程度でよい。

このように、Ｎ１は高いゲート電圧で低いドレイン出力を制御する素子であり、一般的ではない。しかしながら、上記の条件を満たす素子の製造は、一般的なＣＭＯＳプロセスを適用することで可能である。たとえば、厚いゲート酸化膜は、半導体基板上に素子分離用などの形成に用いるＬＯＣＯＳ（Local Oxidation of Silicon）プロセスを用いて形成される。

以下、第１の実施の形態の半導体回路の動作について説明する。
入力端子がＨｉ（ＶＤＤ４のプラス電位）の場合、Ｐ_D２オフ、Ｎ_D３オンとなり、それぞれの素子のドレインはＬｏレベル（ＶＤＤ４のマイナス電位）となる。そして、これに接続されたＮ_O５のゲート電位もＬｏレベルとなるので、Ｎ_O５はオフ状態になる。この状態で別に設けられた高圧回路の高電位側にＮ_O５の出力端子を接続し、低電位側にＶＤＤ４のマイナス電極を接続すると、Ｎ_O５のコレクタ−エミッタ間には所望の高電圧が印加される。このとき、Ｎ１のゲート端子にはＮ_O５の出力端子と同じ高電圧が印加されるので、Ｎ１はオン状態となっている。

この状態で入力端子をＬｏレベルに切替えると、Ｎ_O５のゲート電位は上昇するが、すぐにはＨｉレベルにならない。このとき、Ｐ_D２はオン状態であり、Ｎ_O５の出力端子には未だ高電圧が印加されているので、Ｎ１もオン状態である。前述のようにＮ１とＰ_D２両素子のオン抵抗をほぼ同じに設定しているので、Ｎ_O５のゲート電位はＶＤＤ４の半分程度になる。この値をＮ_O５の閾値以上に設定しておけば、Ｎ_O５の電流駆動能力は低い状態ではあるが、オン状態となるので、高圧回路側から電流がコレクタに流れ込み、エミッタから高圧回路に戻っていく。Ｎ_O５の電流駆動能力を抑えているので、Ｎ_O５の出力端子の電圧は、相対的に穏やかに低下する。このようにＮ_O５の出力端子の電圧の低下に伴い、Ｎ１のゲート電圧が低下するので、同素子の抵抗値は上昇し、Ｎ_O５のゲート電圧も徐々に上昇する。

そして、Ｎ_O５の出力端子の電圧がＮ１の閾値以下になると、Ｎ１はオフ状態になる。このとき、Ｎ_O５のゲート電圧はＨｉレベルに達するので、Ｎ_O５は、十分な電流駆動能力の状態となる。

このように、従来と異なりＮ_O５の出力端子の電圧変化スピードが緩くなる分、Ｎ_O５のコレクタ−ゲート間の帰還容量の電荷を放出する放電電流のピーク値は低下するので、制御系電源ＶＤＤ４の電圧上昇は抑制される。

また、Ｎ１がオン状態である間は、帰還容量の放電電流は、Ｎ_O５のコレクタ→高圧回路→Ｎ１→Ｎ_O５のゲートへと流れる経路が存在するので、合わせて制御系電源ＶＤＤ４への悪影響を軽減できる。

さらに、仮にＮ_O５の出力端子が直接電源などにショートしていれば、Ｎ_O５の出力端子の電圧の低下は起こらないため、結果としてＮ_O５のゲート電位は低いままであり、Ｎ_O５の電流駆動能力は低い状態であるので、素子が破壊されにくい。

以上のように、第１の実施の形態の半導体回路によれば、簡単な回路構成で、帰還容量を介したノイズ発生を抑制し、かつ異常時などに過電圧から素子を保護することが可能である。

以下、第１の実施の形態をプラズマディスプレイのスキャンドライバＩＣと、サステインドライバ回路に適用した場合を説明する。
ところで、ＡＣ型プラズマディスプレイパネルの駆動において、ドライバ回路の動作状態は、高電圧が印加される出力素子と、大電流を流す必要のある出力素子は別々に構成される。つまり、ハイサイド素子に高電圧が印加されている場合に、ガス放電電流を流すための素子は、ローサイド素子である。高電圧が印加されている素子のゲート電圧は０Ｖで、一方、ガス放電電流を流す素子のゲート電圧は、スキャンＩＣの場合で主に５Ｖ、サステインドライバ回路の場合は主として１５Ｖである。

ガス放電が完了し、次のステップに移行するために、ゲート電圧が印加されていた素子の電圧を０Ｖに切替えた後に、高電圧が掛かっていた素子のゲート電圧を０Ｖから所定のゲート電圧に切替える。このとき、プラズマディスプレイパネルの電極電位が変化することで、次のガス放電状態にセッティングされる。ドライバ回路の出力素子は高電圧印加から低電圧（最終的には０Ｖ）に変化するが、このときに流れる電流は、パネル電極電位の変化に伴う容量電荷分のみであり、ガス放電時の最大電流に比べ、４分の１程度である。

図２は、第１の実施の形態の半導体回路をスキャンドライバＩＣに適用した回路の一例を示した回路図である。
この回路は、ハイレベル（Ｈｉ）側の出力素子Ｎ_OＨ１３と、ローレベル（Ｌｏ）側の出力素子Ｎ_OＬ１４と、出力素子Ｎ_OＨ１３を駆動する駆動回路を構成するｐ−ｃｈＭＯＳＦＥＴＰ_D１５、Ｐ_D１７と、ｎ−ｃｈＭＯＳＦＥＴＮ_D１６、Ｎ_D１８に、Ｎ_OＨ１３のゲート電位を制御する電圧制御型半導体素子ＮＨ１１と、Ｎ_OＬ１４のゲート電位を制御する電圧制御型半導体素子ＮＬ１２が配置される構成をとる。出力素子Ｎ_OＬ１４の駆動回路は制御信号生成部２２内に構成される。

出力素子である２つのｎ−ｃｈＩＢＧＴＮ_OＨ１３とＮ_OＬ１４は、高電位電源端子ＶＤＨ１９と接地端子ＧＮＤ２０の間に直列に接続される。
駆動回路を構成するＰ_D１５、Ｐ_D１７、Ｎ_D１６およびＮ_D１８は、制御信号生成部２２が出力する制御信号に応じて出力素子Ｎ_OＨ１３をオン、オフさせる。

高電圧で抵抗値を制御可能なＮＨ１１とＮＬ１２は、ゲート酸化膜の厚いｎ−ｃｈＭＯＳＦＥＴで構成される。ＮＨ１１は、ドレイン端子がＨｉ側のＮ_OＨ１３のゲート、ソース端子がインバータ出力Ｄｏ２１（Ｈｉ側のＮ_OＨ１３の基準端子であるエミッタ端子）、そしてゲート端子がＶＤＨ１９（Ｎ_OＨ１３の出力端子であるコレクタ端子）に接続されている。また、ＮＬ１２は、ドレイン端子がＬｏ側のＮ_OＬ１４のゲート、ソース端子がＧＮＤ２０（Ｎ_OＬ１４の基準端子であるエミッタ端子）、そしてゲート端子がＤｏ２１（Ｎ_OＬ１４の出力端子であるコレクタ端子）に接続されている。ＮＨ１１、ＮＬ１２には、たとえば、チャネル長Ｌ＝２μｍ、チャネル幅Ｗ＝４μｍのサイズで、閾値Ｖｔｈ＝１７．４Ｖ、ゲート電圧１００ＶのときのＭＯＳ抵抗Ｒｏｎ＝２．５ｋΩというような厚膜ｎ−ｃｈＭＯＳＦＥＴを用いる。

図１を用いて説明したように、インバータ出力Ｄｏ２１の電位の変化により、２つの出力素子、Ｈｉ側のＮ_OＨ１３とＬｏ側のＮ_OＬ１４に印加されるゲート電圧は個別にコントロールすることが可能である。また、出力短絡の異常が発生した場合は、Ｄｏ２１の電位が変化しないことで、該当する出力素子のゲート電圧は低い状態のままなので、破壊しにくくなる。

なお、ＮＨ１１およびＮＬ１２は小型でよいので、スキャンドライバＩＣのように多出力であっても、出力ごとに配置することができる。
図３は、第１の実施の形態の半導体回路をサステインドライバ回路に応用した回路の一例を示した回路図である。これは、図１に示した回路を２系統配置したブートストラップ回路の構成例である。

この回路は、Ｈｉ側の出力素子Ｎ_OＨ３４と、Ｎ_OＨ３４を駆動するｐ−ｃｈＭＯＳＦＥＴＰ_DＨ３２およびｎ−ｃｈＭＯＳＦＥＴＮ_DＨ３３、出力素子Ｎ_OＨ３４のゲート電位を制御するＮＨ３１で構成される系と、Ｌｏ側の出力素子Ｎ_OＬ３８と、Ｎ_OＬ３８を駆動するｐ−ｃｈＭＯＳＦＥＴＰ_DＬ３６およびｎ−ｃｈＭＯＳＦＥＴＮ_DＬ３７、出力素子Ｎ_OＬ３８のゲート電位を制御するＮＬ３５で構成される系の２系統が、レベルシフト回路３９の出力する制御信号に応じて、インバータ出力Ｄｏ３０の電位を制御している。

それぞれの系は、図１に示した構成と同様であり、Ｈｉ側のＮＨ３１は、ドレイン端子がＮ_OＨ３４のゲート、ソース端子がＤｏ３０、そしてゲート端子がＮ_OＨ３４のコレクタ端子に接続する。また、Ｌｏ側のＮＬ３５は、ドレイン端子がＮ_OＬ３８のゲート、ソース端子が接地端子（Ｎ_OＬ３８の基準端子であるエミッタ端子）、そしてゲート端子がＮ_OＬ３８の出力端子であるコレクタ端子に接続する。

ＮＨ３１およびＮＬ３５は、たとえば、チャネル長Ｌ＝２μｍ、チャネル幅Ｗ＝３００μｍのサイズで、閾値Ｖｔｈ＝１５．６Ｖ、ゲート電圧２００ＶのときのＭＯＳ抵抗Ｒｏｎ＝１２．５Ωというような厚膜ｎ−ｃｈＭＯＳＦＥＴで構成することができる。また、サイズは、Ｎ_DＨ３３、Ｎ_DＬ３７と同じとする。

このような回路では、図１を用いて説明したように、インバータ出力Ｄｏ３０の電位の変化により、２つの出力素子、Ｈｉ側のＮ_OＨ３４とＬｏ側のＮ_OＬ３８に印加されるゲート電圧は個別にコントロールすることが可能である。また、出力短絡の異常が発生した場合は、Ｄｏ３０の電位が変化しないことで、該当する出力素子のゲート電圧は低い状態のままなので、破壊しにくくなる。

なお、ＮＨ３１およびＮＬ３５は一般的な素子ではないので、図の一点鎖線で囲まれた領域（Ａ）、すなわち、出力素子を除く駆動部を１つの回路としてＩＣに組み込むとよい。ＩＣには、ＮＨ３１、ＮＬ３５のゲート端子を独立して設け、出力素子Ｎ_OＨ３４、Ｎ_OＬ３８に接続できるようにする。この場合、ＮＨ３１およびＮＬ３５のゲート端子を図のようにＮ_OＨ３４およびＮ_OＬ３８の出力端子であるコレクタ端子に接続すれば、本実施の形態の効果が得られる。場合により、それぞれのゲート端子を自身のソース電位側に接続すれば、従来の回路と同じように使用することもできる。

以上、第１の実施の形態の半導体回路について、プラズマディスプレイのスキャンドライバＩＣやサステインドライバ回路を例に示して説明した。実施の形態によれば、出力素子に高電圧が掛かっている状態では、駆動電流を絞ってノイズ発生を抑え、出力素子に低電圧しか掛からない状態で大電流を流すときには、十分な駆動動力を得ることが可能となる。このために追加する素子は、１系統に１個のみであり、かつ、制御は自動的に行われるので、煩雑な回路構成や制御方法を必要とせず、安価で簡便な半導体回路、インバータ回路および半導体装置を提供することができる。

また、この半導体回路は、一般的なパワー素子駆動回路にも応用することができる。一般的なパワー素子駆動回路において、基本的な出力素子の安全動作領域を考慮する場合、高電圧で大電流の領域では、素子の発熱が大であり、破壊しやすい。したがって、本発明に係る回路を応用すれば、比較的簡単に危険な動作領域を回避することが可能である。

図４は、第１の実施の形態の半導体回路をインバータ回路の出力駆動回路に応用した回路の一例を示した回路図である。図４は、一般的なモータ駆動に用いられるインバータ回路の出力駆動回路に第１の実施の形態の半導体回路を応用した例で、通常６００Ｖの３相電源にインバータの出力が接続される。図では、１相分を示している。

この回路は、図３と同様に、Ｈｉ側の出力素子Ｎ_OＨ４４と、Ｎ_OＨ４４を駆動するｐ−ｃｈＭＯＳＦＥＴＰ_DＨ４２およびｎ−ｃｈＭＯＳＦＥＴＮ_DＨ４３、出力素子Ｎ_OＨ４４のゲート電位を制御するＮＨ４１で構成される系と、Ｌｏ側の出力素子Ｎ_OＬ４８と、Ｎ_OＬ４８を駆動するｐ−ｃｈＭＯＳＦＥＴＰ_DＬ４６およびｎ−ｃｈＭＯＳＦＥＴＮ_DＬ４７、出力素子Ｎ_OＬ４８のゲート電位を制御するＮＬ４５で構成される系の２系統が、レベルシフト回路４９の出力する制御信号に応じて、インバータ出力Ｄｏ４０の電位を制御している。また、図３と異なり、ＮＨ４１、ＮＬ４５のゲート端子は、それぞれコンデンサＣＨ５１、ＣＬ５３の一端に接続される。ＣＨ５１、ＣＬ５３のもう一端は、出力素子Ｎ_OＨ４４の出力端子であるコレクタ端子、Ｎ_OＬ４８の出力端子であるコレクタ端子に接続されている。さらに、ＮＨ４１とＣＨ５１の接続部分には、ダイオードＤＨ５２のカソード端子が接続され、アノード端子はＮＨ４１のソース端子に接続される。同様に、ＮＬ４５とＣＬ５３の接続部分には、ダイオードＤＬ５４のカソード端子が接続され、アノード端子はＮＬ４５のソース端子に接続される。

図１の説明のように、ＮＨ４１、ＮＬ４５のゲート酸化膜を厚さが５００ｎｍとすると、約２００Ｖまでの印加に耐えることができる。この程度の厚さであれば、通常のＬＳＩのプロセス（たとえば、ＬＯＣＯＳ酸化膜など）で対応可能であるが、６００Ｖまで安定して印加できる膜厚を作りこむことは困難である。そこで、図４に示すように、ＣＨ５１、ＣＬ５３を追加してＮＨ４１、ＮＬ４５のゲート−ソースの容量と直列に接続して分圧することで、ＮＨ４１、ＮＬ４５のゲートに印加される電圧を抑えることができる。電源が６００Ｖの場合、ＣＨ５１、ＣＬ５３の容量は、ＮＨ４１、ＮＬ４５のゲート−ソース間容量の２分の１でよい。そうすることで、ＣＨ５１、ＣＬ５３には４００Ｖの電圧が印加され、ＮＨ４１、ＮＬ４５のゲート−ソース間電圧を２００Ｖに抑えることができる。ＤＨ５２、ＤＬ５４は、過電圧保護のために２００Ｖの耐圧があればよい。また、電流はほとんど流す必要がないので、小型でよい。

ＮＨ４１、ＮＬ４５の閾値が１５．６Ｖである場合、図４の回路では、出力素子Ｎ_OＨ４４、Ｎ_OＬ４８の出力電圧が１５．６Ｖ×３（倍）＝４６．８Ｖ以下になると、ＮＨ４１、ＮＬ４５がオフ状態となり、これらの素子の抵抗値が大きくなる。したがって、出力素子がオフ状態（６００Ｖ）からオン状態に移行する間、すなわち、出力素子の出力電圧（高電位側端子の電圧）が６００Ｖ〜４６．８Ｖの間は、ＮＨ４１、ＮＬ４５がオン状態となるので、その間ＮＨ４１、ＮＬ４５の抵抗は低く、この結果、出力素子を穏やかにオンすることが可能である。

以上のように、一般的なインバータ回路においても、本実施の形態の半導体回路によれば、比較的簡単に危険な動作領域を回避することが可能である。
次に、第２の実施の形態として、電圧制御型半導体素子によって駆動回路に設けられた抵抗体の抵抗値を制御させ、駆動回路の電源電圧を制御する回路構成について、図面を参照して詳細に説明する。

図５は、本発明の第２の実施の形態の半導体回路を示した回路図である。
第２の実施の形態の半導体回路では、第１の実施の形態と同様のｐ−ｃｈＭＯＳＦＥＴＰ_D６３と、ｎ−ｃｈＭＯＳＦＥＴＮ_D６４と、制御系電源ＶＤＤ６５を有する駆動回路と、出力素子である高耐圧のｎ−ｃｈＩＢＧＴＮ_O６６という回路構成に、Ｐ_D６３とＶＤＤ６５の間にダイオード６１を挿入し、ダイオード６１とＮ_O６６の間に電圧制御型半導体素子Ｎ６２が配置される。

ダイオード６１は、駆動回路の最終段の電源端子とＶＤＤ６５との間に配置され、アノード端子がＶＤＤ６５のプラス電位側に接続され、カソード端子がＰ_D６３のソース端子に接続される。ダイオード６１は、電流−電圧特性が非線形性を有する接合ダイオードなどで、ＶＤＤ６５の電源電圧を降下させる抵抗体として機能する。また、ダイオードの代わりに、電流−電圧特性が非線形性を有する抵抗を配置してもよい。

Ｎ６２は、第１の実施の形態と同様に、高電圧で制御可能な、たとえば、ｎ−ｃｈＭＯＳＦＥＴにより構成される。Ｎ６２は、ドレイン端子がダイオード６１のカソード端子、したがって、Ｐ_D６３のソース端子に接続され、ソース端子がＮ_O６６の基準端子であるエミッタ端子と、Ｎ_D６４のソース端子に接続される。そして、ゲート端子は、Ｎ_O６６の出力端子であるコレクタ端子に接続される。これにより、Ｎ６２のゲート端子は、Ｎ_O６６のスイッチング動作に応じてソース端子の電位との間の電位差が変化する電位（出力電位）に接続される。

入力端子がＨｉレベルの場合、Ｐ_D６３オフ、Ｎ_D６４オンとなり、これに接続されたＮ_O６６のゲート電位もＬｏレベルとなるので、Ｎ_O６６はオフ状態になる。この状態で別に設けられた高圧回路の高電位側にＮ_O６６の出力端子を接続し、低電位側にＶＤＤ６５のマイナス電極を接続すると、Ｎ_O６６のコレクタ−エミッタ間には所望の高電圧が印加される。このとき、Ｎ６２のゲート端子はオン状態となっている。

この状態で入力端子をＬｏレベルに切替えると、Ｐ_D６３はオン状態になり、Ｎ_O６６のゲート電位は上昇する。このとき、Ｎ_O６６の出力端子には未だ高電圧が印加されているので、Ｎ６２もオン状態であり、ダイオード６１の電圧降下分だけＮ_O６６のゲート電圧を低く抑えることができる。

また、仮にＮ_O６６の出力端子が直接電源などにショートしていれば、Ｎ_O６６の出力端子の電圧の低下は起こらないため、結果としてＮ_O６６のゲート電位は低いままであり、Ｎ_O６６の電流駆動能力も低い状態であるので、素子が破壊されにくい。

以上のように、第２の実施の形態の半導体回路によれば、簡単な回路構成で、帰還容量を介したノイズ発生を抑制し、かつ異常時などに過電圧から素子を保護することが可能である。

なお、ダイオード６１を共通とし、複数の出力段の駆動回路（Ｐ_D６３とＮ_D６４）と、Ｎ６２のドレイン端子をダイオード６１のカソード端子に接続する形態をとれば、複数の系のうち、１出力でも電位が高い状態にあるときには、残りの出力の駆動力も抑えることができる。

第２の実施の形態の半導体回路は、第１の実施の形態の半導体回路と同様に、プラズマディスプレイのスキャンドライバＩＣやサステインドライバ回路および一般的なインバータ回路に適用することができる。たとえば、図２に示したスキャンドライバＩＣでは、第２の実施の形態の半導体回路をＬｏ側に適用することができる。また、図３に示したサステインドライバ回路では、第２の実施の形態の半導体回路をＨｉ側、Ｌｏ側両方に適用することができる。

図６は、第２の実施の形態の半導体回路をサステインドライバ回路に応用した回路の一例を示した回路図である。これは、図３に示したサステインドライバ回路におけるＨｉ側のＮＨ３１の代わりにｎ型接合ＦＥＴＮＨ７１を配置し、Ｌｏ側のＮＬ３５の代わりに図５に示したようなダイオード（Ｄ）７２とｎ−ｃｈＭＯＳＦＥＴＮＬ７３を配置した回路構成の例である。図３と同じものには同じ番号を付し、説明は省略する。

ＮＨ７１は、ｎ−ｃｈ接合型ＦＥＴであり、ゲート電圧が低い（０Ｖ）の場合には低抵抗で、高い場合には高抵抗を示すので、ゲート端子はマイナス電位側に接続するとよい。図の例では、ゲート端子は、制御系電源ＶＤＤのマイナス電位側に接続されている。この素子の場合、先に示したｎ−ｃｈＭＯＳＦＥＴと異なり、通常時オンで、かつ完全にオフ状態になることはないが、同様の効果を得ることができる。

Ｄ７２とＮＬ７３を有するＬｏ側は、図５に示した回路構成と同じになっており、ＮＬ７３がオンすることで、Ｄ７２の電圧降下分だけＮ_OＬ３８のゲート電圧を低く抑えることができる。ここで、図５に示したようなダイオードをＨｉ側にも形成し、ＮＨ７１のドレイン端子をダイオードのカソード端子と接続する構成としてもよい。

なお、以上の第１の実施の形態もしくは第２の実施の形態の半導体回路、あるいは、この半導体回路が適用されたインバータ回路を少なくとも１組、同一半導体基板上に構成し、半導体装置として提供することができる。この半導体装置によっても、上記の第１の実施の形態もしくは第２の実施の形態の半導体回路と同様の効果を得ることができる。

また、半導体装置は、出力素子をのぞく半導体回路を少なくとも１組同一の半導体基板上に構成して電圧制御型半導体素子のゲート端子を独立して設け、別の半導体基板上に設けられた出力素子と接続する構成としてもよい。

１ 制御素子Ｎ（ｎ−ｃｈＭＯＳＦＥＴ）
２ 駆動回路の素子Ｐ_D（ｐ−ｃｈＭＯＳＦＥＴ）
３ 駆動回路の素子Ｎ_D（ｎ−ｃｈＭＯＳＦＥＴ）
４ 制御系電源ＶＤＤ
５ 出力素子Ｎ_O（ｎ-ｃｈＩＧＢＴ）
６ 抵抗Ｒ

Claims (8)

1. 出力素子を成す半導体素子と前記半導体素子を駆動するための駆動回路とを有し、前記駆動回路の出力端子が前記半導体素子の制御端子に接続される半導体回路において、
   前記駆動回路の最終出力段の電源端子と前記最終出力段を除く部分の電源との間に配置される抵抗体と、
   前記駆動回路の前記電源端子に接続される第１端子と、前記半導体素子の基準端子に接続される第２端子と、当該素子を制御する第３端子を有する電圧制御型半導体素子と、
   を備え、
   前記電圧制御型半導体素子の前記第３端子は、前記半導体素子の高電位側端子に接続される、
   ことを特徴とする半導体回路。
2. 前記電圧制御型半導体素子は、ＭＯＳＦＥＴであることを特徴とする請求項１記載の半導体回路。
3. 出力素子を成す第１半導体素子と前記第１半導体素子を駆動するための第１駆動回路と、前記第１半導体素子に直列に接続された第２半導体素子と、第１駆動回路に対してレベルシフトされていて前記第２半導体素子を駆動するための第２駆動回路とを有し、前記第１駆動回路の出力端子が前記第１半導体素子の制御端子に接続され、前記第２駆動回路の出力端子が前記第２半導体素子の制御端子に接続される半導体回路において、
   前記第１駆動回路の最終出力段の電源端子と前記最終出力段を除く部分の電源との間に配置される抵抗体と、
   前記第１駆動回路の前記電源端子に接続される第１端子と、前記第１半導体素子の基準端子に接続される第２端子と、前記第１半導体素子の高電位側端子に接続される第３端子を有する第１電圧制御型半導体素子と、
   前記第２半導体素子の制御端子に接続される第１端子と、前記第２半導体素子の基準端子に接続される第２端子と、前記第１半導体素子の基準端子に接続される第３端子とを有する第２電圧制御型半導体素子と、
   を備えていることを特徴とする半導体回路。
4. 前記第１電圧制御型半導体素子は、ＭＯＳＦＥＴであり、前記第２電圧制御型半導体素子は、接合型ＦＥＴであることを特徴とする請求項３記載の半導体回路。
5. 前記抵抗体は、電流−電圧特性が非線形性を有する素子であることを特徴とする請求項１記載の半導体回路。
6. 出力素子を成す半導体素子と前記半導体素子を駆動するための駆動回路とを有し、前記駆動回路の出力端子が前記半導体素子の制御端子に接続される半導体回路を有するインバータ回路において、
   前記駆動回路の最終出力段の電源端子と前記最終出力段を除く部分の電源との間に配置される抵抗体と、
   前記駆動回路の前記電源端子に接続される第１端子と、前記半導体素子の基準端子に接続される第２端子と、当該素子を制御する第３端子とを有する電圧制御型半導体素子と、
   を備え、
   前記電圧制御型半導体素子の前記第３端子は、前記半導体素子の高電位側端子に接続される、
   ことを特徴とするインバータ回路。
7. 出力端子が出力素子を成す半導体素子の制御端子に接続されて前記半導体素子を駆動するための駆動回路が所定の半導体基板上に構成された半導体装置において、
   前記駆動回路の最終出力段の電源端子と前記最終出力段を除く部分の電源との間に配置される抵抗体と、
   前記駆動回路の前記電源端子に接続される第１端子と、前記半導体素子の基準端子に接続される第２端子と、当該素子を制御する第３端子とを有する電圧制御型半導体素子と、
   を備え、
   前記電圧制御型半導体素子の前記第３端子は、前記半導体素子の高電位側端子に接続される、
   ことを特徴とする半導体装置。
8. 前記出力素子を成す前記半導体素子が前記所定の半導体基板とは別の半導体基板上に設けられており、
   前記第３端子は、前記所定の半導体基板に独立して設けられている、
   ことを特徴とする請求項７記載の半導体装置。

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