JPWO2015029293A1 - 半導体集積回路および複数の半導体集積回路を備えた電源制御システム - Google Patents

半導体集積回路および複数の半導体集積回路を備えた電源制御システム Download PDF

Info

Publication number
JPWO2015029293A1
JPWO2015029293A1 JP2015533943A JP2015533943A JPWO2015029293A1 JP WO2015029293 A1 JPWO2015029293 A1 JP WO2015029293A1 JP 2015533943 A JP2015533943 A JP 2015533943A JP 2015533943 A JP2015533943 A JP 2015533943A JP WO2015029293 A1 JPWO2015029293 A1 JP WO2015029293A1
Authority
JP
Japan
Prior art keywords
semiconductor integrated
power supply
voltage
integrated circuit
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015533943A
Other languages
English (en)
Inventor
岡島 吉則
吉則 岡島
一宮 敬弘
敬弘 一宮
田中 和久
和久 田中
谷山 昌之
昌之 谷山
英己 原山
英己 原山
谷戸 丈志
丈志 谷戸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Publication of JPWO2015029293A1 publication Critical patent/JPWO2015029293A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05FSYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10Regulating voltage or current
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26Power supply means, e.g. regulation thereof
    • G06F1/32Means for saving power
    • G06F1/3203Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234Power saving characterised by the action undertaken
    • G06F1/3296Power saving characterised by the action undertaken by lowering the supply or operating voltage
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02BCLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Control Of Voltage And Current In General (AREA)
  • Dc-Dc Converters (AREA)

Abstract

アナログ信号(Vfb)に応じた大きさの電源電圧(Vsrc)を生成する電源装置(5)から、当該電源電圧が供給される半導体集積回路(10)は、電源電圧を示す出力電圧信号(Sin)をアナログ信号として出力可能な出力部(24)と、出力部の出力インタフェースと同じ仕様の入力インタフェースを有し、当該半導体集積回路の外部から入力される、電圧を示す入力信号(Vin)を受信可能な入力部(26)と、入力信号と当該半導体集積回路の動作に必要な電圧を示す動作電圧情報とに基づいて、出力電圧信号(Sout)を生成する電圧制御回路(28)とを備えている。

Description

本開示は、半導体集積回路に関し、特に、1つの電源装置から複数の半導体集積回路に供給される電圧を制御する技術に関する。
近年、半導体集積回路の高性能化および高速化に伴い、消費電力が増加傾向にある一方で、低消費電力化の要求も大きくなってきている。
低消費電力化を実現する技術として、従来、半導体集積回路の内部回路に供給される電圧を動的に制御しているものがある(例えば、特許文献1参照)。
特許文献1には、複数の電源装置と複数の半導体集積回路とを1対1で設け、各半導体集積回路に供給される電圧を動的に制御する構成や、1つの電源装置を用いて、複数の半導体集積回路に供給される電圧を動的に制御する構成が開示されている。
国際公開WO2012/004935号
しかしながら、上述したように、複数の半導体集積回路にそれぞれ対応する電源装置を用いて電圧を制御する場合、コストが増大してしまう。一方、1つの電源装置から複数の半導体集積回路に供給される電圧を制御する場合、その電圧を決定するために、各半導体集積回路は互いにデータを送受信する必要がある。
具体的に、従来技術において、2つの半導体集積回路に供給される電圧を制御する場合、各半導体集積回路は、自身に必要な電圧を決定するために、相互にデータを送受信している。相互間におけるデータの送受信には、例えば、データを送受信するためのデータ信号線、およびデータの送受信タイミングを制御するための制御信号線が必要となる。この場合、各半導体集積回路には、電源装置と電圧を入出力する端子以外に、これらデータ信号線および制御信号線のそれぞれに対応する、少なくとも2つの端子が必要となるため、配線数や端子数を減らすことは困難である。換言すると、デバイス間の端子数を1つにすることは困難である。また、特許文献1には、3つ以上の半導体集積回路を用いた場合の構成については明記されておらず、より多くの半導体集積回路を接続する場合には、各半導体集積回路の端子数が増加するおそれがある。端子数が増加すると、半導体集積回路の面積およびコストが増大してしまう。
かかる点に鑑みて、本開示は、1つの電源装置から複数の半導体集積回路に供給される電源電圧を動的に制御する場合であっても、半導体集積回路の端子数が増加するのを抑制することを課題とする。
上記課題を解決するため本開示によって次のような解決手段を講じた。すなわち、アナログ信号に応じた大きさの電源電圧を生成する電源装置から、当該電源電圧が供給される半導体集積回路は、前記電源装置が出力すべき前記電源電圧を示す出力電圧信号を前記アナログ信号として出力可能な出力部と、前記出力部の出力インタフェースと同じ仕様の入力インタフェースを有し、当該半導体集積回路の外部から入力される、電圧を示す入力信号を受信可能な入力部と、前記入力信号と当該半導体集積回路の動作に必要な電圧を示す動作電圧情報とに基づいて、前記出力電圧信号を生成する電圧制御回路とを備えている。
これによると、電圧制御回路は、入力信号と動作電圧情報とに基づいて出力電圧信号を生成する。入力部は、外部から入力される入力信号を受信することができ、出力部は、出力電圧信号をアナログ信号として電源装置にフィードバックすることができる。そして、電源装置から半導体集積回路に、このアナログ信号に応じた大きさの電源電圧が供給されるため、半導体集積回路は好適な電源電圧で動作が可能となる。
ここで、上記半導体集積回路において、入力部の入力インタフェースおよび出力部の出力インタフェースは同じ仕様で構成される。したがって、入力部と出力部とを直接接続することが可能であり、すなわち、入力部は入力信号として、出力部から出力されるアナログ信号を受信可能である。
例えば、第1の半導体集積回路の出力部と第2の半導体集積回路の入力部とを接続して、1つの電源装置から、第1および第2の半導体集積回路に供給される電源電圧を動的に制御する場合、第2の半導体集積回路の入力部は、第1の半導体集積回路の出力部から出力されるアナログ信号を入力信号として受信可能である。このとき、第1の半導体集積回路から出力されるアナログ信号は、第1の半導体集積回路に供給されるべき電源電圧を示す。そして、第2の半導体集積回路は、第1の半導体集積回路に供給されるべき電源電圧を示すアナログ信号を自身の入力信号として受信し、この入力信号と自身の動作電圧情報とに基づいて、自身が出力すべきアナログ信号を決定することができる。
具体的に、第2の半導体集積回路は、第1の半導体集積回路からのアナログ信号および自身の動作電圧情報のうち好適な方を、自身のアナログ信号として電源装置にフィードバックすることができる。これによって、1つの電源装置から、これら半導体集積回路に供給される電源電圧を動的に制御することができる。しかも、第1および第2の半導体集積回路間における端子数は1つで済む。
つまり、単体の半導体集積回路において、入力信号を受信する端子と、アナログ信号を出力する端子と、電源装置から供給される電源電圧を受ける端子とが設けられていればよいため、端子数が少なくて済む。
これにより、複数の半導体集積回路を用いる場合であっても、各半導体集積回路の端子数が増加することがないため、半導体集積回路の省面積化および低コスト化を図ることができる。
電源制御システムは、複数の上記半導体集積回路と、1つの前記電源装置とを備え、前記複数の半導体集積回路のうち第1および第2の半導体集積回路について、前記第1の半導体集積回路の前記入力部は、当該第2の半導体集積回路の前記出力部に接続され、前記第1の半導体集積回路の前記出力部は、前記電源装置に接続されている。
これによると、端子数が少ない複数の半導体集積回路を用いた電源制御システムを実現することができるため、システム全体の面積を縮小することができるとともに、コストを低減することができる。
本開示によれば、1つの電源装置から複数の半導体集積回路に供給される電源電圧を動的に制御する場合であっても、半導体集積回路の端子数が増加するのを抑制することができる。
図1は、第1の実施形態に係る半導体集積回路の構成図である。 図2は、第2の実施形態に係る電源制御システムの構成図である。 図3は、第2の実施形態の変形例1に係る電源制御システムの構成図である。 図4は、第2の実施形態の変形例2に係る電源制御システムの構成図である。 図5は、第2の実施形態の変形例3に係る電源制御システムの構成図である。
<第1の実施形態>
図1は、第1の実施形態に係る半導体集積回路の構成図である。本実施形態に係る半導体集積回路10は、電源装置5から供給される電源電圧Vsrcを受けて動作する。
半導体集積回路10は、入力端子12と、内部配線14と、コア回路16と、電圧モニタ回路18と、プロセスモニタ回路20と、温度モニタ回路22と、出力部24と、入力部26と、電圧制御回路28と、端子30,32とを有する。
入力端子12は、電源装置5から出力される電源電圧Vsrcを受ける。内部配線14は、入力端子12に接続されており、半導体集積回路10の内部の各回路に、電源電圧Vsrcを分配する。これにより、半導体集積回路10内の各回路には、内部配線14の電圧である電圧Vddが供給される。
コア回路16は、電圧Vddを受けて動作する。コア回路16は、例えば、単一あるいは複数の論理回路素子で構成してもよく、単体のデバイスや複数のデバイスで構成してもよい。
電圧モニタ回路18は、内部配線14の電圧Vddをモニタし、電圧Vddを例えばデジタル値として電圧制御回路28に出力する。
プロセスモニタ回路20は、半導体集積回路10の動作に必要な最低限の電圧を出力する。例えば、プロセスモニタ回路20は、半導体集積回路10のプロセスのばらつき等による、プロセスの出来栄えに応じた電圧値をデジタル値で出力する。ここで、出来栄えとは、トランジスタの動作速度等のことである。
具体的に、プロセスモニタ回路20は、半導体集積回路10の起動時あるいは動作中において、コア回路16等のプロセスの出来栄えをモニタし、モニタ結果に応じた値を電圧制御回路28に出力する。
なお、プロセスモニタ回路20は、コア回路16の動作、すなわち半導体集積回路10の動作に必要な最低限の電圧を示す情報を出力できる構成であればよい。したがって、プロセスモニタ回路20は、プロセスの出来栄えに応じた固定値を、ハード的結線等によって予め記憶しておき、その固定値を電圧制御回路28に出力するような構成であってもよい。
温度モニタ回路22は、半導体集積回路10の温度として、例えば、コア回路16の温度をモニタし、モニタ結果に応じた電圧値を示すデジタル値を出力する。温度モニタ回路22は、温度と電圧値とが対応づけられたテーブルを有していてもよく、モニタした温度に対応する電圧値を電圧制御回路28に出力すればよい。
出力部24は、例えばD/A(digital to analog)コンバータで構成され、電圧制御回路28から出力される、デジタルの出力電圧信号Soutをアナログ信号Vfbに変換して電源装置5にフィードバック可能に構成されている。出力電圧信号Soutは、電源装置5から出力されるべき電圧を示す信号である。アナログ信号Vfbは、端子32から半導体集積回路10の外部に出力される。
電源装置5は、例えばステップダウンコンバータで構成される。より具体的には、本実施形態では、型番MP1472−C452あるいは型番MP2303ADN−C258などの電源装置5を用いることを想定している。したがって、アナログ信号Vfbは、型番MP1472−C452あるいは型番MP2303ADN−C258におけるFB端子のインタフェース仕様を満たす信号である。
なお、型番MP1472−C452のデータシートによると、FB端子へのフィードバック電圧の範囲は、0.900V〜0.946Vである。また、型番MP2303ADN−C258のデータシートによると、FB端子へのフィードバック電圧の範囲は、0.788V〜0.812Vである。このように、アナログ信号Vfbは、電源装置5にフィードバック可能な範囲内の電圧値を示す信号である。
電源装置5は、上述した型番のものに限られず、アナログ信号Vfbに応じた大きさの電源電圧Vsrcを生成して出力するような構成であればよい。
入力部26は、例えばA/D(analog to digital)コンバータで構成され、外部から端子30を介して入力される、電圧を示す入力信号Vinを受信可能である。また、入力部26は、出力部24の出力インタフェースと同じ仕様の入力インタフェースを有する。したがって、入力部26は、出力部24と直接接続することが可能であり、出力部24からのアナログ信号Vfbをそのまま受信可能に構成されている。入力部26は、アナログ信号Vfbなどの入力信号Vinを受信すると、その信号をデジタルの内部信号Sinに変換して電圧制御回路28に出力することが可能となっている。
なお、入力部26は、入力信号Vinを受信しない場合、動作しなくてもよく、内部信号Sinを出力しなくてもよい。
電圧制御回路28は、内部信号Sinと、半導体集積回路10の動作として、例えばコア回路16の動作に必要な電圧を示す動作電圧情報とに基づいて出力電圧信号Soutを生成し、出力部24に出力する。また、電圧制御回路28は、電圧モニタ回路18、プロセスモニタ回路20、および温度モニタ回路22のそれぞれの出力を比較して、当該比較結果として、動作電圧情報を生成するように構成されている。
例えば、電圧制御回路28は、電圧モニタ回路18の出力とプロセスモニタ回路20の出力とを比較し、値が高い方を、温度モニタ回路22の出力と比較して、その差分を動作電圧情報として算出する。また、電圧制御回路28は、内部信号Sinが入力される場合、内部信号Sinと動作電圧情報とを比較し、例えば値が高い方を出力電圧信号Soutとして出力する。一方、内部信号Sinが入力されない場合、電圧制御回路28は、動作電圧情報を出力電圧信号Soutとして出力すればよい。
なお、電圧制御回路28は、半導体集積回路10に実装される他の要素を考慮して動作電圧情報を生成してもよい。例えば、電圧制御回路28は、コア回路16の動作周波数、あるいは動作するコア回路16の数などを考慮して動作電圧情報を生成してもよい。
以上のように構成された半導体集積回路10の電圧制御動作について説明する。
電源装置5から電源電圧Vsrcが供給されると、半導体集積回路10内の各回路が動作を開始する。具体的に、温度モニタ回路22、プロセスモニタ回路20、および電圧モニタ回路18のそれぞれから、モニタ結果に応じた値が出力される。そして、これら回路からの出力に基づいて、電圧制御回路28は、コア回路16の動作に必要な電圧である動作電圧情報を生成する。
そして、電圧制御回路28は、動作電圧情報と入力部26からの内部信号Sinとを比較して、当該比較結果として、電源装置5が出力すべき電圧を示す出力電圧信号Soutを生成して出力する。なお、本実施形態では、内部信号Sinは入力されなくてもよく、この場合、電圧制御回路28は、動作電圧情報を出力電圧信号Soutとして出力すればよい。
出力部24は、出力電圧信号Soutをアナログ信号Vfbに変換して電源装置5にフィードバックする。これにより、電源装置5は、アナログ信号Vfbに応じた大きさの電源電圧Vsrcを出力するようになる。
以上、本実施形態に係る半導体集積回路10によると、比較的簡単な構成で、動的な電圧制御が可能となる。また、半導体集積回路10は、入力端子12および端子30,32の3つの端子を有していればよいため、端子数が少なくて済む。
ここで、本実施形態に係る半導体集積回路10の入力部26の入力インタフェースと出力部24の出力インタフェースとは同じ仕様であるため、入力部26は出力部24から出力されるアナログ信号Vfbを受信可能である。したがって、1つの電源装置5から複数の半導体集積回路10に供給される電源電圧Vsrcを動的に制御する場合であっても、各半導体集積回路10の端子数が少なくて済むため、各半導体集積回路10の面積およびコストを低減することができる。
以下、1つの電源装置から複数の半導体集積回路に供給される電源電圧を動的に制御する場合について説明する。
<第2の実施形態>
図2は、第2の実施形態に係る電源制御システムの構成図である。本実施形態に係る電源制御システム1は、図1の2つの半導体集積回路10_1,10_2で1つの電源装置5を共有する場合の構成例である。なお、簡略化のために、図2では、図1に示す、内部配線14、コア回路16、電圧モニタ回路18、プロセスモニタ回路20および温度モニタ回路22を省略している。
電源制御システム1において、半導体集積回路10_1の出力部24と半導体集積回路10_2の入力部26とは接続されている。したがって、半導体集積回路10_2の入力部26は、半導体集積回路10_1の出力部24からのアナログ信号Vfbを入力信号Vinとして受信する。これは、半導体集積回路10_2の入力部26と半導体集積回路10_1の出力部24とが同じプロトコルで通信可能、つまり、各半導体集積回路10_1,10_2における入力部26および出力部24の入出力インタフェースが同じ仕様であることを意味する。
半導体集積回路10_2の出力部24は、電源装置5に接続されている。これにより、2つの半導体集積回路10_1,10_2で1つの電源装置5を共有する場合において、電源電圧Vsrcの動的なフィードバック制御が可能となる。
次に、本実施形態に係る電源制御システム1における電圧制御動作について説明する。
半導体集積回路10_1,10_2のコア回路16には、例えば約1.1Vの電圧Vddが供給されており、この状態から、電源電圧Vsrcがフィードバック制御されるとする。
具体的に、半導体集積回路10_1の入力部26は入力信号Vinを受信しないため、内部信号Sinは出力されない。したがって、半導体集積回路10_1の電圧制御回路28は、動作電圧情報を出力電圧信号Soutとして出力する。電圧制御回路28は、例えば、図示しない各モニタ回路の出力に基づいて、現時点での電圧Vddよりも0.12V高い電圧が必要であると判断した場合、電圧Vddを0.12V上げることを示す動作電圧情報を出力電圧信号Soutとして出力する。
そして、半導体集積回路10_1の出力部24は出力電圧信号Soutをアナログ信号Vfbに変換して、半導体集積回路10_2に出力する。つまり、半導体集積回路10_1からは、動作電圧情報が示す値と同じ値のアナログ信号Vfbが出力されることになる。
半導体集積回路10_2の入力部26は、半導体集積回路10_1からのアナログ信号Vfbを入力信号Vinとして受信し、内部信号Sinを出力する。半導体集積回路10_2において、電圧制御回路28は、内部信号Sinと動作電圧情報とを比較し、その比較結果を出力電圧信号Soutとして出力する。電圧制御回路28は、例えば、現時点での電圧Vddよりも0.11V高い電圧が必要であることを示す動作電圧情報を生成した場合、動作電圧情報が示す値よりも内部信号Sinが示す値(つまり、半導体集積回路10_1のアナログ信号Vfbが示す値)の方が大きいため、内部信号Sinを出力電圧信号Soutとして出力する。
そして、半導体集積回路10_2の出力部24は、出力電圧信号Soutをアナログ信号Vfbに変換して電源装置5にフィードバックする。
これにより、電源装置5から各半導体集積回路10_1,10_2に供給される電源電圧Vsrcが、好適に、かつ動的に制御される。
以上、本実施形態によると、半導体集積回路10_1,10_2において、入力部26の入力インタフェースおよび出力部24の出力インタフェースが同じ仕様であるため、これらを直接接続することができる。したがって、デバイス間には、単方向通信を行うための端子30,32が1つだけ設けられていればよく、双方向通信は不要である。つまり、各半導体集積回路10_1,10_2は、電源装置5から供給される電源電圧Vsrcを受ける入力端子12と、入力信号Vinを受ける端子30と、アナログ信号Vfbを出力する端子32とを有していればよいため、比較的簡単な構成の、端子数が少ない半導体集積回路を実現することができる。
これにより、各半導体集積回路10_1,10_2の省面積化および低コスト化を図ることができ、結果として、電源制御システム1全体の面積の増大を抑制することができ、かつコストを低減することができる。
−変形例1−
図3は、第2の実施形態の変形例1に係る電源制御システムの構成図である。本変形例に係る電源制御システム1は、n個(nは3以上の整数)の半導体集積回路10_1〜10_nをチェーン状、すなわち縦続接続した場合の構成例である。
具体的に、後段の半導体集積回路10_2,10_3,…,10_nの入力部26は、それぞれ、前段の半導体集積回路10_1,10_2,…,10_n−1の出力部24に接続されている。したがって、後段の半導体集積回路10_2,10_3,…,10_nの入力部26は、それぞれ、前段の半導体集積回路10_1,10_2,…,10_n−1から出力されるアナログ信号Vfbを入力信号Vinとして受信する。
そして、最終段の半導体集積回路10_nの出力部24は電源装置5に接続されている。
本変形例に係る電源制御システム1では、n個の半導体集積回路10_1〜10_nはそれぞれ、前段の半導体集積回路10_1,10_2,…,10_n−1からのアナログ信号Vfb(つまり、自身が受信する入力信号Vin)および自身が生成する動作電圧情報のうち好適な方を出力すればよい。これにより、各半導体集積回路10_1〜10_nに最適な電源電圧Vsrcが供給されるようになる。
以上、本変形例に係る電源制御システム1によると、初段の半導体集積回路10_1から最終段の半導体集積回路10_nに向かって単方向通信を行う構成によって、1つの電源装置5を共有することができる。これにより、各半導体集積回路10_1〜10_nに適した電源電圧Vsrcの動的なフィードバック制御が可能となる。
また、本変形例では、半導体集積回路の数にかかわらず、各半導体集積回路10_1〜10_nのそれぞれの端子数は同じであるため、各半導体集積回路10_1〜10_nの面積や形状を均一化しやすくなり、電源制御システム1のレイアウトが容易となる。
なお、本変形例では、最終段の半導体集積回路10_nの出力部24が電源装置5に接続されているが、初段以外の半導体集積回路10_2〜10_n−1のいずれかが電源装置5に接続されていてもよい。例えば、半導体集積回路10_5〜10_nの動作電圧範囲が、半導体集積回路10_1〜10_4よりも広く、電圧制御が、半導体集積回路10_1〜10_4に適するようになされていれば問題ないような場合には、半導体集積回路10_4の出力部24が電源装置5に接続されてもよい。
また、この場合、半導体集積回路10_5〜10_nには、電源装置5へのフィードバック電圧を参照して、自回路の動作周波数を決定するような回路が実装されていてもよい。
以上から、必ずしも最終段の半導体集積回路10_nが電源装置5に接続される必要はない。
−変形例2−
図4は、第2の実施形態の変形例2に係る電源制御システムの構成図である。本変形例に係る電源制御システム1は、図1の3つの半導体集積回路10_1〜10_3で1つの電源装置5を共有する場合の構成例である。
電源制御システム1は、3つの半導体集積回路10_1〜10_3がツリー状に接続されて構成される。具体的に、半導体集積回路10_1,10_2は、ツリーにおける葉(子)ノードに位置し、半導体集積回路10_3は、ツリーにおける根(親)ノードに位置する。
ツリー状に接続された複数の半導体集積回路10_1〜10_3において、子ノードを有するノード、つまり、親ノードに位置する半導体集積回路10_3には、その子ノードの数に応じた数の入力部26および端子30が設けられている。
電源制御システム1において、半導体集積回路10_3の入力部26は、半導体集積回路10_1,10_2の出力部24とそれぞれ接続されており、半導体集積回路10_1,10_2のそれぞれから出力されるアナログ信号Vfbを受信する。
半導体集積回路10_3の出力部24は、電源装置5に接続されている。
以上のように構成された電源制御システム1における電圧制御動作について説明する。
半導体集積回路10_1,10_2の入力部26は、入力信号Vinを受信しないため、半導体集積回路10_1,10_2の電圧制御回路28は、動作電圧情報を出力電圧信号Soutとして出力する。
半導体集積回路10_1,10_2の出力部24は、自身の出力電圧信号Soutをアナログ信号Vfbに変換して半導体集積回路10_3に出力する。
半導体集積回路10_3のそれぞれの入力部26は、半導体集積回路10_1,10_2から出力されたアナログ信号Vfbを、それぞれに対応する端子30を介して受信し、内部信号Sinを出力する。
半導体集積回路10_3において、電圧制御回路28は、2つの内部信号Sinと、動作電圧情報とを比較し、例えば、これらのうち値が最も高いものを出力電圧信号Soutとして出力する。
例えば、半導体集積回路10_1の出力に対応する内部信号Sinが電源電圧Vsrcを0.11V上げることを示し、半導体集積回路10_2の出力に対応する内部信号Sinが電源電圧Vsrcを0.12V上げることを示し、動作電圧情報が電源電圧Vsrcを0.09V上げることを示す場合、電圧制御回路28は、半導体集積回路10_2の出力に対応する内部信号Sinを出力電圧信号Soutとして出力すればよい。
以上、本変形例のように、複数の半導体集積回路10_1〜10_3をツリー状に接続して電源制御システム1を構成してもよい。
−変形例3−
図5は、第2の実施形態の変形例3に係る電源制御システムの構成図である。本変形例に係る電源制御システム1は、n個(nは4以上の整数)の半導体集積回路10_1〜10_nをツリー状に接続した場合の構成例である。
具体的に、子ノードに位置する半導体集積回路10_1〜10_n−1の出力部24は、親ノードに位置する半導体集積回路10_nの入力部26に接続されている。そして、半導体集積回路10_nの出力部24は電源装置5に接続されている。また、半導体集積回路10_nの入力部26および端子30の数は、その子ノードの数と等しい。
本変形例では、半導体集積回路10_nの電圧制御回路28は、半導体集積回路10_1〜10_n−1のそれぞれに対応する内部信号Sinのうち、例えば、値が最も高いものと自身の動作電圧情報とを比較してもよい。
なお、本変形例において、電源制御システム1は、葉ノードに位置する半導体集積回路から根ノードに位置する半導体集積回路に向かって単方向通信を行うことで、1つの電源装置5を共有するような構成であればよい。したがって、中間ノードに位置する半導体集積回路が接続されていてもよい。また、葉ノード以外のノードに位置するいずれかの半導体集積回路が電源装置5に接続されていてもよい。
例えば、任意の1つの中間ノードおよびその子ノードに位置する第1の半導体集積回路群の動作電圧範囲が、その他の第2の半導体集積回路群の動作電圧範囲と異なり、電圧制御が、第1の半導体集積回路群に適するようになされていれば問題ないような場合には、
上記中間ノードに位置する半導体集積回路の出力部24が電源装置5に接続されていてもよい。
また、この場合、第2の半導体集積回路群には、電源装置5へのフィードバック電圧を参照して、自回路の動作周波数を決定するような回路が実装されていてもよい。
以上から、必ずしも親ノードに位置する半導体集積回路10_nが電源装置5に接続される必要はない。
また、上記各実施形態において、半導体集積回路10,10_1〜10_nは、電圧モニタ回路18、プロセスモニタ回路20、および温度モニタ回路22の全てを備えている必要はなく、自身の動作に必要な電圧を取得することができる構成を有していればよい。
また、上記各実施形態において、各半導体集積回路は、出力電圧信号Soutの値である電圧値を算出してから、実際に出力電圧信号Soutを変化させるまでのタイミングを調整可能な機能を有していてもよい。例えば、内部タイマなどにより時間を計測することによって、あるいは、異なる遅延量を持つ複数の遅延パスを切り替えることなどによって、上記タイミングの調整を実現してもよい。
このような機能により、例えば、電源装置5に近い半導体集積回路ほど、出力電圧信号Soutを変化させるまでの時間を短くすることができる。これにより、各半導体集積回路において、最適な電圧値が算出されてから電源装置5に実際にフィードバックされるまでの時間の、半導体集積回路間のばらつきを少なくすることができる。
さらに、それぞれの半導体集積回路の処理内容により、一旦算出された最適な電圧値が有効である時間が異なる場合は、その時間に基づいて、出力電圧信号Soutを変化させるまでのタイミングを調整してもよい。
本開示に係る半導体集積回路は、配線数および端子数が少なくて済むため、半導体集積回路や電源制御システムの省面積化および低コスト化に有用である。
1 電源制御システム
5 電源装置
10,10_1〜10_n 半導体集積回路
12 入力端子
14 内部配線
18 電圧モニタ回路
20 プロセスモニタ回路
22 温度モニタ回路
24 出力部
26 入力部
28 電圧制御回路
Sin 内部信号
Sout 出力電圧信号
Vfb アナログ信号
Vin 入力信号
Vsrc 電源電圧

Claims (11)

  1. アナログ信号に応じた大きさの電源電圧を生成する電源装置から、当該電源電圧が供給される半導体集積回路であって、
    前記電源装置が出力すべき前記電源電圧を示す出力電圧信号を前記アナログ信号として出力可能な出力部と、
    前記出力部の出力インタフェースと同じ仕様の入力インタフェースを有し、当該半導体集積回路の外部から入力される、電圧を示す入力信号を受信可能な入力部と、
    前記入力信号と当該半導体集積回路の動作に必要な電圧を示す動作電圧情報とに基づいて、前記出力電圧信号を生成する電圧制御回路とを備えている
    ことを特徴とする半導体集積回路。
  2. 請求項1の半導体集積回路において、
    前記電源電圧を受ける入力端子と、
    前記入力端子に接続され、当該半導体集積回路内部の各部に前記電源電圧を分配する内部配線とを備え、
    前記電圧制御回路は、前記内部配線の電圧に基づいて前記動作電圧情報を生成する
    ことを特徴とする半導体集積回路。
  3. 請求項2の半導体集積回路において、
    前記内部配線の電圧をモニタする電圧モニタ回路を備え、
    前記電圧制御回路は、前記電圧モニタ回路のモニタ結果に基づいて前記動作電圧情報を生成する
    ことを特徴とする半導体集積回路。
  4. 請求項1の半導体集積回路において、
    当該半導体集積回路のプロセスをモニタするプロセスモニタ回路を備え、
    前記電圧制御回路は、前記プロセスモニタ回路のモニタ結果に基づいて前記動作電圧情報を生成する
    ことを特徴とする半導体集積回路。
  5. 請求項1の半導体集積回路において、
    当該半導体集積回路の温度をモニタする温度モニタ回路を備え、
    前記電圧制御回路は、前記温度モニタ回路のモニタ結果に基づいて前記動作電圧情報を生成する
    ことを特徴とする半導体集積回路。
  6. 請求項1乃至5のうちいずれか1つの半導体集積回路において、
    前記入力部は、アナログの前記入力信号をデジタルの内部信号に変換して出力するものであり、
    前記出力部は、デジタルの前記出力電圧信号を前記アナログ信号に変換して出力するものであり、
    前記電圧制御回路は、前記内部信号とデジタルの前記動作電圧情報とを比較し、当該比較結果を前記出力電圧信号として出力する
    ことを特徴とする半導体集積回路。
  7. 請求項1の複数の半導体集積回路と、
    1つの前記電源装置とを備えた電源制御システムであって、
    前記複数の半導体集積回路のうち第1および第2の半導体集積回路について、
    前記第1の半導体集積回路の前記入力部は、前記第2の半導体集積回路の前記出力部に接続され、
    前記第1の半導体集積回路の前記出力部は、前記電源装置に接続されている
    ことを特徴とする電源制御システム。
  8. 請求項7の電源制御システムにおいて、
    前記複数の半導体集積回路は縦続接続されており、
    後段の前記半導体集積回路の前記入力部は、前段の前記半導体集積回路の前記出力部に接続され、かつ当該出力部から出力された前記アナログ信号を前記入力信号として受信し、
    初段以外のいずれか1つの前記半導体集積回路の前記出力部は、前記電源装置に接続されている
    ことを特徴とする電源制御システム。
  9. 請求項8の電源制御システムにおいて、
    最終段の前記半導体集積回路の前記出力部は、前記電源装置に接続されている
    ことを特徴とする電源制御システム。
  10. 請求項7の電源制御システムにおいて、
    前記複数の半導体集積回路はツリー状に接続されており、
    葉ノード以外のノードに位置する前記半導体集積回路の前記入力部は、当該ノードの子ノードに位置する前記半導体集積回路の前記出力部に接続され、かつ当該出力部から出力された前記アナログ信号を前記入力信号として受信し、
    葉ノード以外のいずれか1つのノードに位置する前記半導体集積回路の前記出力部は、前記電源装置に接続されており、
    子ノードを有するノードに位置する前記半導体集積回路は、当該子ノードの数に応じた数の前記入力部を有する
    ことを特徴とする電源制御システム。
  11. 請求項10の電源制御システムにおいて、
    根ノードに位置する前記半導体集積回路の前記出力部は、前記電源装置に接続されている
    ことを特徴とする電源制御システム。
JP2015533943A 2013-08-27 2014-06-24 半導体集積回路および複数の半導体集積回路を備えた電源制御システム Pending JPWO2015029293A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013175415 2013-08-27
JP2013175415 2013-08-27
PCT/JP2014/003386 WO2015029293A1 (ja) 2013-08-27 2014-06-24 半導体集積回路および複数の半導体集積回路を備えた電源制御システム

Publications (1)

Publication Number Publication Date
JPWO2015029293A1 true JPWO2015029293A1 (ja) 2017-03-02

Family

ID=52585893

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015533943A Pending JPWO2015029293A1 (ja) 2013-08-27 2014-06-24 半導体集積回路および複数の半導体集積回路を備えた電源制御システム

Country Status (3)

Country Link
US (2) US9766640B2 (ja)
JP (1) JPWO2015029293A1 (ja)
WO (1) WO2015029293A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11416050B2 (en) * 2017-05-08 2022-08-16 Octavo Systems Llc Component communications in system-in-package systems
KR102211122B1 (ko) 2018-12-20 2021-02-02 삼성전자주식회사 스토리지 장치 및 스토리지 시스템
US11747843B1 (en) * 2022-04-11 2023-09-05 Micron Technology, Inc. Power supply voltage drop compensation

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06175738A (ja) * 1992-12-09 1994-06-24 Hitachi Ltd 電圧調整方式及び電圧マージン試験方式
JP2009165250A (ja) * 2007-12-28 2009-07-23 Panasonic Electric Works Co Ltd 直流配電システム
JP2011238741A (ja) * 2010-05-10 2011-11-24 Renesas Electronics Corp 半導体集積回路及びそれを備えた電圧制御装置
WO2012004935A1 (ja) * 2010-07-08 2012-01-12 パナソニック株式会社 半導体集積回路およびそれを備えた電子機器
JPWO2010109956A1 (ja) * 2009-03-27 2012-09-27 株式会社日立製作所 蓄電装置
JP2013200858A (ja) * 2012-03-23 2013-10-03 Lsi Corp シリアル・インターフェースを使用した適応電圧スケーリング

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9541604B2 (en) * 2013-04-29 2017-01-10 Ge Intelligent Platforms, Inc. Loop powered isolated contact input circuit and method for operating the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06175738A (ja) * 1992-12-09 1994-06-24 Hitachi Ltd 電圧調整方式及び電圧マージン試験方式
JP2009165250A (ja) * 2007-12-28 2009-07-23 Panasonic Electric Works Co Ltd 直流配電システム
JPWO2010109956A1 (ja) * 2009-03-27 2012-09-27 株式会社日立製作所 蓄電装置
JP2011238741A (ja) * 2010-05-10 2011-11-24 Renesas Electronics Corp 半導体集積回路及びそれを備えた電圧制御装置
WO2012004935A1 (ja) * 2010-07-08 2012-01-12 パナソニック株式会社 半導体集積回路およびそれを備えた電子機器
JP2013200858A (ja) * 2012-03-23 2013-10-03 Lsi Corp シリアル・インターフェースを使用した適応電圧スケーリング

Also Published As

Publication number Publication date
US9766640B2 (en) 2017-09-19
US20170336816A1 (en) 2017-11-23
WO2015029293A1 (ja) 2015-03-05
US20160179111A1 (en) 2016-06-23
US9880572B2 (en) 2018-01-30

Similar Documents

Publication Publication Date Title
US10587250B2 (en) Current-starving in tunable-length delay (TLD) circuits employable in adaptive clock distribution (ACD) systems for compensating supply voltage droops in integrated circuits (ICs)
TWI590068B (zh) 可重組態傳輸器
JP2019517763A (ja) 供給電圧ドループを低減し電力消費を最小限にするように供給電圧を調整するための適応型電圧変調回路
US20170185125A1 (en) Electronic device
US8179181B2 (en) Power-mode-aware clock tree and synthesis method thereof
JP6872016B2 (ja) 車両制御装置
US9880572B2 (en) Semiconductor integrated circuit and power supply control system provided with a plurality of semiconductor integrated circuits
US9948186B2 (en) Master-slave digital voltage regulators
US7619396B2 (en) Thermal dissipation improved power supply arrangement and control method thereof
KR20130032505A (ko) 반도체 시스템
CN108897711B (zh) 应用于两线制总线的模拟前端装置
US20160132071A1 (en) Clock tree circuit and memory controller
KR101052284B1 (ko) 파워 시퀀스/클록 타이밍 제어 장치
US20080201584A1 (en) Semiconductor intergrated circuit and method for controlling semiconductor intergrated circuit
JP6950187B2 (ja) 回路装置、電子機器及びケーブルハーネス
JP2010142077A (ja) 多並列電源装置
WO2017156838A1 (zh) 液晶面板驱动系统中的切角电路
KR20130122924A (ko) Avs 마스터 슬레이브
US10148446B2 (en) Electronic device and method for supplying power over ethernet
CN108767967B (zh) 一种通信设备、电源模块及其处理方法
US9344789B2 (en) Digital microphone interface supporting multiple microphones
KR20100125964A (ko) 전원공급장치 및 상기 전원공급장치를 이용하는 초음파 시스템
WO2014024263A1 (ja) クロック分配回路
US10037012B2 (en) Power supply device, power supply control method for the same, and recording medium
KR101387981B1 (ko) PoE(Power over Ethernet)를 이용하여 전력을 제공하기 위한 방법, 장치, 시스템 및 컴퓨터 판독 가능한 기록 매체

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170510

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180911

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190305

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190424

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190924

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200331