KR20100071406A - 반도체 소자의 형성 방법 - Google Patents

반도체 소자의 형성 방법 Download PDF

Info

Publication number
KR20100071406A
KR20100071406A KR1020080130110A KR20080130110A KR20100071406A KR 20100071406 A KR20100071406 A KR 20100071406A KR 1020080130110 A KR1020080130110 A KR 1020080130110A KR 20080130110 A KR20080130110 A KR 20080130110A KR 20100071406 A KR20100071406 A KR 20100071406A
Authority
KR
South Korea
Prior art keywords
forming
insulating film
film
layer
semiconductor substrate
Prior art date
Application number
KR1020080130110A
Other languages
English (en)
Other versions
KR101060694B1 (ko
Inventor
황창선
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080130110A priority Critical patent/KR101060694B1/ko
Publication of KR20100071406A publication Critical patent/KR20100071406A/ko
Application granted granted Critical
Publication of KR101060694B1 publication Critical patent/KR101060694B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 반도체 소자의 형성 방법은 반도체 기판 상의 수직형 필라 사이에 이온주입영역을 형성하고, 상기 이온주입영역에 제 1 트렌치를 형성하고, 전체 표면에 제 1 절연막을 형성하고, 상기 이온주입영역이 분리되도록 상기 반도체 기판을 식각하여 매립 비트라인을 형성하고, 상기 매립 비트라인이 노출되지 않도록 층간절연막을 형성하고, 상기 제 1 절연막을 제거하여 제 2 트렌치를 형성하고, 상기 2 트렌치가 매립되도록 전체 상부에 금속층을 형성한 후 열처리하여 상기 매립 비트라인에 실리사이드층을 형성하고, 상기 금속층을 제거하여 제 3 트렌치를 형성한 후, 상기 제 3 트렌치가 매립되도록 제 2 절연막을 형성함으로써, 매립 비트라인 영역에 실리사이드층을 형성하여 매립 비트라인의 저항이 증가되지 않도록 하는 효과를 제공한다.
수직형 트랜지스터

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 수직형 트랜지스터의 형성 방법에 관한 것이다.
반도체 소자의 집적도가 향상되면서 한정된 영역에 더 많은 소자를 형성하기 위하여 트랜지스터 크기가 감소되면서 트랜지스터의 채널 길이가 감소되고 있다.
트랜지스터의 채널 길이 감소에 따른 단채널 효과(short channel effect: SCE)와 같은 현상으로 인하여 유발되는 반도체 소자의 오작동을 방지하기 위하여 상대적으로 채널 길이를 증가시킬 수 있는 수직형 트랜지스터 기술이 개발되었다.
수직형 트랜지스터는 한정된 영역에 기가 비트(giga bit) 수준의 트랜지스터를 집적하는데 적합하도록 수평형 채널 구조에서 수직형 채널 구조를 갖으며 수직형 채널 구조를 둘러싸는 써라운딩 게이트(surrounding gate) 전극 구조를 포함한다.
이러한 수직형 트랜지스터는 소자 면적 감소에도 일정한 채널 길이를 유지할 수 있기 때문에 단채널 효과와 같은 문제점을 해결하는데 매우 효과적이며, 특히 써라운딩 게이트는 제어력(gate controllability)을 극대화할 수 있어 단채널 효과 뿐만 아니라 전류가 흐르는 면적을 증가시켜 우수한 전류 특성을 제공할 수 있다.
또한, 한정된 영역에 집적도를 증가시키기 위하여 수직형 트랜지스터는 높은 종횡비(high aspect ratio)를 갖는 가늘고 긴 구조가 요구되기 때문에 반도체 기판 내에 한정되는 필라(pillar)를 포함한다.
종래 기술에 따른 수직형 트랜지스터의 형성 방법을 간단히 살펴보면 다음과 같다.
먼저, 활성영역을 정의하는 마스크를 이용한 사진 식각 공정으로 반도체 기판을 식각하여 수직형 필라를 형성한다. 그 다음, 수직형 필라를 감싸는 써라운드 게이트를 형성하고, 써라운드 게이트 사이의 반도체 기판에 불순물을 주입하여 비트라인 불순물 영역을 형성한다. 그 다음, 써라운드 게이트 사이의 반도체 기판을 식각하여 분리된 매립 비트라인(Buried bitline,BBL)을 형성한다. 이때, 반도체 기판의 식각 깊이는 비트라인 불순물 영역의 깊이 이상이 되어야 한다. 즉, 매립 비트라인 간의 단락을 방지하기 위해서는 반도체 기판을 상당히 깊게 식각해야 한다.
이와 같이 반도체 기판을 상당히 깊게 식각하는 경우 불순물 이온 주입 공정에 의해 접합 영역과 게이트의 중첩마진이 줄어들어 저항(Rs)이 증가되거나, 매립 비트라인의 절대적 부피를 감소시켜 매립 비트라인의 저항이 증가되는 문제점이 있다.
또한, 매립 비트라인 형성 시 실리콘 기판에 직접 고농도의 이온주입 공정을 수행하게 되면 불순물의 확산으로 인해 바디 플로팅 현상이 유발되어 트랜지스터의 성능이 저하되고, 이를 방지하기 위한 이온주입 공정시 도핑 농도를 감소시키면 매 립 비트라인의 저항이 증가되는 문제점이 있다.
본 발명은 수직형 트랜지스터의 형성 방법에 있어서, 매립 비트라인의 저항을 줄이기 위하여 도핑 농도를 증가시켜 이온주입하는 경우 바디 플로팅 현상이 유발되어 트랜지스터의 성능이 저하되는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 형성 방법은 반도체 기판 상의 수직형 필라 사이에 이온주입영역을 형성하는 단계와 상기 이온주입영역에 제 1 트렌치를 형성하는 단계와 전체 표면에 제 1 절연막을 형성하는 단계와 상기 이온주입영역이 분리되도록 상기 반도체 기판을 식각하여 매립 비트라인을 형성하는 단계와 상기 매립 비트라인이 노출되지 않도록 층간절연막을 형성하는 단계와 상기 제 1 절연막을 제거하여 제 2 트렌치를 형성하는 단계와 상기 2 트렌치가 매립되도록 전체 상부에 금속층을 형성한 후 열처리하여 상기 매립 비트라인에 실리사이드층을 형성하는 단계와 상기 금속층을 제거하여 제 3 트렌치를 형성하는 단계 및 상기 제 3 트렌치가 매립되도록 제 2 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 수직형 필라 사이에 이온주입영역을 형성하는 단계는 상기 반도체 기판 상부에 패드산화막 및 하드마스크층을 형성하는 단계와 상기 하드마스크층 상부에 활성영역을 정의하는 감광막 패턴을 형성하는 단계와 상기 감광막 패턴을 식각마스크로 상기 하드마스크층, 상기 패드산화막 및 상기 반도체 기판을 식각하여 상기 수직형 필라를 형성하는 단계 및 상기 수직형 필라 사이의 상기 반도체 기 판에 이온주입하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 이온주입영역을 형성하는 단계 이후, 상기 반도체 기판을 산화시켜 상기 수직형 필라 측벽 및 상기 반도체 기판의 상부에 버퍼산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 트렌치를 형성하는 단계는 전체 표면에 절연막을 형성하는 단계와 상기 절연막에 대한 전면식각공정으로 절연막 스페이서를 형성하는 단계 및 상기 절연막 스페이서를 식각마스크로 상기 이온주입영역을 식각하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 절연막은 산화막인 것을 특징으로 한다.
그리고, 상기 제 1 절연막은 질화막인 것을 특징으로 한다.
또한, 상기 매립 비트라인을 형성하는 단계는 상기 제 2 스페이서 절연막 상부에 희생절연막을 형성하는 단계와 상기 희생절연막 상부에 상기 매립 비트라인을 정의하는 감광막패턴을 형성하는 단계와 상기 감광막패턴을 식각마스크로 상기 희생절연막, 상기 이온주입영역 및 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 금속층은 티타늄 또는 코발트인 것을 특징으로 한다.
또한, 상기 매립 비트라인에 실리사이드층을 형성하는 단계는 600℃ 내지 950℃의 온도로 열처리하는 것을 특징으로 한다.
그리고, 상기 제 2 절연막을 형성하는 단계 이후, 상기 버퍼산화막의 측벽에 게이트 절연막을 형성하는 단계와 상기 게이트 절연막 측벽에 써라운드 게이트를 형성하는 단계 및 상기 써라운드 게이트를 연결하는 다마신 워드라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 써라운드 게이트 및 상기 다마신 워드라인은 티타늄 질화(TiN)막, 탄탈륨 질화(TaN)막과 티타늄 질화(TiN)막의 적층구조 및 티타늄 질화(TiN)막과 텅스텐(W)막의 적층구조로 이루어진 일군으로부터 선택된 어느 하나인 것을 특징으로 한다.
본 발명은 수직형 트랜지스터의 형성 방법에 있어서, 매립 비트라인 영역에실리사이드층을 형성하여 매립 비트라인의 저항을 감소시키는 효과를 제공한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로
한다.
도 1a 내지 도 1m은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(100) 상부에 패드산화막 패턴(102), 제 1 하드마스크층 패턴(104) 및 제 2 하드마스크층 패턴(106)을 형성한다. 이때, 패드산화막 패턴(102), 제 1 하드마스크층 패턴(104) 및 제 2 하드마스크층 패턴(106)은 도 1a에는 도시되어 있지 않지만 반도체 기판(100) 상부에 패드산화막, 제 1 하드마스크층 및 제 2 하드마스크층을 형성한 후 활성영역을 정의하는 감광막 패턴을 형성하고 감광막 패턴을 식각마스크로 제 2 하드마스크층, 제 1 하드마스크 층 및 패드산화막을 식각하여 형성한다. 또한, 제 2 하드마스크층 상부에는 하드마스크층이 더 형성될 수 있고, 후속공정에서 필라(108)를 형성하면서 제 2 하드마스크층 상부에 형성된 하드마스크층은 제거될 수 있다.
그 다음 도 1b에 도시된 바와 같이, 제 2 하드마스크층 패턴(106), 제 1 하드마스크층 패턴(104) 및 패드산화막 패턴(102)을 식각마스크로 상기 반도체 기판(100)을 식각하여 필라(108)를 형성한다.
그 다음 도 1c에 도시된 바와 같이, 반도체 기판(100)을 산화시켜 필라(108) 및 반도체 기판(100) 표면에 버퍼 산화막(110)을 형성하고, 반도체 기판(100)에 불순물을 주입하여 매립 비트라인을 형성하기 위한 이온주입영역(112)을 형성한 후, 전체 상부에 게이트용 스페이서 산화막(114)을 증착한다.
그 다음 도 1d에 도시된 바와 같이, 게이트용 스페이서 산화막(114)에 대하여 전면식각을 수행하되, 과도식각하여 반도체 기판(100)의 이온주입영역(112)에 트렌치를 형성하여 후속 공정에서 실리사이드층(126)이 형성될 부분의 단차를 형성한다. 이때, 게이트용 스페이서 산화막(114)에 대한 전면식각으로 제 2 하드마스크층 패턴(106) 상부의 게이트용 스페이서 산화막(114)이 식각되어 필라(108), 패드 산화막(102), 제 1 하드마스크층 패턴(104), 제 2 하드마스크층 패턴(106)의 측벽에만 게이트용 스페이서 산화막(114)이 남게 된다.
그 다음 도 1e에 도시된 바와 같이, 전면에 게이트용 스페이서 질화막(116)을 형성한다.
그 다음 도 1f에 도시된 바와 같이, 전체 상부에 층간절연막(118)을 형성한 후 평탄화식각공정을 수행하여 층간절연막(118)을 평탄화시킨 후, 평탄화된 층간절연막(118) 상부에 감광막(미도시)을 도포한 후 노광 및 현상공정을 수행하여 매립 비트라인을 정의하는 감광막 패턴(120)을 형성한다.
그 다음 도 1g에 도시된 바와 같이, 감광막 패턴(120)을 식각마스크로 층간절연막(118) 및 반도체 기판(100)의 트렌치 저부를 식각하되, 이온주입영역(112)이 분리되도록 이온주입영역(112) 저부의 반도체 기판(100)까지 식각함으로써 매립 비트라인(112a)을 형성한다.
그 다음 도 1h에 도시된 바와 같이, 전체 상부에 층간절연막(122)를 형성한 후 반도체 기판(100) 내에 형성된 매립 비트라인(112a)과 평탄화되도록 층간절연막(122)을 식각한다. 이때, 층간절연막(122)을 식각하면서 제 2 하드마스크층 패턴(106) 및 그 상부에 형성된 게이트용 스페이서 질화막(116)이 함께 식각되어 제 1 하드마스크층 패턴(104)의 상부가 노출된다. 따라서, 게이트용 스페이서 질화막(116) 하부는 매립 비트라인(112a)과 층간절연막(122)에 의해 둘러싸여진 형태가 된다.
그 다음 도 1i에 도시된 바와 같이, 게이트용 스페이서 질화막(116)을 제거한다. 따라서, 층간절연막(122)와 매립 비트라인(112a) 사이에 게이트용 스페이서 질화막(116)가 제거된 영역에는 트렌치(115)가 형성된다.
그 다음 도 1j에 도시된 바와 같이, 전체 상부에 금속층(124)을 형성한다. 이때, 금속층(124)은 상술한 트렌치(115)에 매립되도록 형성된다. 그리고, 금속층(124)은 티타늄(Ti) 또는 코발트(Co)인 것이 바람직하다. 이어서, 열처리 공정을 수행하여 금속층(124)과 매립 비트라인(112a)이 접하는 부분에 매립 비트라인(112a)이 실리사이드화된 실리사이드층(126)을 형성한다. 이때, 열처리 온도는 600℃ 내지 950℃인 것이 바람직하다. 이와 같이 매립 비트라인(112a)에 실리사이드층(126)을 형성함으로써 매립 비트라인(112a)의 저항을 감소시킬 수 있다.
그 다음 도 1k에 도시된 바와 같이, 금속층(124)을 제거한다. 이때, 필라(108), 패드 산화막(102) 및 제 1 하드마스크층 패턴(104)의 측벽에 남아있던 게이트용 스페이서 산화막(114)이 함께 제거된다. 따라서, 게이트용 스페이서 산화막(114)이 제거된 영역에는 트렌치(127)가 형성된다.
그 다음 도 1l에 도시된 바와 같이, 전체 상부에 층간절연막(128)을 형성한다. 이때, 층간절연막(128)은 상술한 트렌치(127)가 매립되도록 형성한다. 이 후, 층간절연막(122)과 평탄화되도록 층간절연막(128)을 식각한다.
그 다음 도 1m에 도시된 바와 같이, 버퍼 산화막(110), 패드산화막(102), 제 1 하드마스크층 패턴(104) 및 층간절연막(122) 표면에 게이트 절연막(130)을 형성한 후 전면식각하여 버퍼 산화막(110)의 주위를 둘러싸도록 형성한다. 이때, 게이트 절연막(130)은 산화막인 것이 바람직하다.
이어서, 게이트 절연막(108) 측벽에 써라운드 게이트(132)을 형성한다. 이때, 써라운드 게이트(132)는 티타늄 질화(TiN)막, 탄탈륨 질화(TaN)막과 티타늄 질화(TiN)막의 적층구조 및 티타늄 질화(TiN)막과 텅스텐(W)막의 적층구조로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다.
이어서, 이웃하는 써라운드 게이트(132)를 연결하는 다마신 워드라인(134)을 형성한다. 이때, 다마신 워드라인(134)도 써라운드 게이트(132)와 동일한 물질로 형성되는 것이 바람직하다.
상술한 바와 같이 본원발명의 반도체 소자의 형성 방법은 매립 비트라인에 접속되도록 금속층을 형성한 후 열처리하여, 매립 비트라인에 실리사이드층을 형성하여 매립 비트라인의 저항을 감소시킬 수 있다.
도 1a 내지 도 1m은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.

Claims (11)

  1. 반도체 기판 상의 수직형 필라 사이에 이온주입영역을 형성하는 단계;
    상기 이온주입영역에 제 1 트렌치를 형성하는 단계;
    전체 표면에 제 1 절연막을 형성하는 단계;
    상기 이온주입영역이 분리되도록 상기 반도체 기판을 식각하여 매립 비트라인을 형성하는 단계;
    상기 매립 비트라인이 노출되지 않도록 층간절연막을 형성하는 단계;
    상기 제 1 절연막을 제거하여 제 2 트렌치를 형성하는 단계;
    상기 2 트렌치가 매립되도록 전체 상부에 금속층을 형성한 후 열처리하여 상기 매립 비트라인에 실리사이드층을 형성하는 단계;
    상기 금속층을 제거하여 제 3 트렌치를 형성하는 단계; 및
    상기 제 3 트렌치가 매립되도록 제 2 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1항에 있어서,
    상기 수직형 필라 사이에 이온주입영역을 형성하는 단계는
    상기 반도체 기판 상부에 패드산화막 및 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상부에 활성영역을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 상기 하드마스크층, 상기 패드산화막 및 상기 반도체 기판을 식각하여 상기 수직형 필라를 형성하는 단계; 및
    상기 수직형 필라 사이의 상기 반도체 기판에 이온주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1항에 있어서,
    상기 이온주입영역을 형성하는 단계 이후,
    상기 반도체 기판을 산화시켜 상기 수직형 필라 측벽 및 상기 반도체 기판의 상부에 버퍼산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 1항에 있어서,
    상기 제 1 트렌치를 형성하는 단계는
    전체 표면에 절연막을 형성하는 단계;
    상기 절연막에 대한 전면식각공정으로 절연막 스페이서를 형성하는 단계; 및
    상기 절연막 스페이서를 식각마스크로 상기 이온주입영역을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 4항에 있어서,
    상기 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 1항에 있어서,
    상기 제 1 절연막은 질화막인 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 1항에 있어서,
    상기 매립 비트라인을 형성하는 단계는
    상기 제 2 스페이서 절연막 상부에 희생절연막을 형성하는 단계;
    상기 희생절연막 상부에 상기 매립 비트라인을 정의하는 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각마스크로 상기 희생절연막, 상기 이온주입영역 및 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제 1항에 있어서,
    상기 금속층은 티타늄 또는 코발트인 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제 1항에 있어서,
    상기 매립 비트라인에 실리사이드층을 형성하는 단계는
    600℃ 내지 950℃의 온도로 열처리하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 3항에 있어서,
    상기 제 2 절연막을 형성하는 단계 이후,
    상기 버퍼산화막의 측벽에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 측벽에 써라운드 게이트를 형성하는 단계; 및
    상기 써라운드 게이트를 연결하는 다마신 워드라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제 10항에 있어서,
    상기 써라운드 게이트 및 상기 다마신 워드라인은
    티타늄 질화(TiN)막, 탄탈륨 질화(TaN)막과 티타늄 질화(TiN)막의 적층구조 및 티타늄 질화(TiN)막과 텅스텐(W)막의 적층구조로 이루어진 일군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 형성 방법.
KR1020080130110A 2008-12-19 2008-12-19 반도체 소자의 형성 방법 KR101060694B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080130110A KR101060694B1 (ko) 2008-12-19 2008-12-19 반도체 소자의 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080130110A KR101060694B1 (ko) 2008-12-19 2008-12-19 반도체 소자의 형성 방법

Publications (2)

Publication Number Publication Date
KR20100071406A true KR20100071406A (ko) 2010-06-29
KR101060694B1 KR101060694B1 (ko) 2011-08-31

Family

ID=42368912

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080130110A KR101060694B1 (ko) 2008-12-19 2008-12-19 반도체 소자의 형성 방법

Country Status (1)

Country Link
KR (1) KR101060694B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8455339B2 (en) 2010-07-07 2013-06-04 Hynix Semiconductor Inc. Method for fabricating semiconductor device with side junction
US8481431B2 (en) 2011-02-15 2013-07-09 SK Hynix Inc. Method for opening one-side contact region of vertical transistor and method for fabricating one-side junction region using the same
US8609491B2 (en) 2010-12-30 2013-12-17 Hynix Semiconductor Inc. Method for fabricating semiconductor device with buried bit lines
US9431402B2 (en) 2011-12-27 2016-08-30 Hynix Semiconductor Inc. Semiconductor device having buried bit line and method for fabricating the same
CN111785631A (zh) * 2019-04-03 2020-10-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其形成方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102356743B1 (ko) * 2013-11-29 2022-01-28 삼성디스플레이 주식회사 표시 장치

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8455339B2 (en) 2010-07-07 2013-06-04 Hynix Semiconductor Inc. Method for fabricating semiconductor device with side junction
US8609491B2 (en) 2010-12-30 2013-12-17 Hynix Semiconductor Inc. Method for fabricating semiconductor device with buried bit lines
US8481431B2 (en) 2011-02-15 2013-07-09 SK Hynix Inc. Method for opening one-side contact region of vertical transistor and method for fabricating one-side junction region using the same
US9431402B2 (en) 2011-12-27 2016-08-30 Hynix Semiconductor Inc. Semiconductor device having buried bit line and method for fabricating the same
CN111785631A (zh) * 2019-04-03 2020-10-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其形成方法
CN111785631B (zh) * 2019-04-03 2023-10-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其形成方法

Also Published As

Publication number Publication date
KR101060694B1 (ko) 2011-08-31

Similar Documents

Publication Publication Date Title
US7858477B2 (en) Forming a buried bit line in a bulb-shaped trench
US7675112B2 (en) Semiconductor device with a surrounded channel transistor
US20070170522A1 (en) Semiconductor device and method for fabricating the same
KR100924197B1 (ko) 반도체 소자 및 그 제조 방법
KR101060694B1 (ko) 반도체 소자의 형성 방법
US7923329B2 (en) Method for manufacturing a semiconductor device
TWI582841B (zh) 製造電晶體閘極之方法及包含電晶體閘極之半導體裝置
US20110165747A1 (en) Semiconductor apparatus and fabrication method thereof
US7432199B2 (en) Method of fabricating semiconductor device having reduced contact resistance
KR100702302B1 (ko) 반도체 소자의 제조 방법
US7354827B2 (en) Transistor having asymmetric channel region, semiconductor device including the same, and method of fabricating semiconductor device including the same
KR101129867B1 (ko) 반도체 소자의 제조 방법
KR101060692B1 (ko) 반도체 소자의 형성 방법
US6130121A (en) Method for fabricating a transistor
KR101024771B1 (ko) 매립 워드라인을 갖는 반도체 소자 및 그 제조 방법
KR101110545B1 (ko) 반도체 소자 및 그 제조 방법
KR20110010383A (ko) 반도체 소자의 형성 방법
KR100586553B1 (ko) 반도체 소자의 게이트 및 이의 형성 방법
KR20080029266A (ko) 반도체 소자의 제조방법
KR20120122640A (ko) 반도체장치 제조방법
KR101087782B1 (ko) 반도체 소자 및 그 제조 방법
KR100574487B1 (ko) 반도체소자의 ｍｏｓ 트랜지스터 제조방법
KR100835471B1 (ko) 반도체소자의 제조방법
KR100533395B1 (ko) 버티컬 트랜지스터 제조방법
KR100606952B1 (ko) 반도체 소자의 트랜지스터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee