JPH0536753B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はデイジタル論理機能を遂行する装置さ
らに具体的には装置のテストを容易にする装置を
有するプログラム可能論理装置（PLA）の如き
装置に関する。 ［従来技法の説明］ 本発明に関連する比較的新しい装置は1983年５
月発行のIBM Journal of Reseach and
Developmentに開示されている。 論理及び／もしくは記憶装置をテストする周知
の方法ではテストを受けている装置に既知の入力
が、印加され、装置の出力が正しい出力と比較さ
れている。内部記憶装置が状態数を増倍しない様
に装置が設計されている限り装置は入力信号の一
意的組み合わせによつて決定される多数の状態を
有するものと考えられる。従つて装置があまり複
雑でない限り、すべての可能な状態をもれなくテ
ストする事が可能である。 しかしながら複雑な装置は状態の数が多過ぎる
ので、ことごとくテストをするのは困難である。
極めて複雑な装置をテストする一つの技法におい
ては、ランダムなテスト信号が入力端子に印加さ
れる。装置のいくつかの信号点における信号が符
号回路に印加され、これ符号回路がすべての先行
する信号の論理関数であるビツト・シーケンスを
発生する。この符号回路は装置の一部として含ま
せる事が出来る。そし符号回路の出力が欠陥のな
い装置の予想された出力と一致しない場合には、
装置は廃棄される。 テスト信号は、アルゴリズムに従つてプロセツ
サによつて発生される乱数であるという意味でラ
ンダムである。又テスト信号は、一部のテストが
もれなく行なわれる事を保証するという基準にも
とづいて選択されている場合もランダムと呼ばれ
る。例えば、各ゲートへの入力へのすべてが上昇
及び降下していない場合でも、各ゲートが開か
れ、又閉ざされる事を保証する様なテスト入力が
選択され得る。 装置の一つの状態では、各ゲートでは故障が明
らかになるが、他の状態では明らかにならない。
一例としてＡ及びＢなる２入力だけを有するOR
反転ゲートを考える。入力Ａが上昇している様な
テストを考えると、出力は入力Ｂの論理値にかか
わらず、降下するのが正しい。かりに入力Ｂが故
障でずつと上昇もしくは降下されつぱなしであつ
ても上述のテストではこの様な故障は、テストで
あれ実際の動作中であれ検出されない。勿論入力
Ｂの故障は入力Ａが降下し且つ入力Ｂが上昇して
いる第２のテスト状態並びに入力Ａ及びＢが共に
降下している第３のテスト状態をつくる事によつ
て発見される。複雑な装置においてはこの簡単な
例で行なわれた様なすべての可能なテストを行う
事は出来ない。 装置に２つもしくはそれ以上の故障個所がある
場合には、ランダム・テストでは一つの故障個所
が他の故障個所を覆いかくしてしまう（マスク）
事もあり得る。この結果、テストされていない故
障個所に基づくエラーが実際の動作において発生
することがある。本発明の目的はテスト中にこれ
等の故障がより容易に発見され得る新しい改良回
路を与える事にある。 論理装置はしばしば冗長な素子を含む。冗長な
素子は通常の動作には悪い影響を与えないが、テ
スト中に故障がマスクされ、従つて検出されず、
しかも通常の動作中に誤りを生ずる可能性があ
る。本発明に従えば冗長な素子によつてマスクさ
れる様な場おに改良されたランダム・テストを可
能とする新しいPLAが与えられる。 本発明は特にPLAもしくは類似の装置のラン
ダム・テストの改良に向けられるものである。
PLAは周知であるが、後に概略的な説明が与え
られる。 ［本発明の概要］ 本発明に従えばランダム・テスト方法によつて
より容易にテスト可能なPLA（より一般的には論
理装置）が与えられる。ランダム・テスト信号自
体は通常のものであるが、新しいPLAの態様を
利用する様に修正されたものであり得る。 本発明の一つの態様に従えば、PLAの複数の
入力線は通常の動作のため付勢されるように制御
されるか、テストのために選択されたセグメント
のみが付勢され得る様に制御され得る。以下説明
される特定の実施例では、セグメントは入力線の
１／４とする。入力線を分割する事によつて、テ
ストを受けているセグメントは、そのテストのた
めに付勢されていないセグメント中の故障から分
離される。従つてこの分割によつて故障はテスト
中により容易に検出可能になる。 本発明の第２の態様に従えば、装置の入力線と
出力線に相互接続する積項の線を選択的に付勢す
る装置が与えられる。 入力分割回路及び積項線付勢回路を制御するた
めにランダム信号を印加するための装置が与えら
れる。従つて、ランダム・テスト・データは装置
のランダムに定められたセクシヨンに印加され
る。本発明の好ましい実施例においてはランダ
ム・セクシヨンは単一の積項線及び数本の入力線
を有する。 ［好ましい実施例］ 1.符号の説明 通常のPLAをテストする際にどの様にして故
障がマスクされるか、そして本発明のPLAでは
どの様にして故障がマスクされないかを説明する
ために、特定の型の装置及び勿論全く任意である
特定の電圧極性を有する特定のPLAの例につい
て考える。信号線の２値状態は任意に上昇、及び
降下もしくは夫々１及び０と呼び、対応するスイ
ツチ動作も上昇及び降下と呼ぶ事にする。装置の
電位の見地からは降下は装置の基準電圧にある事
を上昇はＶは表わされた正の電圧にある事を示し
ている。この様な例及び用語には色々存在する事
は容易に明らかであろう。 2.通常の特徴−第１図及び第２図− 第１図はブロツク形でAND配列体１２、OR配
列体１４、１ビツトもしくは２ビツト分割装置１
５及び出力バツフア１６を示している。第２図で
代表的な論理入力Ａ及びＢは解読装置１７（分割
装置１５の一部）の素子１８乃至２１に導入さ
れ、これ等の入力の論理関数がAND配列体１２
の列に沿つて延びる入力線２２，２３及び２４に
印加される。図面は同様にOR配列体１４中の列
線に沿つて延びる出力線２７，２８上に形成され
た代表的論理出力Ｗ及びＸを示している。代表的
積項線３１，３２及び３３がこれ等の列線と交差
している。 第２図に示された如く、これ等の列入力及び出
力線は積項線と呼ばれる代表的な行線と交差して
いる。積項線は各入力の論理積の形の論理関数の
値を与えているのでこの様に呼ばれるものであ
る。各交差点には装置が存在していて、活動状態
にある時は交差する線を相互接続し、非活動状態
にある時は行線及び列線を絶縁している。通常装
置はその装置の製造過程の一部として活動もしく
は非活動状態に形成され、製造過程中に行なわれ
るテストによつてこれ等の装置もしくは関連する
素子に故障であるかどうかが決定される。 図面において、この装置は電界効果トランジス
タ（FET）である。AND配列体中の活動装置は
ドレイン端子が積項線に接続され、ゲート端子が
入力線に、ソース端子が大地に接続されている。
同様に、OR配列体中の活動装置はそのドレイン
端子が出力線に、そのゲート端子が積項線に接続
され、そのソース端子が大地に接続されている。
図中非活動装置はこれ等の接続のないブロツクと
して示されている。 抵抗器（図示されず）が配列体中の各線を正の
電位＋Ｖに接続していて、AND配列体１２中の
FETがオンでない限り積項線は上昇しており、
OR配列体１４中のFETがオンでない限り、出力
線は上昇している。OR配列体１４のOR反転論
理回路は一群のFETにより形成され、これら
FETのドレインが同一の出力線に接続されてい
る。この配列体の出力線はOR反転回路の出力を
形成し、出力線に沿つて活動装置が存在する時は
積項線が回路の入力を与えている。AND配列体
１２の同一積項線に接続されたドレイン端子を有
する一群のFETもこの配列体の入力線を入力と
し積項線を出力とするOR反転回路を形成してい
る。AND配列体は、例えばこの配列体への入力
を反転する解読装置１５中の回路と協働して代数
的にAND論理機能に簡単化される全体的な論理
機能を与えているが、或場合にはAND配列体を
詳部ではOR反転回路と考える法が便利である。 この特定のPLAの簡単な説明によつて、本発
明を組み込む様に修正され得る多くの他の特定の
装置が形成され得る事が明らかである。 3.2ビツト解読装置１５ 第２図は分割装置１５の１つの２ビツト解読装
置１７の代表的素子を示している。装置１５は
AND配列体入力のすべてを受け取るに十分な２
ビツト解読装置を有する。通常の如く、代表的な
ゲート１８乃至２１が２入力Ａ及びＢを受け取
り、積項A′B′，A′B，AB及びAB′を与えている
（ここでダツシユは反転を示している）。解読装置
１７は代表的ゲート及び図中丸で示された反転論
理回路を有するものとして示されている。これ等
の通常の装置が次に示される如く配列体を分割す
るのに使用される。一方１ビツト分割装置は入力
Ａを受け取つてその真及び補数値（Ａ及びA′）
を２本の出力線上に発生する。さらに一般的に述
べると、配列体の入力線２２ないし２５の各々に
ゲートがあたえられると言うことが出来る。 4.入力線の分割 図の装置において、入力線は降下レベルを与え
る事によつて、脱勢され、この線に沿うFETを
オフにする。AND配列体をOR反転ゲートの組と
して考えるならば、降下レベルは非制御信号レベ
ルである。逆に或線はその入力の２進値に従つて
上昇もしくは降下レベルを占めて付勢状態にな
る。このPLAで入力線はセグメント中では一緒
に付勢もしくは脱勢され、AND配列体の選択さ
れたセグメントだけが入力線Ａ，Ｂに応答する様
になつている。セグメントは一時に数本の入力線
に沿う動作をテストするためにランダムに付勢さ
れる。 ２ビツト解読装置のゲートは以下説明される制
御信号Ｕ０乃至Ｕ３に応答してAND配列体に関
連する入力線を付勢もしくは脱勢する様に変更さ
れる。第２図において、ゲート１８−２１は各々
制御信号Ｕ０を受け取る。装置の変更は図面から
容易に明らかであろう。線２９は分割装置１５の
他の解読装置１７に信号Ｕ０を与える。 本発明のこの特徴の利点は、通常の２ビツト解
読装置と部分的に組み合わされ得るが、この機能
が他の現存の回路と組み合わされ得るか、もしく
は独立して具体化される点にある。種々のゲート
機能が周知であるが、その機能は種々の方法で具
体化され得る。より一般的に言えば、ゲート１８
−２１は通常の分割機能に係わらず、入力線２２
乃至２５のためのゲートであるが解読装置に関連
する配列体のすべてが同じ制御信号によつて制御
される事が好ましい。配列体内のセグメントの物
理的順序は重要ではない。通常セグメントは寸法
が等しくされる。 5.セグメント選択解読装置３４ 信号Ｕ０及び信号Ｕ１乃至信号Ｕ３は第１図に
おけるセグメント選択解読装置３４によつて発生
される。解読装置３４は２つの信号ｔ０及びｔ１
（テスト１及びテスト２）を解読することによつ
て４つのセグメント制御信号ｕ０，ｕ１，ｕ２及
びｕ３を発生する事が好ましい。解読装置３４は
テストさるべき装置上に存在し、信号ｔ０及びｔ
１は同様に装置上に存在する通常のランダム信号
発生装置によつて発生される事が好ましい。解読
装置３４は同様に、テストの場合には論理値１を
与え、通常の動作の場合には論理値０を与える信
号Ｔを受け取る。信号Ｔが上昇している時には、
装置３４は信号ｔ０及びｔ１に応答して線ｕ０及
びｕ３の１つの上に０レベルの信号を与え、他の
３つの制御線の各々上に１レベルの信号を与え
る。信号Ｔが脱勢されている時には、すべての信
号ｕ０乃至ｕ３が論理レベルにある。第２図に示
された如く、テストのためには一時に一セグメン
トだけが付勢される事が好ましいが、本発明の他
の利点の一部はセグメントの組み合わせもしくは
すべてのセグメントがテスト中に一緒に付勢され
得る点にある。 従つて解読装置３４は制御信号のゲート機能と
類似の信号Ｔのためのゲートと組み合わされて、
第２図の素子１８乃至２１と同様な補数解読装置
を有する。この論理機能は次の表もしくは等価な
論理式から直接具体化され得る。 ［表］ u0′＝T′＋t1′t0′ u1′＝T′＋t1′t0 u2′＝T′＋t1t0′ u3′＝T′＋t1t0 上述の表を具体化する素子の他の態様はモジユ
ールのテスト動作の説明の後に明らかにされる。 6.積項線の分割 第１図の回路ブロツク３６及び３７は積項線を
制御し、従つてこれ等の線の一つがテストのため
に付勢され、他の線はテスト中の積項線上の故障
をマスクしない状態に置かれる。ランダム入力信
号ｔ２−ｔ５がテスト中の装置の一部である事が
好ましい通常の装置（図示されず）によつて与え
られる。セグメント選択解読装置の説明で導入さ
れた信号Ｔがブロツク３７に印加され、テストの
ために装置を制御し（Ｔ＝１）もしくは通常の動
作を制御する（Ｔ＝０）。 図面のPLAは16本の代表的な積項線を有する。
ブロツク３６及び３７をこれ等の線のためのアド
レス回路と考えると、４つの信号ｔ２乃至ｔ５が
テストのための唯一本の積項線を選択し15本を脱
勢するに十分なアドレスを与える。より一般的に
は、１乃至数本の積項線がランダムに付勢され
る。その数はテスト中にマスクされがちな多重の
故障を有する配列体を適切にテストするに十分な
程度に小さく選択される。 7.装置３６−第２図 AND配列体１２の16本の積項線は装置３６に
延びている。装置３６はAND配列体１２及びOR
配列体１４の如き配列体として構成される。この
装置３６には８本の列線が存在し以下説明される
如く装置３６によつて制御される。従つて16本の
行線と８本の列線が存在する。各通常の配列体１
２及び１４の如く行及び列線の各交差点には１個
のFETが存在する。 第１図中では装置３６中のFETが活動状態に
なつている個所が１で示されている。各行には２
個の活動状態のFETが存在する事に注意された
い。 列線の任意の６本の線上の上昇レベルは行線を
脱勢する。この状態は第１図では行及び列の交差
点のブランクで示されている。列線は２本の降下
レベルにあり、付勢された行線はこれ等の２本の
列上の１で示されている。 第２図の部分的図面では列線３９乃至４１並び
に行線３１及び３２が示されていて、行線３１が
脱勢され、行３２が付勢されている。この活動装
置のパターンは第１図では上から３つ及び４つ目
の行並びに左から４つ乃至６つ目の列に対応して
いる。この例においては、列線３９及び４０は０
論理レベルを有し、この線に沿う活動状態の装置
４２−４３はオンに転ぜられていない。線４１及
び５本の他の図示されていない列線は１論理レベ
ルを示しているが、任意の活動状態の装置をオン
に転じている。同様に、列線４０と行線３２の交
点にある活動状態装置４４はオンに転ぜられてい
ない。各行線は唯２つの活動状態装置を有するの
で、行３２が付勢されている。行線３１及び列線
４１の交差点にある活動状態の装置４６は行線３
１を脱勢レベルにしている。すべての他の行線も
同様に脱勢されている。 8.装置３７−第２図− 第１図で各行の２個の１は夫々装置３６の右半
分及び左半分に存在する事が明らかである。装置
３６中の列線は装置３４としてすでに説明された
型の２つの別個の解読装置で駆動される。これ等
の２つの解読装置の１つはランダム信号ｔ２及び
ｔ３を受け取り、すでに説明された如く４本の列
線のための信号を発生する。他方の解読装置は信
号Ｔ及びランダム信号ｔ４及びｔ５を受け取り、
他の４本の列線上に信号を発生する。信号の極性
は上掲の表に対応する。 第２図において、ランダム信号はゲート４７，
４８及び図示されていない類似の２つのゲートに
よつて解続される。ゲート４９，５０は信号Ｔに
よつて制御され、Ｔ＝０の時にT′＝１となり、
線４０及び４１を降下レベルに保持し、Ｔ＝１の
時にT′＝０となり、ゲート４７，４８からの信
号を伝達する。 9.動 作 テスト動作を説明するに、まず装置の外部にあ
る制御信号源によつて信号Ｔが上昇される。テス
ト中乱数発生器がデイジツトｔ０−ｔ５を有する
乱数を発生し、これ等の信号は図中の信号線及び
予想されるテスト結果を発生し通常の符号回路
（図示されず）に印加される。他のランダム信号
も通常の如く入力に印加され、装置の出力が符号
回路に印加される。符号回路は出力の長い系列の
関数を発生する。これ等のランダム信号に応答し
て、装置３７はランダムに装置３６中の２つの列
線を付勢し、装置３６はランダムに一本の積項線
を付勢する。装置３４はAND配列体の４つのセ
グメントの一つを付勢する。これによつて着手装
置の数が減少され、ランダム・テストがより効果
的にされる。 テスト信号Ａ，Ｂは線形フイードバツク・シフ
ト・ルジスタの如き通常の符号装置によつて発生
される。テスト信号ｔ０及びｔ５も同一装置、例
えば追加のシフト・レジスト段によつて発生され
る。この様にして各テストはテスト段階の同一シ
ーケンスを通して実行される。もし装置が故障し
ていない場合には、実行過程は予め定められた段
階に到着する。通常の如く、この状態は装置の計
算機シミユレーシヨンもしくは装置の数をテスト
する事によつて確立された既知の状態と比較さ
れ、一環した結果は有効として受け取られ、色々
の結果が得られる時は無効として受け取られる。
同様に通常の如く、テスト点のサンプリングによ
つてテスト・シーケンスを圧縮することも可能で
ある。

【図面の簡単な説明】

第１図は本発明を組み込んだPLAの概略図で
ある。第２図はPLAの代表的な素子の回路図で
ある。 １２……AND配列体、１４……出力バツフア、
１５……１ビツトもしくは２ビツト分割装置、１
６……出力バツフア、１７……２ビツト解読装
置、３４……セグメント選択解読装置、３６，３
７……積項線２ビツト分割装置。

Claims (1)

1. 【特許請求の範囲】 １ 直交する線の第１及び第２の組を有する装置
   １２、上記第１の組の線に入力信号を印加する装
   置１８〜２０、上記第１の組の線から第２の組の
   線へ所与パターンの相互接続を与えるためにそれ
   等の交差点の内の選ばれた点に設けられた回路素
   子、上記第２の組の線上の信号を論理回路の出力
   信号Ｗ，Ｘに変換する装置１４，１６、第１の複
   数のランダム・テスト信号Ａ，Ｂを発生する装
   置、上記テスト信号を上記第１の組の線に印加す
   る装置、テスト中に上記論理回路の出力信号Ｗ，
   Ｘの関数を検出する装置（図示せず）より成る論
   理装置配列体において、テスト中に第２の複数個
   のランダム信号Ｕ０〜Ｕ３を発生する装置３４
   と、 上記第２の複数個のランダム信号Ｕ０〜Ｕ３に
   応答して複数個のセグメント中にある上記第１の
   組の線を選択的に付勢する装置１７と、 第３の線、及びこれと直交し、上記第２の組の
   延長である第４の線を有する装置３６と、 上記第３の線の線上の信号に従つて複数個の上
   記第２の組を脱勢する様にパターンをなして上記
   第３及び第４の交点に存在する回路素子と、 上記第３の複数個のランダム信号ｔ２〜ｔ５を
   発生する装置と、 上記第３の複数個のランダム信号に応答して上
   記第３の線の線上に信号を発生しこれにより、上
   記第２の組の複数本の線を脱勢するための装置３
   ７と、 を有し、 上記第２及び第３のランダム信号発生装置は上
   記第１のランダム信号発生装置と協働して、ラン
   ダム・テスト状態の予定のシーケンスを実行し、
   所定数の装置状態をテストすることを特徴とする
   論理装置の自己テスト装置。